KR101079875B1

KR101079875B1 - Merged semiconductor device and method for manufacturing the same

Info

Publication number: KR101079875B1
Application number: KR1020040020834A
Authority: KR
Inventors: 조정호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2011-11-03
Anticipated expiration: 2024-03-26
Also published as: KR20050095430A

Abstract

본 발명의 복합 반도체 소자의 제조방법은, 셀 영역과 캐패시터 영역을 포함하는 반도체기판 상에 절연막, 제1 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계, 하드마스크막, 제1 폴리실리콘막 및 절연막을 식각하여 셀 영역에는 플로팅 게이트 패턴을, 캐패시터 영역에는 하부 전극 패턴을 각각 형성하는 단계, 플로팅 게이트 패턴 및 하부 전극 패턴의 측벽에 제1 유전막을 형성하는 단계, 하부 전극 패턴의 제1 폴리실리콘막을 일정 깊이 리세스시키는 단계, 하부 전극 패턴의 제1 폴리실리콘막이 리세스된 결과물 상에 제2 유전막 및 제2 폴리실리콘막을 차례로 형성하는 단계, 및 제2 폴리실리콘막을 패터닝하여 플로팅 게이트 패턴의 측면에 컨트롤 게이트를, 하부 전극 패턴의 측면 및 리세스된 영역의 측면에 상부 전극을 형성하는 단계를 포함한다.In the method of manufacturing a composite semiconductor device of the present invention, the step of sequentially forming an insulating film, a first polysilicon film and a hard mask film on a semiconductor substrate including a cell region and a capacitor region, a hard mask film, a first polysilicon film and an insulating film Forming a floating gate pattern in the cell region and a lower electrode pattern in the capacitor region, forming a first dielectric layer on sidewalls of the floating gate pattern and the lower electrode pattern, and forming the first polysilicon layer of the lower electrode pattern. Recessing a predetermined depth, sequentially forming a second dielectric film and a second polysilicon film on the resultant recess of the first polysilicon film of the lower electrode pattern, and patterning the second polysilicon film to the side of the floating gate pattern Forming a control gate on the side of the lower electrode pattern and on the side of the recessed region. The.

하부 전극, 플로팅 게이트, 면적 증가Bottom electrode, floating gate, area increase

Description

Composite semiconductor device and method for manufacturing the same

도1a 내지 도1i는 본 발명에 의한 복합 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
1A to 1I are cross-sectional views illustrating a method of manufacturing a composite semiconductor device according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-

100 : 실리콘 기판 102 : 터널 산화막100 silicon substrate 102 tunnel oxide film

104 : 제 1 폴리실리콘 106 : 유전체막104: first polysilicon 106: dielectric film

108 : 하드 마스크 110 : 플로팅 게이트108: hard mask 110: floating gate

112 : 하부 전극 114 : 사이드월 산화막112: lower electrode 114: sidewall oxide film

116 : 사이드월 질화막 118 : 산화막 116: sidewall nitride film 118: oxide film

120 : 제 2 폴리실리콘 122 : 콘트롤 게이트120: second polysilicon 122: control gate

124 : 상부 전극
124: upper electrode

본 발명은 복합 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 EEPROM 소자에 내장되는 캐패시터의 전극 형성시의 추가 폴리실리콘 증착 공정을 증가를 방지할 뿐만 아니라, 캐패시터의 용량을 증가시킬 수 있는 복합 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a composite semiconductor device and a method of manufacturing the same, and more particularly, to increase the capacity of the capacitor, as well as to prevent additional polysilicon deposition process in forming the electrode of the capacitor embedded in the EEPROM device. A composite semiconductor device and a method of manufacturing the same.

EEPROM은 칩을 구성하는 소자의 전하를 전기적으로 변화시킴으로써 데이터를 기록, 소거할 수 있으며, 전기적인 판독이나 기록을 할 수 있어서 시스템 내에 내장된 상태로 프로그램을 다시 할 수도 있다. EEPROM에 있어 프로그램을 하는 동작은 드레인 측에 채널 열전자(channel hot eletron)를 생성시켜 상기 전자를 플로팅 게이트(floating gate)에 축적하여 셀 트랜지스터의 문턱전압을 증가시킴으로써 가능하며, 소거 동작은 소스/기판과 상기 플로팅 게이트 간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출하여 셀 트랜지스터의 문턱 전압을 낮춤으로써 가능하다.The EEPROM can write and erase data by electrically changing the charges of the devices constituting the chip. The EEPROM can also read and write data, and can be reprogrammed as embedded in the system. Programming in the EEPROM is possible by generating channel hot eletrons on the drain side and accumulating the electrons in the floating gate to increase the threshold voltage of the cell transistors. It is possible to lower the threshold voltage of the cell transistor by generating a high voltage between the floating gate and the electrons accumulated in the floating gate.

상기 EEPROM 셀은 BYTE(8bit) 단위의 기록/소거(Write/Erase) 동작을 시키기 위하여 선택 트랜지스터(Select Transistor)가 단위 셀에 1개씩 반드시 필요하며, 이때 사용되는 선택 트랜지스터는 제 1 폴리실리콘을 이용하는 EEPROM 셀의 플로팅 게이트와 제 2 폴리실리콘을 이용하는 EEPROM 셀의 콘트롤 게이트로 구성된다. The EEPROM cell requires one select transistor in each unit cell to perform write / erase operation in units of 8 bits, and the selection transistor used here uses a first polysilicon. A floating gate of the EEPROM cell and a control gate of the EEPROM cell using the second polysilicon.

이와 같이 구성되는 PIP((poly silicon-insulator-Polysilicon)은 폴리 실리콘 증착되는 공정이 추가로 진행되므로 공정이 번거롭고, EEPROM에 PIP를 병합하는 구조는 2 Poly 공정에서 3 poly 공정으로 폴리층이 하나 늘어나게 된다. The PIP (poly silicon-insulator-Polysilicon) structured in this way is cumbersome because of the additional process of polysilicon deposition, and the structure of integrating PIP into the EEPROM has one poly layer stretched from 2 Poly process to 3 poly process. do.

또한, 하부 폴리와 상부 폴리 간의 평면적인 구조만으로 캐패시터가 형성되기 때문에 레이 아웃 면적에 비해 캐패시터의 효율이 떨어지는 문제점이 있다.In addition, since the capacitor is formed only by the planar structure between the lower poly and the upper poly, there is a problem in that the efficiency of the capacitor is lower than that of the layout area.

상기와 같은 문제점을 해결하기 위한 본 발명은 EEPROM 셀의 플로팅 게이트와 콘트롤 게이트를 캐패시터 하부 및 상부 전극으로 이용하고, 캐패시터 하부 전극을 일부를 식각하여 캐패시터 하부 전극의 면적을 증가시킴으로써, 캐패시터를 형성하기 위한 추가의 폴리실리콘 증착 공정 단계를 감소시킬 뿐만 아니라, 캐패시터 하부 전극을 증가시킬 수 있도록 하는 복합 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.The present invention for solving the above problems is to form a capacitor by using a floating gate and a control gate of the EEPROM cell as the capacitor lower and upper electrodes, and by increasing the area of the capacitor lower electrode by etching a portion of the capacitor lower electrode. To reduce the number of additional polysilicon deposition process step, and to increase the capacitor lower electrode to provide a composite semiconductor device and a method of manufacturing the same.

상기와 같은 목적을 실현하기 위한 본 발명의 복합 반도체 소자는, 반도체기판 상에 터널산화막을 개재하여 배치된 플로팅 게이트, 반도체기판 상에 절연막을 개재하여 배치되며, 중앙부가 일정 깊이 리세스된 캐패시터의 하부 전극, 플로팅 게이트 및 하부 전극의 측면에 배치된 제1 유전막, 제1 유전막을 포함하는 플로팅 게이트 및 하부 전극을 감싸도록 배치된 제2 유전막, 플로팅 게이트 측면의 제2 유전막 상에 배치된 컨트롤 게이트, 및 하부 전극의 측면 및 리세스된 영역의 측면의 제2 유전막 상에 배치된 캐패시터의 상부 전극을 포함하는 것을 특징으로 한다.
상기 하부 전극의 리세스된 표면 아래에 형성된 불순물층을 더 포함할 수 있다.
상기 플로팅 게이트 및 하부 전극은 제1 폴리실리콘막으로 이루어지고, 상기 컨트롤 게이트 및 상부 전극은 제2 폴리실리콘막으로 이루어질 수 있다.
상기 제1 유전막은 질화막으로 이루어지고, 상기 제1 유전막과 상기 플로팅 게이트 사이, 상기 제1 유전막과 하부 전극 사이에 산화막을 더 포함할 수 있다.
본 발명에 따른 복합 반도체 소자의 제조방법은, 셀 영역과 캐패시터 영역을 포함하는 반도체기판 상에 절연막, 제1 폴리실리콘막 및 하드마스크막을 차례로 형성하는 단계, 하드마스크막, 제1 폴리실리콘막 및 절연막을 식각하여 셀 영역에는 플로팅 게이트 패턴을, 캐패시터 영역에는 하부 전극 패턴을 각각 형성하는 단계, 플로팅 게이트 패턴 및 하부 전극 패턴의 측벽에 제1 유전막을 형성하는 단계, 하부 전극 패턴의 제1 폴리실리콘막을 일정 깊이 리세스시키는 단계, 하부 전극 패턴의 제1 폴리실리콘막이 리세스된 결과물 상에 제2 유전막 및 제2 폴리실리콘막을 차례로 형성하는 단계, 및 제2 폴리실리콘막을 패터닝하여 플로팅 게이트 패턴의 측면에 컨트롤 게이트를, 하부 전극 패턴의 측면 및 리세스된 영역의 측면에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 유전막은 질화막으로 형성하거나, 산화막과 질화막을 차례로 적층하여 형성할 수 있다.
상기 하부 전극 패턴의 제1 폴리실리콘막을 리세스시키는 단계 후, 상기 제1 폴리실리콘막의 리세스된 영역에 불순물 이온을 주입하는 단계를 더 포함할 수 있다.
상기 하부 전극의 리세스된 영역에 불순물 이온을 주입하는 단계에서, 리세스된 영역의 측면에도 이온이 주입되도록 경사를 주어 실시할 수 있다.The composite semiconductor device of the present invention for realizing the above object includes a floating gate disposed on a semiconductor substrate with a tunnel oxide film interposed therebetween and an insulating film disposed on a semiconductor substrate with a central portion recessed to a predetermined depth. A first dielectric layer disposed on the lower electrode, the floating gate, and the side of the lower electrode, a floating gate including the first dielectric layer, a second dielectric layer disposed to surround the lower electrode, and a control gate disposed on the second dielectric layer on the side of the floating gate And an upper electrode of the capacitor disposed on the second dielectric film on the side of the lower electrode and the side of the recessed region.
The semiconductor device may further include an impurity layer formed under the recessed surface of the lower electrode.
The floating gate and the lower electrode may be made of a first polysilicon film, and the control gate and the upper electrode may be made of a second polysilicon film.
The first dielectric layer may be formed of a nitride layer, and may further include an oxide layer between the first dielectric layer and the floating gate and between the first dielectric layer and the lower electrode.
A method of manufacturing a composite semiconductor device according to the present invention includes the steps of sequentially forming an insulating film, a first polysilicon film and a hard mask film on a semiconductor substrate including a cell region and a capacitor region, a hard mask film, a first polysilicon film, and Etching the insulating layer to form a floating gate pattern in the cell region and a lower electrode pattern in the capacitor region, forming a first dielectric layer on sidewalls of the floating gate pattern and the lower electrode pattern, and first polysilicon of the lower electrode pattern. Recessing the film to a certain depth, sequentially forming a second dielectric film and a second polysilicon film on the resultant recess of the first polysilicon film of the lower electrode pattern, and patterning the second polysilicon film to form a side surface of the floating gate pattern Forming a control gate on the side of the lower electrode pattern and on the side of the recessed region It characterized in that it comprises.
The first dielectric layer may be formed of a nitride layer, or may be formed by sequentially stacking an oxide layer and a nitride layer.
After the recessing of the first polysilicon layer of the lower electrode pattern, the method may further include implanting impurity ions into the recessed region of the first polysilicon layer.
In the implanting of the impurity ions into the recessed region of the lower electrode, the sidewall of the recessed region may be inclined so as to implant the ions.

본 발명에 의한 복합 반도체 소자의 제조 방법에 따르면, 하부 전극으로 이용될 제 1 폴리실리콘의 일부를 식각하여 캐패시터 하부 전극의 면적을 증가시키고, 경사를 주어 이온 주입 공정을 진행하는 공정을 추가함으로써, 캐패시터 면적 증가에 따라 캐패시턴스 효율을 증가시킬 뿐만 아니라, 이온 주입으로 인하여 인가 전압 변화에 따른 변화에 민감하지 않은 안정적인 캐패시터를 형성할 수 있다.According to the method for manufacturing a composite semiconductor device according to the present invention, by increasing the area of the capacitor lower electrode by etching a portion of the first polysilicon to be used as the lower electrode, by adding a step of proceeding the ion implantation step, In addition to increasing the capacitance efficiency as the capacitor area increases, it is possible to form a stable capacitor that is not sensitive to changes in applied voltage due to ion implantation.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same symbols and names.

도1a 내지 도1i는 본 발명에 의한 복합 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.1A to 1I are cross-sectional views illustrating a method of manufacturing a composite semiconductor device according to the present invention.

우선, 도1a에 도시된 바와 같이 EEPROM 셀 영역(A)과 캐패시터(B) 영역을 포함하는 실리콘 기판(100)에 열산화 공정을 진행하여 터널 산화막(102)을 형성한 후 제 1 폴리실리콘막(104)과 상부 유전체막(106) 및 하드마스크용 산화막(108)을 증착한다.First, as shown in FIG. 1A, a thermal oxidation process is performed on a silicon substrate 100 including an EEPROM cell region A and a capacitor B region to form a tunnel oxide layer 102, and then a first polysilicon layer. 104, an upper dielectric film 106, and an oxide film 108 for hard mask are deposited.

그리고, 소정의 사진 및 식각 공정을 진행하여 도1b에 도시된 바와 같이 제1 폴리실리콘막(104)으로 이루어진 플로팅 게이트(110)와 캐패시터의 하부 전극(112)을 형성한다.Then, a predetermined photograph and an etching process are performed to form the floating gate 110 made of the first polysilicon film 104 and the lower electrode 112 of the capacitor, as shown in FIG. 1B.

이어서, 도1c에 도시된 바와 같이 플로팅 게이트 및 하부 전극 측벽에 사이드월로 이용할 산화막(114) 및 질화막(116)을 증착한다.Next, as shown in FIG. 1C, an oxide film 114 and a nitride film 116 to be used as sidewalls are deposited on the floating gate and the lower electrode sidewalls.

그런 다음 소정의 건식 식각 공정을 진행함으로써, 도1d에 도시된 바와 같이 하부 전극 및 플로팅 게이트의 측면에만 질화막(116)이 남도록한다. Then, a predetermined dry etching process is performed, so that the nitride film 116 remains only on the side surfaces of the lower electrode and the floating gate as shown in FIG. 1D.

그런 후에, 도1e에 도시된 바와 같이 캐패시터 영역의 하부 전극의 중앙 부분이 오픈 되도록 포토레지스트 패턴(PR)을 형성한 후 이를 식각 마스크로, 하드마스크(108)와 상부 유전체막(106) 및 제 1 폴리실리콘(104)을 소정 깊이 식각한다. 이때, 식각되는 폴리실리콘의 양이 많으면 식각된 측면의 캐패시터 면적이 늘어나 그만큼 캐패시터 용량이 증가하게 된다.Thereafter, as shown in FIG. 1E, the photoresist pattern PR is formed such that the center portion of the lower electrode of the capacitor region is opened, and then, as an etching mask, the hard mask 108, the upper dielectric film 106, and the first resist film are formed. 1 Polysilicon 104 is etched to a predetermined depth. In this case, when the amount of polysilicon to be etched is large, the capacitor area of the etched side is increased to increase the capacitor capacity.

이어서, 도1f에 도시된 바와 같이 식각된 제 1 폴리실리콘(104)에 소정의 이온 주입 공정을 진행하되, 폴리실리콘의 측면에도 이온 주입이 되도록 경사를 주어 실시한다. 이때, 이온 주입에 의해 캐패시터 하부 전극으로 이용될 폴리실리콘의 분순물 농도가 높아지면 인가 전압에 의해 생기는 공핍층의 폭 변화가 작아 보다 안정적인 캐패시턴스를 유지할 수 있다.Subsequently, a predetermined ion implantation process is performed on the etched first polysilicon 104, as shown in FIG. At this time, when the concentration of the contaminant of polysilicon to be used as the capacitor lower electrode by ion implantation is increased, the width change of the depletion layer generated by the applied voltage is small, thereby maintaining a more stable capacitance.

그리고 나서, 포토레지스트 패턴을 제거하고, 도1g에 도시된 바와 같이 고전압용 산화막(118)을 증착하는데, 상기 고전압용 산화막(118)은 캐패시터의 절연체로 이용된다.Then, the photoresist pattern is removed and a high voltage oxide film 118 is deposited as shown in Fig. 1G, which is used as an insulator of the capacitor.

그런 후에, 도1h에 도시된 바와 같이 제 2 폴리실리콘막(120)을 증착한 후 건식 식각 공정을 진행함으로써, 도1i에 도시된 바와 같이 EEPROM 셀 영역에는 콘트롤 게이트(122)를 캐패시터 영역에는 상부 전극(124)이 형성되도록 한다.Thereafter, as shown in FIG. 1H, the second polysilicon layer 120 is deposited, followed by a dry etching process. As shown in FIG. 1I, the control gate 122 is placed in the EEPROM cell region and the upper portion is formed in the capacitor region. The electrode 124 is formed.

이와 같이 본 발명에 의한 복합 반도체 소자의 제조 방법에 의하면, EEPROM의 플로팅 게이트와 콘트롤 게이트를 캐패시터의 상, 하부 전극으로 이용하기 때문에 추가의 폴리실리콘 증착 공정 없이 EEPROM에 내장되는 PIP 캐패시터를 형성할 수 있으며, 캐패시터 영역의 제 1 폴리실리콘 일부를 식각하여 드러난 측면 및 하부 면적을 캐패시터로 이용하기 때문에 추가의 면적 증가 없이 캐패시턴스를 향상시킬 수 있다. As described above, according to the manufacturing method of the composite semiconductor device according to the present invention, since the floating gate and the control gate of the EEPROM are used as upper and lower electrodes of the capacitor, a PIP capacitor embedded in the EEPROM can be formed without an additional polysilicon deposition process. In addition, since the side and bottom areas exposed by etching part of the first polysilicon of the capacitor area are used as the capacitor, the capacitance can be improved without additional area increase.

상기한 바와 같이 본 발명은 EEPROM의 플로팅 게이트와 콘트롤 게이트를 캐패시터의 상하부 전극으로 이용하기 때문에 추가의 폴리실리콘 증착 공정 없이 EEPROM에 내장되는 PIP 캐패시터를 형성할 수 있는 이점이 있다.As described above, since the floating gate and the control gate of the EEPROM are used as upper and lower electrodes of the capacitor, the present invention has an advantage of forming a PIP capacitor embedded in the EEPROM without an additional polysilicon deposition process.

또한, 캐패시터 영역의 하부 전극 일부를 식각하여 드러난 측면 및 하부 면적을 캐패시터로 이용하기 때문에 추가의 면적 증가 없이 캐패시턴스를 향상시킬 수 있다. In addition, since the side and bottom areas exposed by etching part of the lower electrode of the capacitor area are used as the capacitor, the capacitance can be improved without additional area increase.

그리고, 하부 전극 폴리에 대한 이온 주입을 실시함으로써 인가 전압 변화에 따른 변화에 민감하지 않은 안정적인 캐패시터를 형성할 수 있는 이점이 있다.In addition, by performing ion implantation on the lower electrode poly, there is an advantage of forming a stable capacitor which is not sensitive to a change caused by a change in applied voltage.

Claims

On the semiconductor substrate including a cell region and a capacitor region, a floating gate pattern having a structure in which a first polysilicon layer and a hard mask layer are sequentially stacked is formed on the cell region, and the first polysilicon layer and the hard mask are formed on the capacitor region. Forming lower electrode patterns each having a stacked structure of films;

Forming a first dielectric layer on sidewalls of the floating gate pattern and the lower electrode pattern;

Forming a groove in the lower electrode pattern to expose the first polysilicon layer;

Implanting impurity ions into the surface of the groove;

Sequentially forming a second dielectric layer and a second polysilicon layer on the floating gate pattern, the first dielectric layer, and the lower electrode pattern on which the groove is formed; And

Patterning the second polysilicon layer to form a control gate on the side of the floating gate pattern, and forming an upper electrode on the side of the lower electrode pattern and the groove. Way.

delete

The method of claim 1,

Implanting the impurity ions is performed by giving an inclination.

The method of claim 1,

The first dielectric layer is formed of a nitride film,

A method of manufacturing a composite semiconductor device, characterized by laminating an oxide film and a nitride film sequentially.

A semiconductor substrate including a cell region and a capacitor region;

A floating gate disposed on the semiconductor substrate in the cell region via a tunnel oxide film;

A lower electrode of the capacitor disposed on the semiconductor substrate in the capacitor region with an insulating film interposed therebetween and having a central portion recessed to a predetermined depth;

An impurity layer formed below the recessed surface of the lower electrode;

A first dielectric layer disposed on side surfaces of the floating gate and the lower electrode;

A second dielectric layer disposed to surround the floating gate and the lower electrode including the first dielectric layer;

A control gate disposed on the second dielectric layer on the side of the floating gate; And

And an upper electrode disposed on the second dielectric layer on the side of the lower electrode and the side of the recessed region.

delete

The method of claim 5,

The floating gate and the lower electrode are made of a first polysilicon film,

And the control gate and the upper electrode are formed of a second polysilicon film.

The method of claim 5,

The first dielectric layer is made of a nitride film,

And an oxide layer between the first dielectric layer and the floating gate and between the first dielectric layer and the lower electrode.

The method of claim 1,

The forming of the groove may be performed by recessing a central portion of the lower electrode pattern such that a bottom surface of the groove is disposed at a position lower than an upper surface of the lower electrode pattern.