KR101078729B1 - Sbustrate for semiconductor package, method for fabricating substrate for semiconductor package, and semiconductor package having the substrate - Google Patents
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Abstract
본 발명은 반도체 패키지용 기판 및 그의 제조방법과 상기 기판을 갖는 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지용 기판의 제조방법은, 각각 일면 및 상기 일면에 대향하는 타면을 갖는 제1절연층과 제2절연층을 상기 타면들이 마주보도록, 양면 각각에 접착제가 부착된 이형 필름(release film)의 개재하에 상호 부착시키는 단계; 상기 제1절연층과 제2절연층의 노출된 일면들 상에 도전막을 형성하는 단계; 상기 도전막을 패터닝하여 상기 제1절연층과 제2절연층의 일면들 상에 제1도전패턴을 형성하는 단계; 상기 제1도전패턴들을 포함한 제1절연층과 제2절연층의 일면들 상에 각각 상기 제1도전패턴들의 일부분을 노출시키는 솔더마스크를 형성하는 단계; 및 상기 이형 필름을 제거해서, 각각 일면 상에 제1도전패턴과 솔더마스크가 형성되고 타면 상에 접착제가 부착된 제1절연층과 제2절연층으로 분리시키는 단계;를 포함한다. The present invention discloses a substrate for a semiconductor package, a method of manufacturing the same, and a semiconductor package having the substrate. In the method of manufacturing a substrate for a semiconductor package according to the present invention, a release film having an adhesive attached to each of both surfaces thereof so that the other surfaces face the first insulating layer and the second insulating layer having one surface and the other surface facing each other, respectively. attaching to each other via a release film; Forming a conductive film on exposed surfaces of the first insulating layer and the second insulating layer; Patterning the conductive layer to form a first conductive pattern on one surface of the first insulating layer and the second insulating layer; Forming a solder mask exposing portions of the first conductive patterns on one surface of the first insulating layer and the second insulating layer including the first conductive patterns; And removing the release film and separating the first conductive pattern and the solder mask on one surface thereof, and separating the first insulating layer and the second insulating layer on which the adhesive is attached.
Description
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 기판의 제조 공정수를 줄여 생산성을 향상시키고 제조 비용을 줄일 수 있으며 봉지부의 박리 현상을 방지할 수 있는 반도체 패키지용 기판 및 그의 제조방법 및 반도체 패키지용 기판을 갖는 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a substrate for a semiconductor package, a method for manufacturing the same, and a semiconductor, which can reduce the number of manufacturing steps of a substrate to improve productivity, reduce manufacturing costs, and prevent peeling of the encapsulation portion. A semiconductor package having a substrate for a package.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 반도체 칩의 크기에 근접한 크기의 패키지에 대한 기술 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 개발을 가속화시켰다.In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization has accelerated the development of technology for packages close to the size of semiconductor chips, and the demand for mounting reliability has been placed on packaging technologies that can improve the efficiency of mounting work and mechanical and electrical reliability after mounting. Accelerated the development of
상기 패키지의 소형화를 이룬 한 예로서 볼 그리드 어레이(Ball Grid Array; 이하, BGA라 칭함) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하며, 또한, 외부 회로와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서 솔더볼이 구비됨에 따라 실장 면적이 감소되고 있는 추세에 매우 유리하게 적용할 수 있는 잇점을 갖는다. One example of the miniaturization of the package is a ball grid array (hereinafter referred to as BGA) package. The BGA package has an overall package size that is the same as or similar to that of a semiconductor chip, and is also mounted as solder balls are provided as an electrical connection means with an external circuit, that is, as a means for mounting on a printed circuit board. This has the advantage of being very advantageously applicable to the trend of decreasing area.
더 나아가, 최근에는 반도체 칩의 고집적화에 따른 신호/파워 입출력핀의 미세피치를 이루고, 실장 면적을 줄이면서 솔더볼에 의해 외부 회로와의 전기적 접속이 이루어져 신호 전달 경로를 줄일 수 있는 장점을 가진 FBGA(Fine pitch Ball Grid Array) 패키지가 많이 제작되고 있다. Furthermore, in recent years, FBGA (fine pitch of signal / power input / output pins due to high integration of semiconductor chips is achieved, and electrical connection with external circuits is made by solder balls while reducing the mounting area. Many fine pitch ball grid array packages are being manufactured.
한편, 상기 FBGA 패키지를 포함하는 BGA 패키지를 형성하기 위하여 사용되는 기판은, 절연층과 상기 절연층의 일면 또는 양면에 반도체 칩 및 외부 회로와의 전기적 연결을 위하여 구비된 도전 패턴, 그리고, 상기 도전 패턴들을 보호하기 위하여 상기 절연층의 일면 및 타면 각각에 형성된 솔더마스크를 포함한다.Meanwhile, a substrate used to form a BGA package including the FBGA package may include a conductive pattern provided on an insulating layer and one or both surfaces of the insulating layer for electrical connection between a semiconductor chip and an external circuit, and the conductive A solder mask is formed on each of one side and the other side of the insulating layer to protect the patterns.
이와 같은 기판은 절연층의 일면에만 도전 패턴이 형성되는 경우에는, 도 1a에 도시된 바와 같이, 일면에 도전막이 형성된 절연층의 상기 도전막 상에 마스크필름을 부착하는 제1단계(ST1)로부터 스트립 레벨의 기판을 유니트 레벨로 절단하는 제12단계(ST12)까지의 공정을 통해 제조된다. In the case where the conductive pattern is formed only on one surface of the insulating layer, as illustrated in FIG. 1A, the substrate may be formed by attaching a mask film on the conductive film of the insulating layer on which the conductive film is formed. It is manufactured through the process up to the twelfth step (ST12) of cutting the strip-level substrate to the unit level.
반면, 상기 기판은 절연층의 양면에 도전 패턴이 형성되는 경우에는, 도 1b에 도시된 바와 같이, 양면에 도전막이 형성된 절연층에 비아홀을 형성하는 제1단계(ST1)로부터 스트립 레벨의 기판을 유니트 레벨로 절단하는 제16단계(ST16)까지의 공정을 통해 제조된다.On the other hand, when the conductive patterns are formed on both surfaces of the insulating layer, as shown in FIG. 1B, the substrate having the strip level is formed from the first step ST1 of forming via holes in the insulating layer having the conductive layers formed on both surfaces thereof. It is manufactured through the process up to the sixteenth step (ST16) to cut to the unit level.
이와 같이, 종래 FBGA 패키지를 포함하는 BGA 패키지를 형성하기 위한 반도 체 패키지용 기판은 많은 제조 공정을 거쳐 형성됨에 따라 기판 제조에 대한 생산성이 좋지 못하고, 제조 비용 또한 많이 소요된다.As such, the semiconductor package substrate for forming the BGA package including the conventional FBGA package is formed through a number of manufacturing processes, resulting in poor productivity for the substrate manufacturing and a high manufacturing cost.
또한, 반도체 칩이 부착되는 기판 면에도 솔더마스크가 형성되어 패키지의 두께가 두꺼워지며, 반도체 패키지를 제조하기 위한 몰딩 공정시, 상기 솔더마스크 표면의 오염에 의해 EMC(Epoxy Molding Compound)와 같은 봉지제의 박리현상이 발생하게 된다. In addition, a solder mask is formed on the surface of the substrate to which the semiconductor chip is attached to increase the thickness of the package. During the molding process for manufacturing a semiconductor package, an encapsulant such as an EMC (Epoxy Molding Compound) is contaminated by contamination of the surface of the solder mask. Peeling phenomenon occurs.
게다가, 상기 BGA 타입의 반도체 패키지의 제조 시, 일반적으로 기판 상에 접착제를 도포한 후, 상기 접착제를 반경화시키고, 이어서, 상기 반경화된 접착제 상에 반도체 칩을 부착(attach)하며, 그리고나서, 상기 반도체 칩의 완전히 부착을 위해 상기 반경화된 접착제를 완전 경화시키는 일련의 과정을 수행하게 된다. 이에 따라, 상기 접착제 도포 공정이 별도로 있으므로 생산성 저하 및 제조 비용 증가가 초래되며, 또한, 상기 접착제 도포 공정 중에 상기 접착제의 흘러 내림으로 인한 오염이 유발될 수 있고, 세척 작업 등을 추가로 수행해야 하므로 생산성은 더욱 저하되고 품질 저하 또한 유발될 수 있다. In addition, in the manufacture of the BGA type semiconductor package, generally after applying an adhesive on a substrate, the adhesive is semi-cured, and then attaches a semiconductor chip on the semi-hardened adhesive, and then In order to completely attach the semiconductor chip, a series of processes of completely curing the semi-cured adhesive are performed. Accordingly, since the adhesive application process is separate, a decrease in productivity and an increase in manufacturing cost are caused, and also, contamination may occur due to the flow of the adhesive during the adhesive application process, and thus, a washing operation or the like must be additionally performed. Productivity is further lowered and quality degradation can also be caused.
본 발명은 기판의 제조 공정수를 줄여서 생산성을 향상시키고 제조 비용을 감소시킬 수 있는 반도체 패키지용 기판 및 이의 제조방법을 제공한다. The present invention provides a substrate for a semiconductor package and a method of manufacturing the same that can reduce the number of manufacturing steps of the substrate to improve productivity and reduce manufacturing costs.
또한, 본 발명은 패키지 제조 과정에서 봉지제의 박리 현상이 일어나는 것을 방지할 수 있는 반도체 패키지용 기판 및 이의 제조방법을 제공한다. In addition, the present invention provides a substrate for a semiconductor package and a method of manufacturing the same that can prevent the peeling phenomenon of the sealing agent occurs in the package manufacturing process.
게다가, 본 발명은 패키지 제조 과정에서 봉지제의 박리 현상 및 접착제의 흘러 내림에 기인하는 품질 저하를 방지할 수 있는 반도체 패키지용 기판 및 이의 제조방법을 제공한다. In addition, the present invention provides a substrate for a semiconductor package and a method for manufacturing the same, which can prevent the degradation of quality due to the peeling phenomenon of the encapsulant and the dripping of the adhesive during the package manufacturing process.
부가해서, 본 발명은 상기의 반도체 패키지용 기판을 갖는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package having the semiconductor package substrate.
일 견지에서, 본 발명에 따른 반도체 패키지용 기판은, 일면 및 상기 일면에 대향하는 타면을 갖는 절연층; 상기 절연층의 일면에 형성된 제1도전패턴; 상기 제1도전패턴을 포함한 상기 절연층의 일면에 선택적으로 상기 제1도전패턴의 일부분을 노출시키도록 형성된 솔더마스크; 및 상기 절연층의 타면 상에 부착된 접착제;를 포함한다. In one aspect, the semiconductor package substrate according to the present invention, the insulating layer having one surface and the other surface facing the one surface; A first conductive pattern formed on one surface of the insulating layer; A solder mask formed to selectively expose a portion of the first conductive pattern on one surface of the insulating layer including the first conductive pattern; And an adhesive attached to the other surface of the insulating layer.
상기 반도체 패키지용 기판은, 상기 솔더마스크로부터 노출된 제1도전패턴 부분 상에 도금된 금속막을 더 포함한다. The semiconductor package substrate further includes a metal film plated on a portion of the first conductive pattern exposed from the solder mask.
상기 제1도전패턴은 구리로 이루어지고, 상기 금속막은 Ni 및 Au의 적층막으 로 이루어진다. The first conductive pattern is made of copper, and the metal film is made of a laminated film of Ni and Au.
상기 반도체 패키지용 기판은 상기 절연층의 중앙부에 캐버티가 구비된다. The semiconductor package substrate is provided with a cavity at a central portion of the insulating layer.
상기 반도체 패키지용 기판은, 상기 절연층 내에 상기 절연층의 일면에 형성된 제1도전패턴과 연결되게 형성된 비아패턴; 및 상기 절연층의 타면에 비아 패턴과 연결되게 형성된 제2도전패턴;을 더 포함한다. The substrate for semiconductor package may include a via pattern formed in the insulating layer to be connected to a first conductive pattern formed on one surface of the insulating layer; And a second conductive pattern formed on the other surface of the insulating layer so as to be connected to the via pattern.
다른 견지에서, 본 발명에 따른 반도체 패키지용 기판의 제조방법은, 각각 일면 및 상기 일면에 대향하는 타면을 가지며 상기 일면들 상에 도전막이 형성된 제1절연층과 제2절연층을 상기 타면들이 마주보도록, 양면 각각에 접착제가 부착된 이형 필름(release film)의 개재하에 상호 부착시키는 단계; 상기 도전막들을 패터닝하여 상기 제1절연층과 제2절연층의 일면들 상에 제1도전패턴을 형성하는 단계; 상기 제1도전패턴들을 포함한 제1절연층 및 제2절연층의 일면들 상에 각각 상기 제1도전패턴들의 일부분을 노출시키는 솔더마스크를 형성하는 단계; 및 상기 이형 필름을 제거해서, 각각 일면 상에 제1도전패턴과 솔더마스크가 형성되고 타면 상에 접착제가 부착된 제1절연층과 제2절연층으로 분리시키는 단계;를 포함한다. In another aspect, the method of manufacturing a substrate for a semiconductor package according to the present invention, the other surface facing the first insulating layer and the second insulating layer each having one surface and the other surface facing the one surface and a conductive film formed on the one surface To be seen, mutually attaching each other under a release film having an adhesive attached to each side thereof; Patterning the conductive layers to form a first conductive pattern on one surface of the first insulating layer and the second insulating layer; Forming a solder mask exposing portions of the first conductive patterns on one surface of the first insulating layer and the second insulating layer including the first conductive patterns; And removing the release film and separating the first conductive pattern and the solder mask on one surface thereof, and separating the first insulating layer and the second insulating layer on which the adhesive is attached.
상기 반도체 패키지용 기판의 제조방법은, 상기 솔더마스크를 형성하는 단계 후, 그리고, 상기 제1절연층과 제2절연층으로 분리시키는 단계 전, 상기 솔더마스크들로부터 노출된 제1도전패턴 부분들 상에 금속막을 형성하는 단계를 더 포함한다. In the method of manufacturing a substrate for a semiconductor package, the first conductive pattern portions exposed from the solder masks are formed after forming the solder mask and before separating the first insulating layer and the second insulating layer. Forming a metal film on the substrate;
상기 제1도전패턴은 구리로 형성하고, 상기 금속막은 Ni 및 Au의 적층막으로 형성한다. The first conductive pattern is formed of copper, and the metal film is formed of a laminated film of Ni and Au.
상기 반도체 패키지용 기판의 제조방법은, 상기 금속막을 형성하는 단계 후, 상기 제1 및 제2절연층의 중앙부에 캐버티를 형성하는 단계를 더 포함한다. The method of manufacturing a substrate for a semiconductor package further includes forming a cavity in a central portion of the first and second insulating layers after forming the metal film.
상기 반도체 패키지용 기판의 제조방법은, 상기 제1절연층과 제2절연층으로 분리시키는 단계 후, 상기 제1절연층과 제2절연층의 내부에 상기 제1절연층과 제2절연층의 일면에 형성된 제1도전패턴과 연결되는 비아패턴을 형성하는 단계; 및 상기 제1절연층과 제2절연층의 타면 상에 상기 비아패턴과 연결되는 제2도전패턴을 형성하는 단계;를 더 포함한다. In the method of manufacturing a substrate for a semiconductor package, after separating the first insulating layer and the second insulating layer, the first insulating layer and the second insulating layer may be formed inside the first insulating layer and the second insulating layer. Forming a via pattern connected to the first conductive pattern formed on one surface; And forming a second conductive pattern connected to the via pattern on the other surfaces of the first insulating layer and the second insulating layer.
또한, 본 발명에 따른 반도체 패키지용 기판의 제조방법은, 각각 일면 및 상기 일면에 대향하는 타면을 갖는 제1절연층과 제2절연층을 상기 타면들이 마주보도록, 양면 각각에 접착제가 부착된 이형 필름(release film)의 개재하에 상호 부착시키는 단계; 상기 제1절연층과 제2절연층의 노출된 일면들 상에 도전막을 형성하는 단계; 상기 도전막을 패터닝하여 상기 제1절연층과 제2절연층의 일면들 상에 제1도전패턴을 형성하는 단계; 상기 제1도전패턴들을 포함한 제1절연층과 제2절연층의 일면들 상에 각각 상기 제1도전패턴들의 일부분을 노출시키는 솔더마스크를 형성하는 단계; 및 상기 이형 필름을 제거해서, 각각 일면 상에 제1도전패턴과 솔더마스크가 형성되고 타면 상에 접착제가 부착된 제1절연층과 제2절연층으로 분리시키는 단계;를 포함한다. In addition, according to the present invention, there is provided a method for manufacturing a substrate for a semiconductor package, wherein an adhesive is attached to each of both surfaces of the first and second insulating layers having one surface and the other surface facing each other so that the other surfaces face each other. Mutually attaching through a release film; Forming a conductive film on exposed surfaces of the first insulating layer and the second insulating layer; Patterning the conductive layer to form a first conductive pattern on one surface of the first insulating layer and the second insulating layer; Forming a solder mask exposing portions of the first conductive patterns on one surface of the first insulating layer and the second insulating layer including the first conductive patterns; And removing the release film and separating the first conductive pattern and the solder mask on one surface thereof, and separating the first insulating layer and the second insulating layer on which the adhesive is attached.
상기 반도체 패키지용 기판의 제조방법은, 상기 솔더마스크를 형성하는 단계 후, 그리고, 상기 제1절연층과 제2절연층으로 분리시키는 단계 전, 상기 솔더마스크로부터 노출된 제1도전패턴 부분들 상에 금속막을 형성하는 단계를 더 포함한다. In the method of manufacturing a substrate for a semiconductor package, after the forming of the solder mask and before separating the first insulating layer and the second insulating layer, the first conductive pattern portions exposed from the solder mask may be disposed on the first conductive pattern portions. Forming a metal film on the substrate.
상기 제1도전패턴은 구리로 형성하고, 상기 금속막은 Ni 및 Au의 적층막으로 형성한다. The first conductive pattern is formed of copper, and the metal film is formed of a laminated film of Ni and Au.
상기 반도체 패키지용 기판의 제조방법은, 상기 금속막을 형성하는 단계 후, 상기 제1 및 제2절연층의 중앙부에 캐버티를 형성하는 단계를 더 포함한다. The method of manufacturing a substrate for a semiconductor package further includes forming a cavity in a central portion of the first and second insulating layers after forming the metal film.
상기 반도체 패키지용 기판의 제조방법은, 상기 제1절연층과 제2절연층으로 분리시키는 단계 후, 상기 제1절연층과 제2절연층의 내부에 상기 제1절연층과 제2절연층의 일면에 형성된 제1도전패턴과 연결되는 비아패턴을 형성하는 단계; 및 상기 제1절연층과 제2절연층의 타면 상에 상기 비아패턴과 연결되는 제2도전패턴을 형성하는 단계;를 더 포함한다. In the method of manufacturing a substrate for a semiconductor package, after separating the first insulating layer and the second insulating layer, the first insulating layer and the second insulating layer may be formed inside the first insulating layer and the second insulating layer. Forming a via pattern connected to the first conductive pattern formed on one surface; And forming a second conductive pattern connected to the via pattern on the other surfaces of the first insulating layer and the second insulating layer.
게다가, 본 발명에 따른 반도체 패키지용 기판의 제조방법은, 절연층의 양면 각각에 도전막을 형성하는 단계; 상기 도전막을 패터닝하여 상기 절연층의 양면 각각에 제1도전패턴을 형성하는 단계; 상기 제1도전패턴이 형성된 절연층의 양면 각각에 상기 제1도전패턴들의 일부분을 노출시키는 솔더마스크를 형성하는 단계; 상기 양면에 솔더마스크가 형성된 절연층을 각각 상기 제1도전패턴과 솔더마스크가 일면에만 형성된 제1절연층과 제2절연층으로 분리시키는 단계; 및 상기 제1절연층과 제2절연층의 일면들에 대향하는 타면들 상에 접착제를 부착하는 단계;를 포함한다. In addition, the method of manufacturing a substrate for a semiconductor package according to the present invention includes the steps of forming a conductive film on each of both sides of the insulating layer; Patterning the conductive layer to form first conductive patterns on both surfaces of the insulating layer; Forming a solder mask exposing portions of the first conductive patterns on both surfaces of the insulating layer on which the first conductive pattern is formed; Separating the insulating layers having solder masks formed on both surfaces thereof, respectively, into first and second insulating layers having the first conductive pattern and the solder mask formed on only one surface thereof; And attaching an adhesive on the other surfaces opposite to one surfaces of the first insulating layer and the second insulating layer.
상기 반도체 패키지용 기판의 제조방법은, 상기 솔더마스크를 형성하는 단계 후, 그리고, 상기 제1절연층과 제2절연층으로 분리시키는 단계 전, 상기 노출된 제1도전패턴 부분들 상에 금속막을 형성하는 단계를 더 포함한다. The method of manufacturing a substrate for a semiconductor package may include forming a metal film on the exposed first conductive pattern portions after forming the solder mask and before separating the first insulating layer and the second insulating layer. It further comprises the step of forming.
상기 제1도전패턴은 구리로 형성하고, 상기 금속막은 Ni 및 Au의 적층막으로 형성한다. The first conductive pattern is formed of copper, and the metal film is formed of a laminated film of Ni and Au.
상기 반도체 패키지용 기판의 제조방법은, 상기 금속막을 형성하는 단계 후, 상기 절연층의 중앙부에 캐버티를 형성하는 단계를 더 포함한다. The method of manufacturing a substrate for a semiconductor package further includes, after the forming of the metal film, forming a cavity in a central portion of the insulating layer.
상기 반도체 패키지용 기판의 제조방법은, 상기 제1절연층과 제2절연층으로 분리시키는 단계 후, 그리고, 상기 제1절연층과 제2절연층의 타면들 상에 접착제를 부착하는 단계 전, 상기 제1절연층과 제2절연층의 내부에 상기 제1절연층과 제2절연층의 일면에 형성된 제1도전패턴과 연결되는 비아패턴을 형성하는 단계; 및 상기 제1절연층과 제2절연층의 타면 상에 상기 비아패턴과 연결되는 제2도전패턴을 형성하는 단계;를 더 포함한다. In the method of manufacturing a substrate for a semiconductor package, after separating the first insulating layer and the second insulating layer, and before attaching the adhesive on the other surfaces of the first insulating layer and the second insulating layer, Forming a via pattern connected to a first conductive pattern formed on one surface of the first insulating layer and the second insulating layer in the first insulating layer and the second insulating layer; And forming a second conductive pattern connected to the via pattern on the other surfaces of the first insulating layer and the second insulating layer.
또 다른 견지에서, 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 가지며 중앙부에 캐버티가 구비된 절연층과, 상기 절연층의 일면에 형성된 제1도전패턴과, 상기 도전패턴을 포함한 절연층의 일면 상에 상기 도전패턴의 일부분이 노출되도록 형성된 솔더마스크와, 상기 절연층의 타면 상에 부착된 접착제를 포함하는 기판; 상기 기판의 타면 상에 상기 접착제에 의해 페이스-다운 타입으로 부착된 반도체 칩; 및 상기 반도체 칩과 기판의 도전패턴을 연결하는 전기적 연결 수단;을 포함한다. In still another aspect, a semiconductor package according to the present invention includes an insulating layer having one surface and the other surface facing the one surface and having a cavity at a central portion thereof, a first conductive pattern formed on one surface of the insulating layer, and the conductive pattern. A substrate including a solder mask formed to expose a portion of the conductive pattern on one surface of the insulating layer, and an adhesive attached to the other surface of the insulating layer; A semiconductor chip attached in the face-down type by the adhesive on the other surface of the substrate; And electrical connection means for connecting the conductive pattern of the semiconductor chip and the substrate.
상기 기판은, 상기 솔더마스크로부터 노출된 도전패턴 부분 상에 형성된 금속막을 더 포함한다. The substrate further includes a metal film formed on the conductive pattern portion exposed from the solder mask.
상기 도전패턴은 구리로 형성하고, 상기 금속막은 Ni 및 Au의 적층막으로 형 성한다. The conductive pattern is formed of copper, and the metal film is formed of a laminated film of Ni and Au.
상기 전기적 연결 수단은 상기 절연층의 캐버티를 관통하여 상기 반도체 칩과 기판의 도전패턴을 연결한다. The electrical connection means penetrates the cavity of the insulating layer to connect the conductive pattern of the semiconductor chip and the substrate.
상기 전기적 연결 수단은 금속와이어를 포함한다. The electrical connection means comprises a metal wire.
상기 반도체 패키지는, 상기 반도체 칩 및 전기적 연결 수단을 포함한 상기 반도체 칩의 타면을 밀봉하는 봉지제; 및 상기 기판의 도전패턴 상에 부착된 외부접속수단;을 더 포함한다. The semiconductor package may further include an encapsulant for sealing the other surface of the semiconductor chip including the semiconductor chip and electrical connection means; And external connection means attached to the conductive pattern of the substrate.
또한, 본 발명에 따른 반도체 패키지는, 일면 및 상기 일면에 대향하는 타면을 갖는 절연층과, 상기 절연층의 일면에 형성된 제1도전패턴과, 상기 절연층 내에 상기 제1도전패턴과 연결되게 형성된 비아패턴과, 상기 절연층의 타면 상에 상기 비아패턴과 연결되게 형성된 제2도전패턴과, 상기 제1도전패턴을 포함한 절연층의 일면 상에 상기 제1도전패턴의 일부분이 노출되도록 형성된 솔더마스크와, 상기 절연층의 타면 상에 부착된 접착제를 포함하는 기판; 상기 기판의 타면 상에 상기 접착제에 의해 페이스-업 타입으로 부착된 반도체 칩; 및 상기 반도체 칩과 기판의 제1도전패턴을 연결하는 전기적 연결 수단;을 포함한다. In addition, the semiconductor package according to the present invention may include an insulating layer having one surface and the other surface opposite to the one surface, a first conductive pattern formed on one surface of the insulating layer, and connected to the first conductive pattern in the insulating layer. A solder mask formed to expose a portion of the first conductive pattern on one surface of the insulating layer including the via pattern, the second conductive pattern formed on the other surface of the insulating layer and connected to the via pattern, and the first conductive pattern. And a substrate including an adhesive attached to the other surface of the insulating layer; A semiconductor chip attached to the other surface of the substrate in a face-up type by the adhesive; And electrical connection means for connecting the semiconductor chip and the first conductive pattern of the substrate.
상기 기판은, 상기 솔더마스크로부터 노출된 도전패턴 부분 상에 형성된 금속막을 더 포함한다. The substrate further includes a metal film formed on the conductive pattern portion exposed from the solder mask.
상기 제1도전패턴은 구리로 형성하고, 상기 금속막은 Ni 및 Au의 적층막으로 형성한다. The first conductive pattern is formed of copper, and the metal film is formed of a laminated film of Ni and Au.
상기 전기적 연결 수단은 금속와이어를 포함한다. The electrical connection means comprises a metal wire.
상기 반도체 패키지는, 상기 반도체 칩 및 전기적 연결 수단을 포함한 상기 기판의 타면을 밀봉하는 봉지제; 및 상기 기판의 제1도전패턴 상에 부착된 외부접속수단;을 더 포함한다. The semiconductor package includes an encapsulant for sealing the other surface of the substrate including the semiconductor chip and the electrical connection means; And external connection means attached to the first conductive pattern of the substrate.
본 발명은 두 장의 절연층을 부착시킨 상태로 각 절연층의 일면에 도전패턴을 동시에 형성한 후, 상기 절연층을 분리시켜 반도체 패키지용 기판을 제조함으로써 상기 반도체 패키지용 기판의 제조 공정을 감소시켜서 생산성을 향상시킬 수 있음은 물론 제조 비용을 감소시킬 수 있다.According to the present invention, a conductive pattern is formed on one surface of each insulating layer at the same time with two insulating layers attached thereto, and the insulating layer is separated to manufacture a semiconductor package substrate, thereby reducing the manufacturing process of the semiconductor package substrate. Productivity can be improved as well as manufacturing costs can be reduced.
또한, 본 발명은 반도체 칩이 부착되는 기판 면에 솔더마스크를 형성하지 않음으로써 패키지의 두께를 감소시킬 수 있음은 물론 솔더마스크 표면의 오염으로 인한 봉지제의 박리 현상을 방지할 수 있고, 그 결과, 반도체 패키지의 신뢰성을 향상시킬 수 있다. In addition, the present invention can reduce the thickness of the package by not forming a solder mask on the surface of the substrate to which the semiconductor chip is attached, as well as prevent the peeling of the encapsulant due to contamination of the solder mask surface, as a result The reliability of the semiconductor package can be improved.
게다가, 본 발명은 기판 제조시에 반도체 칩이 부착될 기판 면에 미리 접착제를 부착해줌으로써 별도의 접착제 도포 공정 및 경화 공정을 생략시킬 수 있으며, 이에 따라, 생산성 및 패키지의 신뢰성을 더욱 향상시킬 수 있다. In addition, the present invention can omit a separate adhesive coating process and a curing process by attaching the adhesive to the substrate surface on which the semiconductor chip will be attached at the time of manufacturing the substrate, thereby further improving productivity and reliability of the package. have.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 2 is a cross-sectional view illustrating a substrate for a semiconductor package according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지용 기판(200)은 일면(210a) 및 상기 일면(210a)에 대향하는 타면(210b)을 갖는 절연층(210)을 포함한다. 상기 절연층(210)의 일면(110a) 상에는 제1도전패턴(212)이 형성되어 있으며, 상기 제1도전패턴(212)을 포함한 상기 절연층(210)의 일면(210a) 상에는 상기 제1도전패턴(212)의 일부분, 즉, 금속와이어 또는 외부접속단자 등과 전기적 연결이 이루어질 제1도전패턴(212) 부분을 노출시키도록 솔더마스크(250)가 형성되어 있다. 상기 솔더마스크(250)에 의해 노출된 제1도전패턴(212) 부분 상에는 상기 금속와이어 또는 외부접속단자와의 용이한 전기적인 연결을 위해, 예를 들어, Ni 및 Au의 적층막으로 이루어진 금속막(260)이 형성되어 있다. As shown, the
또한, 상기 절연층(210)은 반도체 패키지의 제조시 그의 타면(210b) 상에 센터 패드형의 반도체 칩이 페이스-다운 타입(face-down type)으로 부착되는 경우에서의 상기 반도체 칩과 제1도전패턴(212)간의 용이한 전기적 연결을 위해 중앙부에 캐버티(W)가 구비되어 있다. In addition, the insulating
한편, 상기 솔더마스크(250)는 상기 절연층(210)의 타면(210b), 즉, 반도체 패키지의 제조시 반도체 칩이 부착될 절연층(210) 면에는 형성되어 있지 않다. On the other hand, the
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 3 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
도시된 바와 같이, 다른 실시예에 따른 반도체 패키지용 기판(300)은 일 실시예의 그것과 비교해서 상기 절연층(310) 내에 상기 절연층(310)의 일면(310a)에 형성된 제1도전패턴(312)과 연결되게 비아 패턴(370)이 더 형성되어 있고, 아울러, 상기 절연층(310)의 타면(310b) 상에 상기 비아 패턴(370)과 연결되게 제2도전패턴(314)이 더 형성되어 있다. As illustrated, the
따라서, 본 발명의 다른 실시예에 따른 반도체 패키지용 기판(300)은 상기 절연층(310)의 일면(310a) 뿐만 아니라 상기 절연층(310)의 타면(310b)에도 상기 비아 패턴(370)을 통해 상기 제1도전패턴(512)과 연결되는 제2도전패턴(514)이 형성된 구조를 갖는다. Accordingly, in the
여기서, 상기 비아 패턴(370)을 포함한 제2도전패턴(314)은 반도체 패키지의 제조시 상기 절연층(310)의 타면(310b)에 반도체 칩을 페이스-업 타입(face-up type)으로 부착시키는 경우, 또는, 반도체 칩을 플립 칩 본딩(flip-chip bonding)하는 경우에서의 상기 반도체 칩과 제1도전패턴(312) 간의 전기적 연결을 용이하게 위해 추가로 형성해준 것으로 이해될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 반도체 패키지용 기판(300)에 있어서, 상기 절연층(310)은 중앙부에 캐버티가 구비되지 않는다.Here, the second
한편, 본 발명의 다른 실시예에 따른 반도체 패키지용 기판(300)에 있어서, 솔더마스크(350)는 전술한 일 실시예에서의 그것과 마찬가지로 제1도전패턴(312)이 형성된 절연층(310)의 일면(310a) 상에만 상기 제1도전패턴(312)의 일부분을 노출시키도록 선택적으로 형성되어 있고, 반면, 반도체 칩이 부착될 상기 절연층(310)의 타면(310b) 상에는 형성되어 있지 않다. 또한, 상기 솔더마스크(350)로부터 노출된 상기 제1도전패턴(312) 부분 상에는 Ni 및 Au의 적층막으로 이루어진 금속막(360)이 형성되어 있다. On the other hand, in the
도 4 및 도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판들을 도시한 단면도이다. 4 and 5 are cross-sectional views illustrating substrates for a semiconductor package according to another exemplary embodiment of the present invention.
도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판들(400, 500)은 그들의 절연층(410, 510) 타면(410b, 510b) 상에 접착제(492, 592)가 부착되어 있는 구조를 갖는다. 상기 접착제(492, 592)는 반도체 패키지의 제조시 반도체 칩의 부착을 위해 접착제 도포 및 경화 과정을 진행해야 함에 기인하는 생산성 저하 및 제조 비용 증가를 억제하면서 접착제의 흘러 내림으로 인해 오염이 유발되는 것을 방지하기 위해서 미리 상기 절연층(410, 510)의 타면(410b, 510b)에 부착시켜 주는 것이다. As shown, the
본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판들(400, 500) 또한 절연층(410, 510)의 일면(410a, 510a) 상에 제1도전패턴(412, 512)이 형성되어 있으며, 상기 제1도전패턴(412, 512)을 포함한 상기 절연층(410, 510)의 일면(410a, 510a) 상에만 상기 제1도전패턴(412, 512)의 일부분을 노출시키도록 선택적으로 솔더마스크(450, 550)가 형성되어 있고, 노출된 제1도전패턴(412, 512) 부분들 상에는 금속와이어 또는 외부접속단자와의 용이한 전기적인 연결을 위해 Ni 및 Au의 적층막으로 이루어진 금속막(460, 560)이 형성되어 있다. The first
한편, 도 4에 도시된 반도체 패키지용 기판(400)의 경우, 반도체 패키지의 제조시, 반도체 칩과 제1도전패턴(412)간의 용이한 전기적 연결을 위해 상기 절연층(410)의 중앙부에 캐버티(W)를 구비하고 있으며, 이때, 접착제(492)는 상기 캐버티(W)를 가리지 않도록 형성되어져 있다.Meanwhile, in the case of the
또한, 도 5에 도시된 반도체 패키지용 기판(500)의 경우, 절연층(510) 내에 제1도전패턴(512)과 연결되게 비아 패턴(570)이 형성되어 있고, 상기 절연층(510)의 타면(510b) 상에는 상기 비아 패턴(570)과 연결되게 제2도전패턴(514)이 형성되어져 있다. 이때, 접착제(592)는 상기 제2도전패턴(514)을 덮지 않도록 형성되어져 있다. In addition, in the
도 6a 내지 도 6d 및 도 7은 본 발명의 제1실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도 및 순서도로서, 이를 설명하면 다음과 같다. 여기서, 도 7의 설명은 도 6a 내지 도 6d의 설명과 함께 하도록 한다. 6A to 6D and 7 are cross-sectional views and flowcharts for each process for explaining a method of manufacturing a substrate for a semiconductor package according to a first embodiment of the present invention. Here, the description of FIG. 7 will be combined with the description of FIGS. 6A to 6D.
도 6a를 참조하면, 각각 일면(610a, 630a) 및 상기 일면(610a, 630a)에 대향하는 타면(610b, 630b)을 가지며, 상기 일면(610a, 630a) 상에 도전막(612a, 632a)이 형성된 제1절연층(610)과 제2절연층(630)을 마련하고, 상기 제1절연층(610)과 제2절연층(630)을 그들의 타면들(610b, 630b)이 서로 마주보도록 부착시킨다.(ST1) 이때, 상기 제1절연층(610)과 제2절연층(630)의 부착(ST1)은, 도 8에 도시된 바와 같이, 상기 제1절연층(610)과 제2절연층(630) 중 어느 하나, 예를 들어, 상기 제1절연층(610)의 타면(610b) 가장자리에 접착 부재로서 접착제(640)를 도포한 후, 상기 접착제(640)를 매개로 하여 수행한다. 이때, 상기 접착제(640)는 후속하는 라우팅 공정에서 제거되는 부분에 도포함이 바람직하다.Referring to FIG. 6A, each of the
상기 도전막들(612a, 632a) 상에 각각 상기 도전막들(612a, 632a)을 패터닝하기 위한 마스크 패턴(642)을 형성한다. 상기 마스크 패턴(642)은 마스크 필름 부착(ST2), 상기 제1절연층(610)의 일면(610a) 상부에 형성된 마스크 필름 노광(ST3) 및 상기 제2절연층(630)의 일면(630a) 상부에 형성된 마스크 필름 노광(ST4), 그리고, 노광된 마스크 필름 현상(ST5)을 통해 형성한다. 여기서, 상기 마스크 필름 대신에 감광막을 이용하는 것도 가능하다.
도 6b를 참조하면, 식각마스크로서 상기 마스크 패턴을 이용해서 노출된 도전막 부분들을 식각하고(ST6), 이를 통해, 상기 제1 및 제2절연층(610, 630)의 일면들(610a, 630a) 상에 각각 제1도전패턴(612, 632)을 형성한다. 그런다음, 상기 식각마스크로 이용된 마스크 패턴을 제거한다.(ST7)Referring to FIG. 6B, portions of the conductive layer exposed using the mask pattern are etched as an etching mask (ST6), and thus, one surfaces 610a and 630a of the first and second insulating
도 6c를 참조하면, 상기의 결과물에 대해 홀 펀칭 공정을 수행한다.(ST8) 그런다음, 상기 제1도전패턴(612, 632)들을 포함한 상기 제1절연층(610)과 제2절연층(630)의 일면들(610a, 630a) 상에 솔더레지스트를 도포(ST9)한 후, 상기 제1절연층(610)의 일면(610a) 상에 도포된 솔더레지스트 노광(ST10)과 제2절연층(630)의 일면(630a) 상에 도포된 솔더레지스트의 노광(ST11)을 차례로 진행하며, 그리고나서, 상기 노광된 솔더레지스트들을 현상(ST12)하고, 이 결과로서, 상기 제1절연층(610)의 일면(610a) 및 제2절연층(630)의 일면(630a) 상에 각각 대응하는 제1도전패턴(612, 632)의 일부분을 노출시키는 솔더마스크(650)를 형성한다. 여기서, 상기 노출된 제1도전패턴(612, 632) 부분은, 반도체 패키지의 제조시, 금속와이어 또는 외부접속단자가 부착될 부분으로 이해될 수 있다. Referring to FIG. 6C, a hole punching process is performed on the resultant product. (ST8) Then, the first insulating
상기 노출된 제1도전패턴(612, 632) 부분들 상에 각각 금속막(660)을 형성한다.(ST13) 상기 금속막(660)은 외부 환경으로부터 노출된 제1도전패턴 부분이 부식되는 것을 방지함과 아울러 금속와이어 또는 외부접속단자와의 전기적 연결이 용이 하게 되도록 하기 위한 것으로, 바람직하게, 도금 공정을 통해 Ni 및 Au의 적층막으로 형성한다. A
상기 제1 및 제2절연층(610, 630)들의 중앙부에 캐버티(W)를 형성한다. 상기 캐버티(W)는, 예를 들어, 반도체 패키지의 제조시 상기 제1 및 제2 절연층(610, 630)의 타면들(610b, 630b) 상에 센터 패드형의 반도체 칩이 페이스-다운 타입으로 부착되는 경우에서의 상기 반도체 칩과 제1도전패턴(612, 632)간의 용이한 전기적 연결을 위해 형성해주는 것으로 이해될 수 있다. 한편, 상기 캐버티(W)는 이후에 수행될 상기 제1절연층과 제2절연층으로의 분리 후, 상기 분리된 제1절연층(610)과 제2절연층(630)에 대해 각각 수행하는 것도 가능하다. A cavity W is formed in the center of the first and second insulating
도 6d를 참조하면, 상기 캐버티(W)가 형성된 결과물에 대해서 라우팅 공정을 수행하고, 연이어, 접착제를 제거하여 각각 일면(610a, 630a) 상에 제1도전패턴(612, 632) 및 상기 제1도전패턴(612, 632)의 일부분을 노출시키는 솔더마스크(650)가 형성된 제1절연층(610)과 제2절연층(630)으로 분리시키며(ST14), 이 결과로서, 두 장의 반도체 패키지용 기판(600a, 600b)을 동시에 제조한다. Referring to FIG. 6D, a routing process is performed on the resultant product in which the cavity W is formed, and subsequently, adhesives are removed to form first
이후, 도시하지는 않았지만, 필요에 따라 스트립 레벨로 제조된 기판을 유니트 레벨로 절단한다.(ST15) Subsequently, although not shown, the substrate manufactured at the strip level is cut to the unit level as needed. (ST15)
전술한 바와 같이, 본 발명은 일면에만 도전패턴 및 솔더마스크가 형성된 두 장의 반도체 패키지 제조용 기판을 전체적으로 15단계의 과정을 통해 제조한다. 따라서, 본 발명은 하나의 반도체 패키지용 기판을 12단계의 과정을 통해 형성하며, 두 장의 경우는 24단계의 과정을 거쳐야 하는 종래 반도체 패키지 제조용 기판의 제조방법 보다 현저히 감소된 공정으로 반도체 패키지용 기판을 제조할 수 있다. 그러므로, 본 발명은 종래와 비교해서 생산성을 향상시킬 수 있음은 물론 제조 비용을 감소시킬 수 있다. As described above, the present invention manufactures two substrates for manufacturing a semiconductor package, in which a conductive pattern and a solder mask are formed on only one surface thereof through a 15-step process. Therefore, the present invention forms a semiconductor package substrate through a 12-step process, two sheets in the case of a semiconductor package substrate is significantly reduced than the manufacturing method of a conventional semiconductor package manufacturing substrate that has to go through a 24-step process Can be prepared. Therefore, the present invention can improve productivity as well as reduce manufacturing cost as compared with the conventional art.
또한, 본 발명은 솔더마스크가 절연층의 일면 상에만 선택적으로 형성된 구조로 반도체 패키지용 기판을 제조하기 때문에, 이러한 기판을 이용하여 반도체 패키지를 제조하는 경우, 몰딩 과정에서 솔더마스크의 오염으로 인해 봉지제가 박리되는 결함 및 그로 인한 패키지의 신뢰성 저하를 방지할 수 있다. In addition, since the present invention manufactures a semiconductor package substrate with a structure in which a solder mask is selectively formed only on one surface of an insulating layer, when manufacturing a semiconductor package using such a substrate, sealing is caused by contamination of the solder mask during molding. It is possible to prevent the defects from which the material is peeled off and thereby the reliability of the package.
한편, 전술한 본 발명의 제1실시예에서는 일면 상에 도전막이 형성된 제1절연층과 제2절연층을 타면이 마주보도록 부착한 후에 후속 공정들을 진행하였지만, 다른 실시예로서, 상기 도전막을 형성함이 없이 제1절연층과 제2절연층을 그들의 타면들이 서로 마주보도록 부착한 후에 상기 제1절연층과 제2절연층의 노출된 일면들 상에 도전막을 형성하고, 그리고나서, 일련의 후속 공정들을 진행하는 것도 가능하다. Meanwhile, in the above-described first embodiment of the present invention, the first and second insulating layers having the conductive film formed on one surface thereof are attached so that the other surfaces thereof face each other, and subsequent processes are performed. As another embodiment, the conductive film is formed. And attaching the first insulating layer and the second insulating layer so that their other faces face each other, and then forming a conductive film on the exposed ones of the first insulating layer and the second insulating layer, and then a series of subsequent It is also possible to proceed with the processes.
이 실시예에서도 마찬가지로 한 번의 공정으로 두 장의 기판을 동시에 형성할 수 있기 때문에 공정 단순화 및 비용 절감의 효과를 동일하게 얻을 수 있다.In this embodiment as well, since two substrates can be simultaneously formed in one process, the same effect of process simplification and cost reduction can be obtained.
도 9a 내지 도 9d 및 도 10은 본 발명의 제2실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도 및 순서도로서, 이를 설명하면 다음과 같다. 여기서, 도 10의 설명은 도 9a 내지 도 9d의 설명과 함께 하도록 한다. 9A to 9D and FIG. 10 are cross-sectional views and flowcharts for each process for describing a method of manufacturing a substrate for a semiconductor package according to a second embodiment of the present invention. Here, the description of FIG. 10 will be combined with the description of FIGS. 9A to 9D.
도 9a를 참조하면, 두 장의 반도체 패키지용 기판을 합한 두께와 같거나, 그 보다 더 두꺼운 두께를 갖는 절연층(910)을 마련하고, 상기 절연층(910)의 양면 각 각에 도전막(912a, 932a)을 형성한다. 그런다음, 상기 도전막(912a, 932a) 상에 마스크 패턴(942)을 형성한다. 상기 마스크 패턴(942)은 마스크 필름 부착(ST1), 상기 절연층(910)의 양면 각각에 형성된 마스크 필름들의 노광(ST2, ST3) 및 상기 노광된 마스크 필름들의 현상(ST4)을 통해 형성한다. Referring to FIG. 9A, an insulating
도 9b를 참조하면, 식각마스크로서 상기 마스크 패턴을 이용해서 노출된 도전막 부분들을 식각(ST5)하고, 이를 통해, 상기 절연층(910)의 양면 각각에 제1도전패턴(912, 932)을 형성한다. 그런다음, 상기 마스크 패턴을 제거한다.(ST6)Referring to FIG. 9B, portions of the conductive film exposed using the mask pattern are etched (ST5) as an etching mask, and thus, the first
도 9c를 참조하면, 홀 펀칭 공정을 수행한다.(ST7) 상기 양면 각각에 제1도전패턴(912, 932)이 형성된 절연층(910)에 대해 솔더레지스트 도포(ST8), 상기 도포된 솔더레지스트의 노광(ST9, ST10) 및 상기 노광된 솔더레지스트의 현상(ST11)을 차례로 진행해서 상기 절연층(910)의 양면에 각각 제1도전패턴(912, 932)의 일부분을 노출시키는 솔더마스크(950)를 형성한다. 그런다음, 상기 노출된 제1도전패턴(912, 932) 부분들 상에, 예를 들어, 도금 공정을 통해 Ni과 Au의 적층막으로 이루어진 금속막(960)을 형성한다.(ST12) Referring to FIG. 9C, a hole punching process is performed. (ST7) Solder resist coating (ST8) and the applied solder resist are applied to the insulating
이어서, 상기 절연층(910)의 중앙부에 캐버티(W)를 형성한다. 여기서, 상기 캐버티(W)를 형성하는 공정은 후속하는 절연층(910)의 분리 공정 후에 분리된 각각의 절연층에 대해 수행하는 것도 가능하다. Subsequently, a cavity W is formed in the center of the insulating
도 9d를 참조하면, 상기 결과물에 대해 라우팅 공정을 진행하고, 연이어, 양면 각각에 제1도전패턴(912, 932) 및 솔더마스크(950)가 형성된 절연층을 가로 방향으로 절단하며(ST13), 이를 통해, 일면(910a, 930a) 및 상기 일면(910a, 930a)에 대향하는 타면(910b, 930b)을 가지며 상기 일면(910a, 930a)에만 선택적으로 제1도전패턴(912, 932) 및 상기 제1도전패턴(912, 932)의 일부분을 노출시키는 솔더마스크(950)가 형성된 두 장의 반도체 패키지용 기판(900a, 900b)의 제조를 완료한다.Referring to FIG. 9D, a routing process is performed on the resultant, and subsequently, the insulation layers having the first
이후, 도시하지는 않았으나, 필요에 따라 스트립 레벨로 제조된 기판을 유니트 레벨로 절단한다.(ST14) Subsequently, although not shown, the substrate manufactured at the strip level is cut at the unit level as needed. (ST14)
전술한 바와 같이, 본 발명의 제2실시예에 따른 반도체 패키지용 기판의 제조방법은 두 장의 반도체 패키지 제조용 기판을 14단계의 제조 공정을 거쳐 제조한다. 따라서, 본 발명은 두 장의 반도체 패키지용 기판을 24단계의 제조 공정을 거쳐 형성하는 종래의 반도체 패키지 제조용 기판의 제조방법 보다 적은 공정으로 반도체 패키지용 기판을 제조할 수 있으며, 이에 따라, 생산성 향상 및 제조 비용 절감의 효과를 얻을 수 있다. As described above, the method for manufacturing a semiconductor package substrate according to the second embodiment of the present invention manufactures two substrates for manufacturing a semiconductor package through a 14-step manufacturing process. Accordingly, the present invention can manufacture a semiconductor package substrate in less steps than the conventional method for manufacturing a semiconductor package manufacturing substrate which forms two semiconductor package substrates through a 24 step manufacturing process, thereby improving productivity and The manufacturing cost can be reduced.
아울러, 본 발명의 제2실시예에 또한 솔더마스크가 절연층의 일면 상에만 선택적으로 형성된 구조로 반도체 패키지용 기판을 제조하기 때문에, 이러한 기판을 이용하여 반도체 패키지를 제조하는 경우, 몰딩 과정에서 솔더마스크의 오염으로 인해 봉지제가 박리되는 결함 및 그로 인한 패키지의 신뢰성 저하를 방지할 수 있다. In addition, in the second embodiment of the present invention, since a solder mask is manufactured to have a structure selectively formed on only one surface of an insulating layer, the semiconductor package substrate is manufactured. It is possible to prevent defects in which the encapsulant is peeled off due to contamination of the mask and thereby lowering the reliability of the package.
도 11a 내지 도 11d 및 도 12는 본 발명의 제3실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도 및 순서도로서, 이를 설명하면 다음과 같다. 여기서, 도 12의 설명은 도 11a 내지 도 11d의 설명과 함께 하도록 한다. 11A to 11D and FIG. 12 are cross-sectional views and flowcharts for each process for describing a method of manufacturing a substrate for a semiconductor package according to a third embodiment of the present invention. Here, the description of FIG. 12 will be combined with the description of FIGS. 11A to 11D.
도 11a를 참조하면, 각각 서로 대향하는 일면(1110a, 1130a) 및 타면(1110b, 1130b)을 가지며, 상기 일면(1110a, 1130a) 상에 제1도전막(1112a, 1132a)이 형성되고 상기 타면(1110b, 1130b) 상에 제2도전막(1114a, 1134a)이 형성된 제1절연층(1110)과 제2절연층(1130)을 마련하고, 상기 제1절연층(1110)과 제2절연층(1130)을 그들의 타면들(1110b, 1130b) 상에 형성된 제2도전막들(1114b, 1134b)이 접하도록 접착제(1140)을 매개로 하여 부착시킨다.(ST1) 상기 접착제(1140)는, 전술한 바와 같이, 상기 제1절연층(1110)과 제2절연층(1130) 중 어느 하나, 예를 들어, 상기 제1절연층(1110)의 타면(1110b) 가장자리에 도포하며, 아울러, 후속하는 라우팅 공정에서 제거되는 부분에 도포함이 바람직하다.Referring to FIG. 11A, each surface has one
다음으로, 드릴링 공정을 통해 상호 부착된 상기 제1 및 제2절연층(1110, 1130)에 다수의 비아홀(V)을 형성하고(ST2), 상기 바아홀(v) 내에 도금 공정을 통해 비아패턴(1170)을 형성한다.(ST3) 이어서, 상기 비아패턴(1170)을 포함한 제1절연층(1110)의 제1도전막(1112a)과 제2절연층(1130)의 제1도전막(1132a) 상에 각각 마스크 필름 도포(ST4), 상기 도포된 마스크 필름에 대한 노광(ST5, ST6) 및 상기 노광된 마스크 필름에 대한 현상(ST7)을 차례로 진행해서 마스크 패턴(1142)을 형성한다. Next, a plurality of via holes V are formed in the first and second insulating
도 11b를 참조하면, 식각마스크로서 상기 마스크 패턴을 이용해서 노출된 제1도전막 부분들을 식각하고(ST8), 이를 통해, 상기 제1절연층(1110) 및 제2절연층(1130)의 일면들(1110a, 1130a) 상에 각각 제1도전패턴(1112, 1132)을 형성한다. 그런다음, 식각마스크로 이용된 상기 마스크 패턴을 제거한다.(ST9) Referring to FIG. 11B, portions of the first conductive layer exposed by using the mask pattern as an etching mask are etched (ST8), and thus, one surface of the first insulating
도 11c를 참조하면, 홀 펀칭 공정을 수행한다.(ST10) 그런다음, 상기 제1도전패턴(1112, 1132)을 포함한 제1 및 제2절연층(1110, 1130)의 일면(1110a, 1130a) 상에 각각 상기 제1도전패턴(1112, 1132)의 일부분을 노출시키는 솔더마스크(1150)를 형성한다. 여기서, 상기 제1도전패턴(1112, 1132)의 일부분을 노출시키는 솔더마스크(1150)는 솔더레지스트 도포(ST11), 상기 도포된 솔더레지스트의 노광(ST12, ST13), 그리고, 상기 노광된 솔더레지스트의 현상(ST14)을 통해 형성한다. 그런다음, 상기 노출된 제1도전패턴(1112, 1132) 부분들 상에 도금 공정을 통해 Ni 및 Au의 적층막으로 이루어진 금속막(1160)을 형성한다.(ST15) Referring to FIG. 11C, a hole punching process is performed. (ST10) Then, one
도 11d를 참조하면, 상기 결과물에 대해서 라우팅 및 접착제 제거 공정을 진행해서, 각각 일면(1110a, 1130a)에 제1도전패턴(1112, 1132) 및 상기 제1도전패턴(1112, 1132)의 일부분을 노출시키는 솔더마스크(1150)가 형성되고, 내부에 상기 제1도전패턴(1112, 1132)과 연결된 비아패턴(1170)이 형성되며, 그리고, 상기 타면(1110b, 1130b)에 제2도전막(1114a, 1134a)이 형성된 제1절연층(1110)과 제2절연층(1130)으로 분리시킨다.(ST16) Referring to FIG. 11D, a routing and an adhesive removing process may be performed on the resultant, and the first
그런다음, 상기 제2도전막(1114a, 1134a)에 대해서 마스크 필름 부착(ST17), 상기 부착된 마스크 필름의 노광(ST18, ST19), 상기 노광된 마스크 필름의 현상(ST20), 그리고, 현상된 마스크 필름을 식각마스크로 이용한 도전막 식각(ST21)을 차례로 진행하고, 이를 통해, 상기 제1절연층(1110)의 타면(1110b) 및 제2절연층(1130)의 타면(1130b)에 각각 상기 비아패턴(1170)과 연결된 제2도전패턴(1114, 1134)을 형성한다. 그리고나서, 상기 식각마스크로 이용된 마스크 필름을 제거하 고(ST22), 이를 통해, 일면(1110a, 1130a)에 제1도전패턴(1112, 1132) 및 상기 제1도전패턴(1112, 1132)의 일부분을 노출시키는 솔더마스크(1150)가 형성되고, 내부에 상기 제1도전패턴(1112, 1132)과 연결되게 비아패턴(1170)이 형성되며, 그리고, 타면(1110b, 1130b)에 상기 비아패턴(1170)과 연결되게 제2도전패턴(1114, 1134)가 형성된 두 장의 반도체 패키지용 기판(1100a, 1100b)의 제조를 완료한다.Then, a mask film is attached to the second
이후, 도시하지는 않았으나, 필요에 따라 스트립 레벨로 제조된 기판을 유니트 레벨로 절단한다.(ST23) Subsequently, although not shown, a substrate made at the strip level is cut at the unit level as needed. (ST23)
전술한 바와 같이, 본 발명은 일면 및 타면에 도전패턴이 형성된 두 장의 반도체 패키지 제조용 기판을 23단계의 제조 공정을 거쳐 제조함에 따라, 하나의 반도체 패키지용 기판은 16단계로 제조하고, 두 장의 기판은 32단계의 공정을 거쳐 제조하는 종래의 반도체 패키지 제조용 기판의 제조방법 보다 적은 공정으로 반도체 패키지용 기판을 제조할 수 있다. 따라서, 본 발명은 생산성을 향상시킬 수 있음은 물론 제조비용을 절감할 수 있다. 아울러, 솔더마스크를 절연층의 일면에만 선택적으로 형성함에 따라 상기 솔더마스크의 오염에 기인하는 반도체 패키지 제조시의 봉지제 박리 결함 발생을 근본적으로 방지할 수 있다.As described above, according to the present invention, two semiconductor package manufacturing substrates having conductive patterns formed on one surface and the other surface are manufactured through 23 manufacturing steps, and one semiconductor package substrate is manufactured in 16 steps. The semiconductor package substrate may be manufactured in a less process than the conventional method for manufacturing a semiconductor package manufacturing substrate manufactured through a 32 step process. Therefore, the present invention can improve productivity as well as reduce manufacturing costs. In addition, since the solder mask is selectively formed on only one surface of the insulating layer, it is possible to fundamentally prevent the occurrence of an encapsulant peeling defect during semiconductor package manufacturing due to contamination of the solder mask.
한편, 상기 제3실시예에서는 비아패턴을 제1절연층과 제2절연층의 상호 접착후에 형성하였지만, 상기 제1절연층과 제2절연층으로의 분리 후, 상기 제1절연층과 제2절연층에 대해 각각 형성하는 것도 가능하다. 아울러, 제2도전패턴 또한 상기 제1절연층과 제2절연층으로의 분리 후, 상기 제1절연층과 제2절연층의 타면들 각각에 제2도전막을 형성한 후, 이를 패터닝하여 형성하는 것도 가능하다. On the other hand, in the third embodiment, the via pattern is formed after mutually bonding the first insulating layer and the second insulating layer, but after separation of the first insulating layer and the second insulating layer, the first insulating layer and the second insulating layer It is also possible to form each with respect to the insulating layer. In addition, after the second conductive pattern is separated into the first insulating layer and the second insulating layer, a second conductive layer is formed on each of the other surfaces of the first insulating layer and the second insulating layer, and then patterned. It is also possible.
도 13a 내지 도 13d는 본 발명의 제4실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 13A to 13D are cross-sectional views illustrating processes for manufacturing a semiconductor package substrate according to a fourth exemplary embodiment of the present invention.
도 13a를 참조하면, 각각 일면(1310a, 1330a) 및 상기 일면(1310a, 1330a)에 대향하는 타면(1310b, 1330b)을 가지며, 상기 일면(1310a, 1330a) 상에 도전막(1312a, 1332a)이 형성된 제1절연층(1310)과 제2절연층(1330)을 마련하고, 상기 제1절연층(1310)과 제2절연층(1330)을 그들의 타면들(1310b, 1330b)이 서로 접하도록 부착시킨다. 여기서, 상기 제1절연층(1310)과 제2절연층(1330)의 부착은, 도 14에 도시된 바와 같이, 양면 각각에 접착제(1392)가 부착된 이형 필름(realease film; 1390)을 매개로 하여 수행한다. Referring to FIG. 13A, each of the
다음으로, 상기 도전막들(1312a, 1332a) 상에 각각 마스크 패턴(1342)을 형성한다. 상기 마스크 패턴(1342)은 이전 실시예들의 그것과 마찬가지로 마스크 필름 부착, 노광 및 현상 공정을 차례로 진행하여 형성한다. Next, a
도 13b를 참조하면, 식각마스크로서 상기 마스크 패턴을 이용해서 노출된 도전막 부분들을 식각하고, 이를 통해, 상기 제1절연층(1310)과 제2절연층(1310, 1330)의 일면들(1310a, 1330a) 상에 각각 제1도전패턴(1312, 1332)을 형성한다. 그런다음, 상기 식각마스크로 이용된 마스크 패턴을 제거한다.Referring to FIG. 13B, the exposed conductive layer portions are etched using the mask pattern as an etching mask, and thus, one surfaces 1310a of the first insulating
도 13c를 참조하면, 상기 제1도전패턴(1312, 1332)들을 포함한 상기 제1절연층(1310)과 제2절연층(1330)의 일면들(1310a, 1330a) 상에 각각 대응하는 제1도전패턴(1312, 1332)의 일부분을 노출시키는 솔더마스크(1350)를 형성한다. 여기서, 상기 솔더마스크(1350)는 솔더레지스트의 도포, 노광 및 현상 공정을 통해 형성된 것으로 이해될 수 있다. 그 다음, 상기 노출된 제1도전패턴(1312, 1332) 부분들 상에 각각 도금 공정을 통해 Ni 및 Au의 적층막으로 이루어진 금속막(1360)을 형성한다. 상기 금속막(1360)은 외부 환경으로부터 노출된 제1도전패턴 부분이 부식되는 것을 방지함과 아울러 금속와이어 또는 외부접속단자와의 전기적 연결이 용이하게 되도록 하기 위해 형성하는 것이다. Referring to FIG. 13C, first conductive layers corresponding to one
다음으로, 상기 제1 및 제2절연층(1310, 1330)들의 중앙부에 캐버티(W)를 형성한다. 상기 캐버티(W)는, 예를 들어, 반도체 패키지의 제조시에 상기 제1 및 제2 절연층(1310, 1330)의 타면들(1310b, 1330b) 상에 센터 패드형의 반도체 칩이 페이스-다운 타입으로 부착되는 경우에서의 상기 반도체 칩과 제1도전패턴(1312, 1332)간의 용이한 전기적 연결을 위해 형성해주는 것으로 이해될 수 있다. 한편, 상기 캐버티(W)는 이후에 수행될 상기 제1절연층과 제2절연층으로의 분리 후, 상기 분리된 제1절연층(1310)과 제2절연층(1330)에 대해 각각 수행하는 것도 가능하다. Next, a cavity W is formed in the center of the first and second insulating
도 13d를 참조하면, 상기 캐버티(W)가 형성된 결과물에 대해 이형 필름을 제거하고, 이를 통해, 각각 절연층(1310, 1330)의 일면(1310a, 1330a) 상에는 제1도전패턴(1312, 1332) 및 상기 제1도전패턴(1312, 1332)의 일부분을 노출시키는 솔더마스크(1350)가 형성되고, 타면(1310b, 1330b) 상에는 접착제(1392)가 부착된 구조를 갖는 두 장의 반도체 패키지용 기판(1300a, 1300b)을 동시에 제조한다. Referring to FIG. 13D, the release film is removed from the resultant product in which the cavity W is formed, and thus, the first
상기 제4실시예에 따른 반도체 패키지용 기판의 제조방법은 이전 실시예들의 그것과 마찬가지로 두 장의 기판을 동시에 제조하기 때문에 생산성을 향상시킬 수 있음은 물론 제조 비용을 감소시킬 수 있고, 또한, 솔더마스크를 기판의 일면 상에 만 형성하기 때문에 몰딩 과정에서 솔더마스크의 오염으로 인해 봉지제가 박리되는 결함 및 그로 인한 패키지의 신뢰성 저하를 방지할 수 있다. The method of manufacturing a substrate for a semiconductor package according to the fourth embodiment can improve productivity as well as reduce manufacturing cost and also solder mask because two substrates are manufactured at the same time as those of the previous embodiments. Since only is formed on one surface of the substrate it is possible to prevent defects in which the encapsulant is peeled off due to contamination of the solder mask during the molding process, and thereby lowering the reliability of the package.
아울러, 상기 제4실시예에 따른 반도체 패키지용 기판의 제조방법은 절연층의 타면, 즉, 반도체 패키지의 제조시에 반도체 칩이 부착된 면에 접착제를 미리 형성해주기 때문에, 상기 반도체 칩의 부착을 위한 별도의 접착제 도포, 반경화 및 완전 경화 공정이 필요치 않으며, 이에 따라, 생산성을 더욱 향상시킬 수 있음은 물론 제조 비용 또한 더욱 낮출 수 있다. 또한, 상기 접착제 도포 공정 중에 상기 접착제의 흘러 내림으로 인한 오염 유발이 근본적으로 방지되기 때문에 상기 접착제 도포 공정에 기인하는 반도체 패키지의 품질 저하를 방지할 수 있다. In addition, in the method of manufacturing the semiconductor package substrate according to the fourth embodiment, since the adhesive is formed in advance on the other side of the insulating layer, that is, the surface on which the semiconductor chip is attached during the manufacture of the semiconductor package, the adhesion of the semiconductor chip is prevented. There is no need for a separate adhesive application, semi-hardening and complete curing process, which can further improve productivity as well as lower manufacturing costs. In addition, since the occurrence of contamination due to the dripping of the adhesive during the adhesive applying process is essentially prevented, the deterioration of the quality of the semiconductor package due to the adhesive applying process can be prevented.
한편, 전술한 제4실시예에서는 일면 상에 도전막이 형성된 제1절연층과 제2절연층을 타면이 마주보도록 부착한 후에 후속 공정들을 진행하였지만, 다른 실시예로서, 상기 도전막을 형성함이 없이 제1절연층과 제2절연층을 그들의 타면들이 서로 마주보도록 부착한 후에 상기 제1절연층과 제2절연층의 노출된 일면들 상에 도전막을 형성하고, 그리고나서, 일련의 후속 공정들을 진행하는 것도 가능하다. Meanwhile, in the above-described fourth embodiment, the first and second insulating layers having the conductive film formed on one surface thereof are attached to face each other, and subsequent processes are performed. In another embodiment, the conductive film is not formed without forming the conductive film. After attaching the first insulating layer and the second insulating layer so that their other surfaces face each other, a conductive film is formed on the exposed one surfaces of the first insulating layer and the second insulating layer, and then a series of subsequent processes are performed. It is also possible.
도 15a 내지 도 15d는 본 발명의 제5실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 15A to 15D are cross-sectional views of processes for describing a method of manufacturing a semiconductor package substrate according to a fifth embodiment of the present invention.
도 15a를 참조하면, 각각 일면(1510a, 1530a) 및 상기 일면(1510a, 1530a)에 대향하는 타면(1510b, 1530b)을 가지며, 상기 일면(1510a, 1530a) 상에 제1도전막(1512a, 1532a)이 형성된 제1절연층(1510)과 제2절연층(1530)을 마련하고, 상기 제1절연층(1510)과 제2절연층(1530)을 그들의 타면들(1510b, 1530b)이 서로 접하도 록 양면 각각에 접착제(1592)가 부착된 이형 필름(1590)을 매개로 하여 부착시킨다. 그 다음, 상기 제1도전막들(1512a, 1532a) 상에 각각 마스크 필름 부착, 노광 및 현상 공정을 차례로 진행하여 마스크 패턴(1542)을 형성한다.Referring to FIG. 15A, each surface has one
도 15b를 참조하면, 식각마스크로서 상기 마스크 패턴을 이용해서 노출된 제1도전막(1512a, 1532a) 부분들을 식각하고, 이를 통해, 상기 제1절연층(1510)과 제2절연층(1530)의 일면들(1510a, 1530a) 상에 각각 제1도전패턴(1512, 1532)을 형성한다. 그런다음, 상기 마스크 패턴을 제거한다.Referring to FIG. 15B, portions of the first
도 15c를 참조하면, 상기 제1도전패턴들(1512, 1532)을 포함한 상기 제1절연층(1510)과 제2절연층(1530)의 일면들(1510a, 1530a) 상에 각각 제1도전패턴(1512, 1532)의 일부분을 노출시키는 솔더마스크(1550)를 형성한다. 여기서, 상기 솔더마스크(1550)는 이전 실시예들의 그것들과 동일한 방법에 의해 형성된 것으로 이해될 수 있다. 그 다음, 상기 노출된 제1도전패턴(1512, 1532) 부분들 상에 각각 Ni 및 Au의 적층막으로 이루어진 금속막(1560)을 형성한다. Referring to FIG. 15C, a first conductive pattern is formed on one
도 15d를 참조하면, 상기 제1절연층(1510)과 제2절연층(1530)간 부착 매개물로 이용된 이형 필름을 제거하고, 이를 통해, 각각 일면(1510a, 1530a) 상에 제1도전패턴(1512, 1532) 및 상기 제1도전패턴(1512, 1532)의 일부분을 노출시키는 솔더마스크(1550)가 형성되고, 타면(1510b, 1530b) 상에 접착제(1592)가 부착된 구조를 갖는 제1절연층(1510)과 제2절연층(1530)으로 분리시킨다. Referring to FIG. 15D, the release film used as an attachment medium between the first insulating
그런다음, 상기 분리된 제1절연층(1510)과 제2절연층(1530) 내에 각각 비아홀(v)을 형성한 후, 각 비아홀(v) 내에 도금 공정을 통해 비아패턴(1570)을 형성한 다. 그런다음, 상기 비아패턴들(1570)을 포함한 제1 및 제2 절연층(1510, 1530)의 타면들(1510b, 1530b) 상에 각각 비아패턴(1570)과 연결되는 제2도전패턴들(1514, 1534)을 형성하고, 이 결과로서, 두 장의 반도체 패키지용 기판(1500a, 1500b)을 제조한다. Thereafter, via holes v are formed in the separated first insulating
여기서, 상기 제2도전패턴(1514, 1534)은, 예를 들어, 상기 비아패턴(1570) 주위에 배치된 접착제(1592)의 일부를 제거한 다음, 상기 노출된 비아패턴(1570) 및 나머지 접착제(1592) 상에 제2도전막을 증착하고, 그리고나서, 상기 제2도전막을 패터닝하는 것에 의해 형성할 수 있다. 이러한 제2도전패턴(1514, 1534)은 반도체 패키지의 제조시 반도체 칩이 페이스 업 타입으로 부착되는 경우, 또는, 플립 칩 본딩되는 경우에서의 상기 반도체 칩과 기판간의 전기적 연결이 용이하게 되도록 하기 위해 형성해주는 것으로 이해될 수 있다. Here, the second
한편, 상기 비아패턴(1570)은 상기 제1절연층(1510)과 제2절연층(1530)으로부터 분리 후에 형성하였지만, 다른 실시예로서 상기 제1절연층(1510)과 제2절연층(1530)이 상호 부착된 상태에서 형성하는 것도 가능하다. 아울러, 이 실시예에 따른 반도체 패키지용 기판은 상기 제2도전패턴(1514, 1534)을 제1절연층(1510)과 제2절연층(1530)의 타면 상에 우선 형성해준 상태로, 상기 제1절연층(1510)과 제2절연층(1530)의 상호 부착을 포함하는 일련의 후속 공정을 진행하여 형성하는 것도 가능하다. The via
상기 제5실시예에 따른 반도체 패키지용 기판의 제조방법은 앞선 제4실시예의 그것과 마찬가지로 생산성을 향상시킬 수 있음은 물론 제조 비용을 감소시킬 수 있고, 또한, 솔더마스크의 오염으로 인해 봉지제가 박리되는 결함 및 그로 인한 패키지의 신뢰성 저하를 방지할 수 있다. The method of manufacturing a substrate for a semiconductor package according to the fifth embodiment can improve productivity as well as reduce the manufacturing cost as in the fourth embodiment, and the encapsulant is peeled off due to contamination of the solder mask. Defects and the resulting degradation of the reliability of the package can be prevented.
아울러, 반도체 패키지의 제조시에 반도체 칩을 부착하기 위한 별도의 접착제 도포, 반경화 및 완전 경화 공정을 수행할 필요가 없으므로 생산성을 더욱 향상시킬 수 있음은 물론 제조 비용 또한 더욱 낮출 수 있고, 또한, 접착제의 흘러 내림에 기인하는 오염 유발을 방지할 수 있어서 반도체 패키지의 품질 저하를 방지할 수 있다. In addition, since there is no need to perform a separate adhesive application, semi-hardening and complete curing process for attaching the semiconductor chip in the manufacture of the semiconductor package, it is possible to further improve the productivity as well as lower the manufacturing cost, It is possible to prevent the contamination caused by the flow of the adhesive can be prevented to reduce the quality of the semiconductor package.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다. 16 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(1600)는 일면(1610a)에 도전패턴(1612) 및 솔더마스크(1650)가 형성되고, 타면(1610b)에 접착제(1692)가 부착되며, 중앙부에 캐버티(W)가 구비된 기판(1600a)을 포함한다. 상기 기판(1600a)은, 보다 구체적으로, 일면(1610a) 및 상기 일면(1610a)에 대향하는 타면(1610b)을 갖는 절연층(1610)의 상기 일면(1610a) 상에 도전패턴(1612) 및 상기 도전패턴(1612)의 일부분을 노출시키도록 솔더마스크(1650)가 형성되고, 상기 절연층(1610)의 타면(1610b) 상에 접착제(1692)가 부착되어져 있는 구조를 갖는다. 상기 솔더마스크(1650)로부터 노출된 도전패턴(1612) 부분 상에는 Ni 및 Au의 적층막으로 이루어진 금속막(1660)이 형성되어져 있다. As illustrated, the
이러한 기판(1600a)의 타면 상에는 상기 접착제(1692)를 매개로 하여, 예를 들어, 센터 패드형의 반도체 칩(1680)이 페이스-다운 타입(Face-down type)으로 부 착되어져 있으며, 상기 반도체 칩(1680)과 기판(1600a)의 제1도전패턴(1612)은 전기적 연결 수단으로서 상기 캐버티(W)를 관통하는 금속와이어(1684)에 의해 상호 연결되어 있다. 그리고, 상기 반도체 칩(1680)을 포함한 상기 기판(1600a)의 타면(1610b) 및 상기 금속와이어(1684)를 포함한 상기 기판(1600a)의 캐버티(W) 부분은 봉지부(1686)로 밀봉되어져 있으며, 상기 기판(1600a) 일면의 상기 금속막(1660)이 형성된 도전패턴(1612) 상에는 솔더볼과 같은 외부접속단자(1688)가 부착되어져 있다. On the other surface of the
도 17은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다. 17 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(1700)는 일면에 제1도전패턴(1712) 및 솔더마스크(1750)가 형성되고, 타면에 접착제(1792)가 부착되며, 또한, 내부에 상기 제1도전패턴(1712)과 연결되게 비아패턴(1770)이 형성되고, 타면에 상기 비아패턴(1770)과 연결되게 제2도전패턴(1714)이 형성된 기판(1700a)을 포함한다. 보다 구체적으로, 상기 기판(1700a)은 일면(1710a) 및 상기 일면(1710a)에 대향하는 타면(1710b)을 갖는 절연층(1710)의 상기 일면(1710a) 상에 제1도전패턴(1712) 및 상기 도전패턴(1712)의 일부분을 노출시키도록 솔더마스크(1750)가 형성되고, 상기 솔더마스크(1750)로부터 노출된 제1도전패턴(1712) 부분 상에는 Ni 및 Au의 적층막으로 이루어진 금속막(1760)이 형성되며, 상기 절연층(1710)의 타면(1710b) 상에 접착제(1792)가 부착되어져 있는 구조를 갖는다. As shown, the
상기 기판(1700a)의 타면(1710a) 상에는, 예를 들어, 에지 패드형의 반도체 칩(1780)이 상기 접착제(1792)에 의해 페이스-업 타입(Face-up type)으로 부착되어져 있으며, 상기 반도체 칩(1780)과 기판(1700a)의 제2도전패턴(1714)은 금속와이어(1784)에 의해 전기적으로 상호 연결되어져 있다. 그리고, 상기 반도체 칩(1780)을 포함한 상기 기판(1700a)의 타면(1710b)은 봉지부(1786)로 밀봉되어져 있으며, 상기 기판(1700a) 일면의 상기 금속막(1760)이 형성된 제1도전패턴(1712) 상에는 솔더볼과 같은 외부접속단자(1788)가 부착되어져 있다. On the
전술한 바와 같은 본 발명의 실시예들에 따른 반도체 패키지는 솔더마스크가 반도체 칩이 부착되는 기판 면에는 형성되어 있지 않기 때문에 상기 솔더마스크 형성 공정에서 발생하는 오염 물질의 잔류가 없어 기판과 봉지부간의 결합력이 우수해져 상기 봉지부의 박리를 방지할 수 있으며, 이에 따라, 반도체 패키지의 신뢰성을 향상시킬 수 있다. 부가해서, 상기 반도체 칩이 부착되는 기판 면에 솔더마스크가 형성되지 않는 것으로 인해 패키지의 전체 높이를 감소시킬 수 있다. In the semiconductor package according to the embodiments of the present invention as described above, since the solder mask is not formed on the surface of the substrate to which the semiconductor chip is attached, there is no residue of contaminants generated in the solder mask forming process, and thus, there is no gap between the substrate and the encapsulation portion. The bonding force may be excellent to prevent peeling of the encapsulation portion, thereby improving the reliability of the semiconductor package. In addition, the entire height of the package can be reduced by not forming a solder mask on the surface of the substrate to which the semiconductor chip is attached.
또한, 본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩의 부착을 위한 접착제가 기판의 제조시 미리 부착되어지기 때문에 별도의 접착제 도포 공정, 상기 도포된 접착제의 반경화 및 완전 경화 공정을 수행할 필요가 없으며, 이에 따라, 패키지 제조 공정을 단순화시킬 수 있음은 물론 상기 접착제의 흘러내림에 기인하는 결함 발생 및 그로 인한 패키지의 신뢰성 저하를 근본적으로 해결할 수 있다. In addition, in the semiconductor package according to the embodiments of the present invention, since the adhesive for attaching the semiconductor chip is pre-attached at the time of manufacture of the substrate, a separate adhesive coating process, semi-curing and fully curing process of the applied adhesive may be performed. There is no need, and thus, it is possible to simplify the package manufacturing process, as well as to fundamentally solve the occurrence of defects due to the dripping of the adhesive and thereby the reliability of the package.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1a 및 도 1b는 종래 반도체 패키지용 기판의 제조방법을 도시한 순서도이다.1A and 1B are flowcharts illustrating a method of manufacturing a substrate for a conventional semiconductor package.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 2 is a cross-sectional view illustrating a substrate for a semiconductor package according to an embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 3 is a cross-sectional view illustrating a substrate for a semiconductor package according to another embodiment of the present invention.
도 4 및 도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지용 기판을 도시한 단면도이다. 4 and 5 are cross-sectional views showing a substrate for a semiconductor package according to another embodiment of the present invention.
도 6a 내지 도 6d 및 도 7은 본 발명의 제1실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도 및 순서도이다.6A to 6D and 7 are cross-sectional views and flowcharts for each process for explaining a method of manufacturing a substrate for a semiconductor package according to a first embodiment of the present invention.
도 8은 본 발명의 제1실시예에 따른 반도체 패키지용 기판 제조방법에서의 접착제를 설명하기 위한 분해 사시도이다. 8 is an exploded perspective view for explaining an adhesive in the method for manufacturing a substrate for a semiconductor package according to the first embodiment of the present invention.
도 9a 내지 도 9d 및 도 10은 본 발명의 제2실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도 및 순서도이다.9A to 9D and FIG. 10 are cross-sectional views and flowcharts for each process for describing a method of manufacturing a substrate for a semiconductor package according to a second embodiment of the present invention.
도 11a 내지 도 11d 및 도 12는 본 발명의 제3실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도 및 순서도이다. 11A to 11D and FIG. 12 are cross-sectional views and flowcharts illustrating processes for manufacturing a semiconductor package substrate according to a third embodiment of the present invention.
도 13a 내지 도 13d는 본 발명의 제4실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도이다. 13A to 13D are cross-sectional views illustrating processes of manufacturing a substrate for a semiconductor package according to a fourth embodiment of the present invention.
도 14는 본 발명의 제4실시예에 따른 반도체 패키지용 기판 제조방법에서의 이형 필름을 설명하기 위한 분해 사시도이다.14 is an exploded perspective view illustrating a release film in a method of manufacturing a substrate for semiconductor packages according to a fourth embodiment of the present invention.
도 15a 내지 도 15d는 본 발명의 제5실시예에 따른 반도체 패키지용 기판의 제조방법을 설명하기 위한 공정별 단면도이다. 15A to 15D are cross-sectional views illustrating processes of manufacturing a substrate for a semiconductor package according to a fifth embodiment of the present invention.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 16 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 17은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 17 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
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- 2009-05-07 KR KR1020090039717A patent/KR101078729B1/en not_active Expired - Fee Related
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