KR101072992B1 - 쇼트키 다이오드 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 51
- 229920005591 polysilicon Polymers 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 9
- 239000007772 electrode material Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 239000004065 semiconductor Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명은 쇼트키 다이오드를 적용하는 공정에서 항복 전압을 증가시키고 누설 전류 특성을 개선하는데 적합한 쇼트키 다이오드 및 그 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 쇼트키 다이오드 형성 방법은 제 1도전형의 기판에 형성된 제 2도전형의 웰; 상기 웰 상부로부터 상기 기판으로 확장되며 메사 구조를 갖는 폴리실리콘막; 상기 웰 상의 상기 폴리실리콘막에 접속된 제 1전극; 및 상기 기판 상의 상기 폴리실리콘막에 접속된 제 2전극을 구비하며, 상기 폴리실리콘막은 상기 제 1전극과 접속되는 부분에서 제 2도전형을 갖고 상기 제 2전극과 접속되는 부분에서 제 1도전형을 갖는 단계를 포함한다.
MESA, 쇼트키 다이오드, 항복 전압
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 쇼트키 다이오드 형성 방법을 도시한 공정 단면도,
도 2는 본 발명의 실시예에 따른 쇼트키 다이오드 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자분리막
13 : N웰 14a : 언도프드 폴리실리콘막
14b, 14c : 폴리실리콘막
15 : 절연막 16a, 16b : 전극
본 발명은 고전압 쇼트키 다이오드 제조 기술에 관한 것으로, 특히 MESA형 비도핑 폴리실리콘막을 이용하여 항복전압(Breakdown voltage)을 증가시킬 수 있는 고전압 쇼트키 다이오드(Schottky Diode) 및 그 제조 방법에 관한 것이다.
일반적으로, 다이오드는 구조에 따라 플래너(Planar) 다이오드와 메사(Mesa) 다이오드로 구분할 수 있다.
플래너 다이오드는 현재 가장 많이 사용되는 방식으로 실리콘 기판 상에 산화막을 만들고 필요한 부분에 구멍을 뚫어 불순물을 깊이 확산되도록 접합을 만든다. 실리콘 산화막은 불순물이 깊이 스며들기 어려운 성질이 있으나 이러한 방법으로 필요한 곳에 접합을 만들 수가 있으며 이 접합 부분은 산화막으로 보호되어 외부로부터의 오염에 강한 구조를 얻을 수 있다.
계속해서, 메사 다이오드는 봉우리가 평평한 형태로 되어 있고, 역내압을 크게 만들어내기 쉽기 때문에 정류 다이오드에 많이 사용된다. 반면, PN 접합면이 노출되는 구조이기 때문에 플래너 다이오드에 비해 역전류가 크다.
한편, 종래의 플래너 형 금속-반도체 접합 쇼트키 다이오드의 경우 일반적인 PN 다이오드에 비해 낮은 순방향 전압 강하 및 더 우수한 고속 스위칭 특성(high speed switching characteristics)을 갖는다. 이는 순방향 전압 인가시 PN 접합과는 달리 소수 캐리어 주입(minority carrier injection)이 발생하지 않아 RC 지연(delay)가 발생하지 않기 때문이다. 또한, 고주파수에서의 특성이 좋은 것, 고온 처리가 필요치 않은 것 등의 특징이 있어 초고주파용을 비롯하여 많은 분야에서 쓰이고 있다.
쇼트키 다이오드의 장점은 순방향 전압 강하(forward voltage drop, VF) 값이 보통의 PN 접합 다이오드보다 낮다. 일반적으로 PN 접합 다이오드의 경우 VF 값이 0.6V∼1.7V 이지만, 쇼트키 다이오드의 VF 값은 0.15V∼0.45V이다.
순방향 전압 강하 값이 낮다는 말은 전력 측면에서 열이 적게 나고 효율이 좋다는 뜻이고, 신호 정류 또는 스위치 역할을 할 경우 입력 신호의 전압 저하가 적다는 것을 의미한다.
스위칭 속도가 빠르다는 것은 회복 시간이 짧다는 것인데, 회복 시간이란 역방향 바이어스가 걸렸다가 다시 순방향 바이어스가 걸릴 때, 순방향으로 얼마나 빨리 신호를 보내줄 수 있느냐 하는 것이다.
따라서, 쇼트키 다이오드는 효율면에서 유리하므로 전원회로나 고주파 신호 처리를 위한 빠를 스위치/정류기가 요구되는 곳에 많이 사용된다.
그러나, 쇼트키 다이오드는 역방향 바이어스(reverse bias) 인가 시에 많은 누설 전류(leakage current)가 흐르기 때문에 항복 전압이 낮다. 따라서, 높은 항복 전압이 요구되어지는 고전력용 다이오드로 사용하기에는 부적절하다. 이를 보완하기 위하여 실리콘 대신에 SiC를 반도체로 사용하는 금속-SiC 접합 쇼트키 다이오드가 많이 사용되고 있다. 또는 이 외에 부유 금속 링(floating metal ring) 혹은 가드 링(guard ring)을 통해 보완하기도 한다.
상술한 바와 같이, 플래너 쇼트키 다이오드의 경우, 일반적인 PN 다이오드에 비해 낮은 순방향 전압 강하와 높은 누설 전류가 발생하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 항복 전압이 높고 누설 전류 특성이 개선된 쇼트키 다이오드 및 그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 쇼트키 다이오드 및 그 형성 방법은 제 1도전형의 기판에 형성된 제 2도전형의 웰, 상기 웰 상부로부터 상기 기판으로 확장되며 메사 구조를 갖는 폴리실리콘막, 상기 웰 상의 상기 폴리실리콘막에 접속된 제 1전극, 및 상기 기판 상의 상기 폴리실리콘막에 접속된 제 2전극을 구비하며, 상기 폴리실리콘막은 상기 제 1전극과 접속되는 부분에서 제 2도전형을 갖고 상기 제 2전극과 접속되는 부분에서 제 1도전형을 갖는 쇼트키 다이오드를 포함한다.
또한, 본 발명은 제 1도전형의 기판에 제 2도전형의 웰을 형성하는 단계, 상기 웰이 형성된 기판 전면에 언도프드 폴리실리콘막을 형성하는 단계, 상기 언도프드 폴리실리콘막이 상기 웰과 그 일부가 접속되도록 선택적으로 식각하여 메사 구조를 갖도록 하는 단계, 상기 웰과 접속되는 상기 언도프드 폴리실리콘막이 제 2도전형을 갖고, 상기 기판과 접속되는 상기 언도프드 폴리실리콘막이 제 1도전형을 갖도록 불순물을 주입하는 단계, 및 상기 웰 상의 상기 폴리실리콘막에 접속된 제 1전극과 상기 기판 상의 상기 폴리실리콘막에 접속된 제 2전극을 형성하는 단계를 포함한다.
본 발명은 언도프드(un-doped) 폴리실리콘을 이용하여 메사 구조의 쇼트키 다이오드를 구현함으로써, 특별한 정션 터미널(junction terminal)을 이용하지 않고도 높은 항복 전압을 갖도록 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 쇼트키 다이오드를 도시한 단면도이다.
도 2를 참조하면, P형의 기판(11)에 국부적으로 소자분리막(12)이 형성되어 있고, 소자분리막(12)과 이격된 기판(11) 하부에 N웰(13)이 형성되어 있다. N웰(13) 상의 일부에는 N형 불순물이 도핑된 폴리실리콘막(14b)이 형성되어 있고, 폴리실리콘막(14b)과 접속되며 N웰(13) 상에서 기판(11) 상으로 확장된 언도프드 폴리실리콘막(14a)이 형성되어 있다.
언도프드 폴리실리콘막(14a)과 접속되며 기판(11) 상에 형성된 P형 불순물이 도핑된 폴리실리콘막(14c)이 형성되어 있다.
폴리실리콘막(14b) 상의 일부에는 캐소드 전극(16a)이 형성되어 있으며, 폴리실리콘막(14c) 상의 일부에는 애노드 전극(16b)이 형성되어 있으며, 캐소드 전극(16a)과 애노드 전극(16b)을 제외한 전면은 절연막(15)에 의해 덮여 있다.
도 2의 구조를 갖는 본 발명의 쇼트키 다이오드는 폴리실리콘막(14b, 14c)과 언도프드 폴리실리콘막(14a)이 일렬로 이어진 메사 구조를 이루고 있다. 이는 N형의 폴리실리콘막(14b)과 P형의 폴리실리콘막(14c) 사이에 언도프드 폴리실리콘막(14a)을 포함하고 있고, 종래의 플래너형 구조에서 에피 웨이퍼(Epi-wafer)를 사용하지 않고 일반적인 P형 웨이퍼에서 적용하여 종래에 비해 더 높은 항복 전압을 얻을 수 있다.
한편, 상기한 실시예에서는 P형 기판(11)에 N웰을 갖는 구조를 예로 하였으나, 그 반대의 극성으로 이루어진 MOS 공정의 경우에도 적용이 가능하다.
이하에서는 상기한 구조를 갖는 메사형 쇼트키 다이오드 형성 공정을 살펴본다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 쇼트키 다이오드 제조 공정을 도시한 단면도이다.
도 1a에 도시된 바와 같이, P 형 반도체 기판(11)에 활성 영역과 비활성영역을 정의하기 위한 LOCOS 감광막 패턴(도시 생략)을 형성한다. 이 감광막 패턴을 식각마스크로 이용하여 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성한다.
계속해서, 트렌치를 매립하기 위해 반도체 기판(11)의 전면에 화학 기상 증착법(Chemical Vapor Deposition; CVD) 공정을 이용하여 산화막을 형성한 후, CMP 또는 전면 식각을 이용하여 활성 영역이 드러나도록 산화막을 연마하여 LOCOS 구조의 소자분리막(12)을 형성한다. 한편, STI 구조로 소자분리막(12)을 형성할 수도 있다.
이온주입마스크(도시하지 않음)를 형성하고, 저농도 N형 불순물 이온 주입 및 열확산 공정을 실시하여 N웰(13)을 형성하고 이온주입마스크를 제거한다.
도 1b에 도시된 바와 같이, 반도체 기판(11) 전면에 언도프드 폴리실리콘막(14a)을 증착한다.
도 1c에 도시된 바와 같이, 언도프드 폴리실리콘막(14a)을 선택적으로 식각하여 쇼트키 다이오드 형성 영역을 정의한다. 이 때, 언도프드 폴리실리콘막(14a) 식각시 V 그루브(Groove)를 갖도록 식각 공정을 함으로써, 언도프드 폴리실리콘막(14a)과 상부는 평탄하고 그 둘레는 가파른 메사 구조가 되도록 한다.
한편, V 그루브 식각은 그루브 깊이와 그루브 각도의 변화에 따라 식각 정도가 변화하는데, 이는 공정에 따라 적절하게 조절할 수 있다.
도 1d에 도시된 바와 같이, 메사 구조의 언도프드 폴리실리콘막(14a)의 양측면에 각각 N형 및 P형 불순물 이온 주입 공정을 실시한다. 이 때, 캐소드가 형성될 N웰(13) 상부의 폴리실리콘막(14b)은 N형 불순물을 주입하고, 애노드가 형성될 기판(11) 상부의 폴리실리콘막(14c)은 P형 불순물을 주입한다.
도 1e에 도시된 바와 같이, 전면에 절연막(15)을 증착한 다음, 선택적으로 식각하여 애노드 및 캐소드 형성 영역을 오픈시킨다.
이어서, 도 1f에 도시된 바와 같이, 전극 물질을 증착하여 오픈된 부분을 통해 애노드 및 캐소드 형성 영역과 접속시킨 후 패터닝 공정을 실시하여 캐소드 전극(16a) 및 애노드 전극(16b)을 형성한다. 이 때, 두 전극(16a, 16b)은 오믹 콘택을 이루도록 한다. 오믹 콘택을 형성하는 것은 전류가 한쪽 방향으로만 흐르는 것 을 방지하여 양쪽으로 모두 전류가 흐를 수 있기 하기 위해서이다. 전극 물질로는 알루미늄을 사용한다.
상술한 바와 같이 이루어지는 본 발명은, 플래너 구조에서 에피 웨이퍼를 사용하지 않고, 메사 구조를 쇼트키 다이오드에 적용하여 항복 전압을 증가시키고 누설 전류를 감소시킬 수 있음을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명은 높은 항복 전압 쇼트키 다이오드를 이용하는 파워 서플라이 제품군의 스위칭 소자, RF 디텍션 소자, 파워 MOSFET을 이용하는 소자에 적용할 수 있다.
상술한 본 발명은 메사형 구조와 필드 플레이트의 혼합 방법을 사용하여 쇼트키 다이오드의 항복 전압을 증가시키고 누설 특성을 개선하여 쇼트키 다이오드의 성능을 크게 향상시킬 수 있는 효과가 있다.
Claims (8)
- 제 1도전형의 기판에 형성된 제 2도전형의 웰;상기 웰 상부로부터 상기 기판으로 확장되며 메사 구조를 갖는 폴리실리콘막;상기 웰 상의 상기 폴리실리콘막에 접속된 제 1전극; 및상기 기판 상의 상기 폴리실리콘막에 접속된 제 2전극을 구비하며,상기 폴리실리콘막은 상기 제 1전극과 접속되는 부분에서 제 2도전형을 갖고 상기 제 2전극과 접속되는 부분에서 제 1도전형을 갖는 쇼트키 다이오드.
- 제 1항에 있어서,상기 폴리실리콘막은 상기 제 1전극 및 상기 제 2전극과 접속되는 부분을 제외한 곳에서는 도전형을 갖지 않는 언도프드 폴리실리콘막인 쇼트키 다이오드.
- 제 1항 또는 제 2항에 있어서,상기 제 1전극 및 상기 제 2전극을 제외한 상기 기판과 상기 웰 및 상기 폴리실리콘막을 덮는 절연막을 더 포함하는 쇼트키 다이오드.
- 제 1항 또는 제 2항에 있어서,상기 제 1도전형은 P형이며, 상기 제 2도전형은 N형인 쇼트키 다이오드.
- 제 4항에 있어서,상기 제 1전극은 캐소드 전극이며, 상기 제 2전극은 애노드 전극인 쇼트키 다이오드.
- 제 1도전형의 기판에 제 2도전형의 웰을 형성하는 단계;상기 웰이 형성된 기판 전면에 언도프드 폴리실리콘막을 형성하는 단계;상기 언도프드 폴리실리콘막이 상기 웰과 그 일부가 접속되도록 선택적으로 식각하여 메사 구조를 갖도록 하는 단계;상기 웰과 접속되는 상기 언도프드 폴리실리콘막이 제 2도전형을 갖고, 상기 기판과 접속되는 상기 언도프드 폴리실리콘막이 제 1도전형을 갖도록 불순물을 주입하는 단계; 및상기 웰 상의 상기 폴리실리콘막에 접속된 제 1전극과 상기 기판 상의 상기 폴리실리콘막에 접속된 제 2전극을 형성하는 단계를 포함하는 쇼트키 다이오드 형성 방법.
- 제 6항에 있어서,상기 제 1전극 및 상기 제 2전극을 형성하는 단계는,전면에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 제 1전극 및 상기 제 2전극이 형성될 상기 폴리실리콘막을 오픈시키는 단계와, 전면에 전극 물질을 증착하는 단계와, 상기 전극 물질을 선택적으로 식각하는 단계를 포함하는 쇼트키 다이오드 형성 방법.
- 제 7항에 있어서,상기 전극 물질은 알루미늄을 포함하는 쇼트키 다이오드 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116054A KR101072992B1 (ko) | 2004-12-30 | 2004-12-30 | 쇼트키 다이오드 및 그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040116054A KR101072992B1 (ko) | 2004-12-30 | 2004-12-30 | 쇼트키 다이오드 및 그 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060077246A KR20060077246A (ko) | 2006-07-05 |
| KR101072992B1 true KR101072992B1 (ko) | 2011-10-12 |
Family
ID=37169355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040116054A KR101072992B1 (ko) | 2004-12-30 | 2004-12-30 | 쇼트키 다이오드 및 그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101072992B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100212203B1 (ko) | 1994-11-11 | 1999-08-02 | 무라타 야스타카 | 쇼트키 장벽 다이오드 |
-
2004
- 2004-12-30 KR KR1020040116054A patent/KR101072992B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100212203B1 (ko) | 1994-11-11 | 1999-08-02 | 무라타 야스타카 | 쇼트키 장벽 다이오드 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060077246A (ko) | 2006-07-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20041230 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20091204 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20041230 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20110221 Patent event code: PE09021S01D |
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| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20110829 |
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| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20111006 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20111007 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140917 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20160909 |