KR101068305B1 - 적층형 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 본딩 와이어를 사용함에 따른 와이어 쇼트 현상 및 동작 속도 저하를 방지하기 위한 적층형 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
이를 위해 본 발명은 상기한 목적을 달성하기 위해 본 발명에 의한 적층형 반도체 패키지는 둘레에 스크라이브 영역이 형성되고, 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 제 1 반도체 다이와, 제 1 반도체 다이의 상부에 형성된 접착 필름층과, 접착 필름층 위에 위치되며, 둘레에 스크라이브 영역이 형성되고, 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 액티브 영역의 둘레를 따라 다수의 본드 패드를 갖는 제 2 반도체 다이와, 제 1 반도체 다이, 접착 필름층 및 제 2 반도체 다이를 수직으로 관통하는 관통 전극과, 제 2 반도체 다이의 본드 패드에 용착된 솔더볼로 이루어진 적층형 반도체 패키지 및 그 제조 방법을 개시한다.
적층형 반도체 패키지, 관통 적극, 솔더볼
Description
본 발명은 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 관통 전극을 이용한 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형화, 단소화 및 경량화를 추구하고 있다. 이에 따라 반도체 패키지(package) 위에 실장되는 반도체 칩의 용량은 증대되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구된다. 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 개발된 반도체 칩 또는 반도체 패키지를 제조하는데 있어서, 2차원뿐 아니라 3차원, 다차원으로 적층하는 적층 패키지에 대한 연구가 진행되고 있다. 다수개의 반도체 칩을 적층하여 제조된 적층 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 소형화, 단소화에 대한 대응성도 뛰어나다. 그 중 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via:TSV)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다. 한편 다수의 반도체 칩을 적층하여 제조된 적층 패키지는 다수의 반도체 칩 사이에 스페이서 필름(spacer film)을 이용하여 적층을 하며, 다수의 반도체 칩을 도전성 와이어를 이용하여 서브스트레이트(substrate)와 전기적으로 연결한다. 이렇게 종래에는 스페이서 필름을 이용함에 따라 반도체 패키지 크기가 점점 두꺼워지는 문제점이 발생하며, 본딩 와이어를 사용함에 따라 쇼트(short)현상 및 반도체 패키지의 동작 속도 저하 등의 문제점이 발생하게 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 관통 전극을 이용함으로써, 와이어 쇼트 및 동작 속도 저하를 방지할 수 있는 적층형 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 적층형 반도체 패키지는 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 제 1 반도체 다이와, 상기 제 1 반도체 다이의 상부에 형성된 접착 필름층과, 상기 접착 필름층 위에 위치되며, 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드를 갖는 제 2 반도체 다이와, 상기 제 1 반도체 다이, 상기 접착 필름층 및 상기 제 2 반도체 다이를 수직으로 관통하는 관통 전극과, 상기 제 2 반도체 다이의 본드 패드에 용착된 솔더볼을 포함할 수 있다.
이때, 상기 관통 전극은 제 1 및 제 2 반도체 다이의 본드 패드를 관통하여 형성될 수 있다.
또한, 상기 제 1 및 제 2 반도체 다이는 본드 패드에 연결되어 안쪽인 액티브 영역으로 재배선층이 형성되고, 상기 관통 전극은 상기 재배선층을 관통하여 형성될 수 있다.
여기서, 상기 제 1 및 제 2 반도체 다이는 본드 패드에 연결되어 바깥인 스크라이브 영역으로 재배선층이 형성되고, 상기 관통 전극은 상기 재배선층을 관통하여 형성될 수 있다.
상기한 다른 목적을 달성하기 위해 본 발명에 의한 적층형 반도체 패키지의 제조 방법은 다수의 반도체 패키지를 형성하기 위한 적층형 반도체 패키지 제조 방법에 있어서, 둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 다수의 반도체 다이로 이루어진 제 1 웨이퍼 및 2 웨이퍼 준비 단계와, 상기 제 1 웨이퍼와 상기 제 2 웨이퍼 사이에 접착 필름층을 개재하여 상호가 접착하는 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계와, 상기 제 1 웨이퍼, 상기 접착 필름층 및 상기 제 2 웨이퍼를 수직으로 관통하는 관통 전극 형성 단계와, 상기 제 2 웨이퍼의 본드 패드에 솔더볼을 용착하는 솔더볼 용착 단계와, 상기 반도체 패키지가 각각 분리되도록 상기 스크라이브 영역을 소잉을 하는 소잉 단계를 포함하여 이루어질 수 있다.
이때, 상기 제 1 웨이퍼 및 2 웨이퍼 준비 단계는 상기 다수의 본드 패드 상부 및 측면을 둘러 싸여 재배선층이 형성될 수 있다.
또한, 상기 관통 전극 형성 단계는 상기 제 1 및 제 2 웨이퍼의 본드 패드에 연결되어 안쪽 또는 바깥 액티브 영역으로 재배선층이 형성될 수 있다.
상술한 바와 같이, 본 발명에 의한 적층형 반도체 패키지 및 그 제조 방법은 적층하고자 하는 반도체 다이 사이에 접착 필름층을 형성하고, 관통 전극을 형성함으로써, 본딩 와이어를 사용함에 따른 와이어 쇼트 현상 및 동작 속도 저하를 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 3을 참조하면, 본 발명의 일시시예에 따른 적층형 반도체 패키지의 단면도 및 평면도가 도시되어있다.
먼저, 도 1a에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형 반도체 패키지(100)는 제 1 반도체 다이(110), 접착 필름층(120), 제 2 반도체 다이(130), 접착 필름층(120), 관통 전극(140) 및 솔더볼(160)을 포함한다.
상기 제 1 반도체 다이(110)는 둘레에 스크라이브(scribe) 영역(A)이 형성되고, 상기 스크라이브 영역(A)의 안쪽에 제 1 액티브 영역(111)이 형성되며, 상기 제 1 액티브 영역(111)의 둘레를 따라 다수의 제 1 본드 패드(112)가 형성된다. 이때, 상기 제 1 액티브 영역(111)은 집적회로를 구성하는 반도체, 유전체 및 배선층 등을 포함할 수 있다. 상기 제 1 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성될 수 있다. 또한 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)의 상부에 다수 형성된다. 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출된 구조로 도시하였다. 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)의 상부 중 가장 자리 또는 중앙 부분에 형성될 수 있다. 이때, 상기 제 1 본드 패드(112)는 상기 제 1 반도체 다이(110)로 전기적 신호가 입출력되기 위한 부분이다. 이러한 상기 본드 패드(112)는 알루미늄 재질로 형성될 수 있다.
상기 접착 필름층(120)은 상기 제 1 반도체 다이(110) 상부에 형성한다. 이때, 상기 접착 필름층(120)은 폴리이미드(PI)필름이나 실리콘필름을 이용하여 상기 제 1 반도체 다이(110) 및 상기 제 2 반도체 다이(130)를 접착시키는 역할을 한다. 상기 접착 필름층(120)의 두께는 1㎛~30㎛의 범위로 형성된다.
상기 제 2 반도체 다이(130)는 둘레에 스크라이브 영역(A)이 형성되고, 상기 스크라이브 영역(A)의 안쪽에 제 2 액티브 영역(131)이 형성되며, 상기 제 2 액티브 영역(131)의 둘레를 따라 다수의 제 2 본드 패드(132)를 포함하여 형성된다. 이후 상기 제 1 반도체 다이(110)와 상기 제 2 반도체 다이(130) 사이에 상기 접착 필름층(120)이 형성되어 접착된 것처럼 이후 다수의 반도체 다이를 상기 접착 필름층(120)을 이용해서 더 형성할 수 있다.
상기 관통 전극(140)은 상기 제 1 반도체 다이(110), 상기 접착 필름층(120) 및 상기 제 2 반도체 다이(130)를 수직으로 관통하여 형성된다. 이때, 상기 관통 전극(140)은 다수의 상기 제 1 및 제 2의 본드 패드(112, 132)를 관통하여 전기적인 통로를 형성한다. 상기 관통 전극(140)은 금, 은 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있으나. 본 발명에서 이를 한정하는 것은 아니다.
상기 솔더볼(160)은 상기 제 2 본드 패드(132)에 용착되어 형성된다.
다음, 도 1b에 도시된 바와 같이, 상기 적층형 반도체 패키지(100)의 일부 평면도를 보면 소잉라인(Sawing Line. SL)에 따라 절단된 상기 적층형 반도체 패키지(100)의 스크라이브 영역(A) 안쪽에 상기 제 2 본드 패드(132) 및 상기 솔더볼(160)이 서로 대응되는 영역에 형성될 수 있다.
또한, 도 2a 내지 도 2b를 참조하면, 본 발명의 다른 일실시예에 따른 적층형 반도체 패키지(200)의 단면도 및 평면도가 도시되어 있다.
먼저, 도 2a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지(200)는 상기 제 1 및 제 2 반도체 다이(110, 130)가 다수의 상기 제 1 및 제 2의 본드 패드(112, 132)에 연결되어 안쪽인 상기 제 1 및 제 2 액티브 영역(111,131)으로 제 1 및 제 2 재배선층(251,252)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(251.252)을 관통하여 형성된다. 즉, 상기 관통 전극(140)은 상기 제 1 및 제 2의 본드 패드(112,132)에 연결되어 안쪽인 상기 제 2 액티브 영역으로 상기 제 1 및 제 2 재배선층(251.252)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(251.252)을 관통하여 형성될 수 있다.
다음, 도 2b에 도시된 바와 같이, 상기 적층형 반도체 패키지(200)의 평면도를 보면 소잉라인(Sawing Line. SL)에 따라 절단된 상기 적층형 반도체 패키지(200)의 제 2 액티브 영역(131) 안쪽으로 상기 솔더볼(160)이 상기 제 2 본드 패드(132)와 대응되는 영역에 형성되고, 상기 제 2 본드 패드(112)와 이격되어 형성된 상기 관통 전극(140)과 전기적으로 연결하기 위해 상기 제 2 재배선층(252)이 상기 제 2 액티브 영역(131) 안쪽으로 형성될 수 있다. 여기서, 도 2a의 단면도는 이해의 편의를 위해 간략화시킴으로써, 도 2b의 평면도는 정확하게 일치하지 않는다.
또한, 도 3a 내지 도 3b를 참조하면, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지(300)의 단면도 및 평면도가 도시되어 있다.
먼저, 도 3a에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지(300)는 상기 제 1 및 제 2 반도체 다이(110, 130)가 다수의 상기 제 1 및 제 2의 본드 패드(112, 132)에 연결되어 바깥인 스크라이브 영역(A)으로 제 1 및 제 2 재배선층(351,352)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(351,352)을 관통하여 형성된다. 상기 관통 전극(140)은 다수의 상기 제 1 및 제 2의 본드 패드(112,132)에 연결되어 바깥인 스크라이브 영역으로 상기 제 1 및 제 2 재배선층(351,352)이 형성되고, 상기 관통 전극(140)은 상기 제 1 및 제 2 재배선층(351,352)을 관통하여 형성될 수 있다.
다음, 도 3b에 도시된 바와 같이, 상기 적층형 반도체 패키지(300)의 평면도를 보면 소잉라인(Sawing Line. SL)에 따라 절단된 상기 적층형 반도체 패키지(300)의 상기 스크라이브 영역(A) 안쪽으로 상기 도 1b와 같이 상기 솔더볼(160)이 상기 본드 패드(112)와 대응되는 영역에 형성되고, 상기 스크라이브 영역(A)내에 형성된 관통 전극(140)과 상기 솔더볼(160)을 전기적으로 연결하기 위해 상기 제 2 재배선층(352)이 형성될 수 있다. 또한, 도 1 내지 도 3에서 별도로 도시하지 는 않았지만, 상기 제 1 반도체 다이(110) 및 상기 제 2 반도체 다이(130)의 관통 전극(140)의 사이에는 절연체가 더 형성되어 상기 제 1 반도체 다이(110) 및 상기 제 2 반도체 다이(130)의 상기 관통 전극(140) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다. 여기서, 도 3a의 단면도는 이해의 편의를 위해 간략화시킴으로써, 도 3b의 평면도는 정확하게 일치하지 않는다.
여기서, 상기 재배선층(251,252,351,352)은 다른 반도체 패키지 또는 전자기기의 마더 보드와의 복잡한 연결 배선 구조에서 상기 제 2 본드 패드(132) 또는 상기 솔더볼(160) 보다 넓은 패턴으로 형성되도록 함으로써, 인접한 본드 패드 간 또는 인접한 솔더볼 간에 발생될 수 있는 전기적인 단락을 방지할 수 있다. 이러한 상기 제 1 및 제 2 재배선층(251,252,351,352)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.
상기 솔더볼(160)은 상기 재배선층(150) 상부에 용착되어, 상기 관통 전극(140)을 통해서 반도체 패키지와 전기적으로 연결된다. 상기 솔더볼(160)은 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나일 수 있으나, 여기서 그 재질은 한정하는 것은 아니다. 한다. 이때 상기 솔더볼(160)은 반도체 패키지를 다른 반도체 패키지에 스택(stack)시킬 때 용융되어, 반도체 패키지 간 전기적 및 기계적 접촉을 용이하게 할 수 있게 한다.
도 4를 참조하면, 본 발명의 일실시예에 따른 적층형 반도체 패키지(100)의 제조 방법이 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조 방법은 제 1 웨이퍼 및 제 2 웨이퍼 준비 단계(S1), 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2), 관통 전극 형성 단계(S3), 솔더볼 용착 단계(S4), 소잉 단계(S5)를 포함한다.
이러한, 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조 방법을 도 5a 내지 5e를 이용하여 좀 더 자세히 설명하기로 한다.
도 5a 내지 도 5e를 참조하면, 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다.
먼저, 도 5a를 참조하면, 제 1 웨이퍼 및 제 2 웨이퍼 준비 단계(S1)가 도시되어 있다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 준비 단계(S1)에서는 둘레에 스크라이브 영역(A)이 형성되고, 상기 스크라이브 영역(A)의 안쪽에 액티브 영역(111,131)이 형성되며, 상기 액티브 영역(111,131)의 둘레를 따라 다수의 본드 패드(112,132)가 형성된 제 1 웨이퍼 및 제 2 웨이퍼 준비를 준비한다.
다음, 도 5b를 참조하면, 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2)가 도시되어 있다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2)에서는 상기 제 1 웨이퍼(110)와 이후 증착될 상기 제 2 웨이퍼(130)를 접착하기 위해 상기 제 1 웨이퍼(110) 상부에 접착 필름층(120)을 개재한다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2) 이전에 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼(110, 130)의 하부를 식각할 수도 있다. 하부를 식각하는 방법으로는 건식 식각함으로써 이루어질 수 있고, 건식 식각을 위한 기체로는 선택성이 좋은 SF6(육불화황) 가스 또는 CF4(Carbon tetraFluoride) 가스가 이용될 수 있다. 그러나 본 발명에서 식각의 방법을 한정하는 것은 아니다. 상기 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계(S2)는 폴리이미드(PI)필름이나 실리콘필름을 이용하여 상기 제 1 반도체 다이(110)의 상부에 접착 필름층(120)의 두께가 1㎛~30㎛의 범위로 형성되도록 형성한다. 이후 상기 접착 필름층(120)의 상부에 상기 제 2 웨이퍼(130)를 적층 한다.
다음, 도 5c를 참조하면, 관통 전극 형성 단계(S3)가 도시되어 있다.
상기 관통 전극 형성 단계(S3)에서는 상기 관통 전극(140)이 상기 제 2 본드 패드(132)와 대응되는 하부 영역에 제 1 반도체 다이(110), 접착 필름층(120) 및 제 2 반도체 다이(130)를 수직으로 관통하여 형성된다. 상기 관통 전극(140)은 입출력 패드(chip I/O pad)와 상기 관통 전극(140)과의 연결은 재배선층(150)을 통해 이루어지는 것이 일반적이다. 그러나 본 발명의 상기 적층형 반도체 패키지(100)에서는 상기 제 2 본드 패드(132)와 상기 관통 전극(140)을 바로 연결할 수 있다. 상기 관통 전극 형성 단계(S3)에서 이용하는 방법은 가령 레이저 드릴링(laser drilling) 방법을 이용하거나 기타 플라즈마 에칭과 같은 에칭 방법을 이용할 수 있다. 상기 레이저 드릴링 방법은 상기 플라즈마 에칭 방법에서와 같은 마스크 제 작이나 포토 공정 등이 필요 없고, 상기 관통 전극(140)의 홀 깊이나 폭을 비교적 용이하게 설정할 수 있다. 그러나 본 발명에서 상기 관통 전극 형성 단계(S3)의 방법을 한정하는 것은 아니다.
다음, 도 5d를 참조하면, 솔더볼 용착 단계(S4)가 도시되어 있다. 상기 솔더볼 용착 단계(S4)에서는 상기 제 2 웨이퍼(130)의 본드 패드(132)에 솔더볼(160)을 용착한다. 상기 솔더볼(160)의 피치(pitch)는 1mm 이하 예컨대, 0.8mm, 0.75mm, 0.65mm 또는 0.5mm가 되도록 형성된다. 또한, 솔더볼(160)은 어레이 형태로 형성되며, 신호를 외부로 전달하는 역할을 한다. 따라서 전기적 신호는 솔더볼(160)을 통하여 외부로 전달되거나 이후 형성될 수 있는 하부 회로 기판으로 전달될 수 있다. 본 발명에서는 볼 그리드 어레이(Ball Grid Array:BGA) 형태의 패키지를 설명하지만, 이에 한정되는 것은 아니다. 반도체 소자의 구조나 특징에 따라 플라스틱 또는 세라믹 재질의 핀 그리드 어레이(pin grid array) 형태의 패키지, 랜드 그리드 어레이(land grid array) 형태의 패키지 및 쿼드 플랫(quad flat) 형태의 패키지 등일 수도 있다. 상기 솔더볼(160)은 상기 상기 본드 패드(112)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 상기 솔더볼(160)을 임시로 안착한다. 이후, 상기 반도체 패키지(100)를 대략 100℃ 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다가 꺼냄으로써, 상기 솔더볼(160)이 제 2 본드 패드(132)에 강하게 전기적 및 기계적으로 접속 되도록 한다. 물론 상기 퍼니스(furnace)내에서 상기 플럭스(flux)는 모두 휘발되어 제거된다.
다음, 도 5e를 참조하면, 소잉 단계(S5)가 도시되어 있다. 상기 소잉 단계(S5)에서는 상기 반도체 패키지가 각각 분리되도록 스크라이브 영역(A) 내 스크라이브 라인(SL)을 소잉한다. 즉, 상기 스크라이브 라인(SL)을 정하고 상기 반도체 패키지(100)를 물리적인 힘을 가하여 소잉한다.
또한 본 발명에 의한 적층형 반도체 패키지(100)의 제조 방법에 있어서 상기 관통 전극 형성 단계(S3)에서 상기 관통 전극(140)은 상기 제 1 및 제 2 웨이퍼 본드 패드(112,132)에 연결되어 안쪽 또는 바깥영역에 재배선층이 형성될 수 있다. 이상에서 설명한 것은 본 발명에 의한 적층형 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 내지 도 3b는 본 발명에 따른 적층형 반도체 패키지 도시한 단면도 및 평면도이다.
도 4는 본 발명에 따른 적층형 반도체 패키지의 제조 방법을 도시한 순서도 이다.
도 5a 내지 도 5e는 본 발명에 따른 적층형 반도체 패키지의 제조 방법을 순차 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200,300 : 적층형 반도체 패키지
110, 130 : 반도체 다이 120 : 접착 필름층
111, 131 : 액티브 영역 112,132 : 본드 패드
140 : 관통 전극 251,252,351,352 : 재배선층
160 : 솔더볼
A : 스크라이브 영역 SL : 스크라이브 레인
Claims (7)
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- 다수의 반도체 패키지를 형성하기 위한 적층형 반도체 패키지 제조 방법에 있어서,둘레에 스크라이브 영역이 형성되고, 상기 스크라이브 영역의 안쪽에 액티브 영역이 형성되며, 상기 액티브 영역의 둘레를 따라 다수의 본드 패드가 형성된 다수의 반도체 다이로 이루어진 제 1 웨이퍼 및 2 웨이퍼 준비 단계;상기 제 1 웨이퍼와 상기 제 2 웨이퍼 사이에 접착 필름층을 개재하여 상호가 접착하는 제 1 웨이퍼 및 제 2 웨이퍼 접착 단계;상기 제 1 웨이퍼, 상기 접착 필름층 및 상기 제 2 웨이퍼를 수직으로 관통하는 관통 전극 형성 단계;상기 제 2 웨이퍼의 본드 패드에 솔더볼을 용착하는 솔더볼 용착 단계; 및,상기 반도체 패키지가 각각 분리되도록 상기 스크라이브 영역을 소잉을 하는 소잉 단계를 포함하여 이루어진 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
- 제 5항에 있어서,상기 제 1 웨이퍼 및 2 웨이퍼 준비단계는상기 다수의 본드 패드 상부 및 측면을 둘러싼 재배선층이 형성됨을 특징으로 하는 적층형 반도체 패키지 제조 방법.
- 제 6항에 있어서,상기 관통 전극 형성 단계는상기 제 1 및 제 2 웨이퍼의 본드 패드에 연결되어 상기 액티브 영역의 안쪽 또는 바깥쪽 영역으로 재배선층이 형성되는 것을 특징으로 하는 적층형 반도체 패키지 제조 방법.
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