KR101067985B1

KR101067985B1 - Ｄ급 증폭기 회로

Info

Publication number: KR101067985B1
Application number: KR1020080067797A
Authority: KR
Inventors: 히로따까 가와이; 노부아끼 쯔지; 야스오미 다나까
Original assignee: 야마하 가부시키가이샤
Priority date: 2007-07-13
Filing date: 2008-07-11
Publication date: 2011-09-26
Anticipated expiration: 2028-07-11
Also published as: EP2015447A1; TW200924377A; JP4513832B2; US20090027121A1; CN101394153B; KR20090007239A; JP2009021903A; TWI360943B; CN101394153A; US7990211B2

Abstract

펄스 모니터 회로가 출력단 회로에서 출력되는 펄스 출력의 존재여부를 감지한다. 펄스 모니터 회로는 출력 펄스가 전혀 존재하지 않을 때에는 업/다운 카운터에 업 신호를 출력하고 출력 펄스가 존재할 때에는 업/다운 카운터에 다운 신호를 출력한다. 업/다운 카운터는 카운트 값이 클 때, 즉, 출력 펄스가 사라진 때에는 지연량 가변 회로의 지연량을 증가키시기 위한 신호를 출력한다. 반대로, 카운트 값이 작을 때, 즉, 출력 펄스가 존재할 때에는, 카운터는 지연량 가변 회로의 지연량을 감소시키기 위한 신호를 출력한다.

펄스 모니터 회로, 출력단 회로, 업/다운 카운터, 지연량 가변 회로, 출력 펄스

Description

Ｄ급 증폭기 회로{CLASS D AMPLIFIER CIRCUIT}

본 발명은 D급 증폭기 회로에 관한 것이며, 상세하게는, 소신호(small signal) 입력시의 디스토션(distortion) 및 전력 손실의 저감을 실현할 수 있는 D급 증폭기 회로에 관한 것이다.

D급 증폭기 회로는 입력 신호를, 일정한 진폭(amplitude)을 갖는 펄스 폭 변조 신호(a pulse width modulation signal)로 변환하고, 펄스 폭 변조 신호의 전력을 증폭한다. D급 증폭기 회로는 오디오 신호의 전력을 증폭하는 데 사용된다. D급 증폭기 회로가 이진 값(binary values)에 기초하여 동작하기 때문에, 트랜지스터의 손실이 상당히 감소될 수 있어서 유리하게도 고효율이 실현될 수 있다.

그러한 종류의 D급 증폭기 회로는 입력 신호를 적분(integrate)하기 위한 적분 회로, 적분 회로의 출력 신호를 사전결정된 삼각 신호(predetermined triangular signal)와 비교하기 위한 비교 회로, 및 비교 회로의 출력 신호를 증폭하여 그에 의해 펄스 신호로서 출력하기 위한 펄스 폭 증폭기를 포함한다. 펄스 폭 증폭기의 출력 신호는 적분 회로의 입력 측에 피드백된다. 펄스 폭 증폭기의 출력 신호는 코일 및 캐패시터(capacitor)로 구성된 로우패스 필터를 통과해서 스 피커와 같은 로드(load)를 구동하기 위한 아날로그 신호로서 획득된다. 근래에는, 로우-패스 필터가 없는 필터 리스(filter-less) D급 증폭기 회로가 실현되었다.

JP-A-2006-42296에 개시된 바와 같이, 입력 신호가 신호 성분을 갖지 않을 때, 즉, 입력-신호가 없을 때의 전력 손실을 피하기 위해, D급 증폭기 회로는 차동 입력 시스템 및 지연 회로를 사용하여, 입력-신호가 없을 때의 출력 펄스의 듀티 비(duty ratio)를 몇 %로 설정한다. 도 4는 이러한 D급 증폭기 회로(200)를 도시하는 블록도이다. 편의를 위해, 이 도면은 증폭기의 주요 부분만을 도시하고, 피드백 회로 및 적분 회로 등은 생략된다. D급 증폭기 회로(200)는 비교기들(12a, 12b)을 각각 이용함으로써 양의 입력 단자(positive input terminal)로의 입력 신호 Vi+ 및 음의 입력 단자(negative input terminal)로의 입력 신호 Vi+-를 삼각 파(triangular wave) 발생 회로(20)로부터 출력된 삼각파와 비교하여, 입력 신호들을 펄스-폭 변조한다.

도 5에 도시된 대로, 입력-신호가 없을 시에, 비교기(12a)의 출력 신호 A 및 비교기(12b)의 출력 신호 B 각각은 50%의 듀티 비를 갖는 펄스 신호이다. 이들 펄스 신호가 인버터(13a, 13b) 및 NAND 회로(14a, 14b)에 의해 구성된 회로를 이용하여 논리 연산 되는 경우에는, 출력단 회로(40)를 통해 출력된 양의 출력 단자의 출력 신호 OutP 및 음의 출력 단자의 출력 신호 OutM 각각은 어떤 출력 펄스도 포함하지 않는다. 따라서, 입력-신호가 없을 시의 전력 손실은 감소될 수 있다. 그러나, 일반적으로는, 비교기(12)의 정밀도 등으로 인해 입력 크로스오버 근방에 데드 존(dead zone)이 발생하므로, 입력하는 신호가 없거나 소신호가 입력되는 때에는 펄스 신호 출력이 사라지거나 디스토션이 나타난다. 따라서, D급 증폭기 회로(200)는 지연량 W를 갖는 지연 회로(30)를 사용해서, Bd를 발생시킨다. 따라서, 도 5에 도시된 바와 같이, 입력-신호가 없을 시에는 펄스 폭 W를 갖는 펄스 신호가 출력 신호들 OutP, OutM 각각으로서 출력되므로, 변조 폭이 정확하게 반영될 수 있고, 소신호 입력시의 디스토션이 감소될 수 있다.

상술한 대로, 소신호 입력시 디스토션은 입력-신호가 없을 시의 폭 W를 갖는 펄스를 출력함으로써 감소될 수 있다. 그러나, 출력 펄스의 펄스 폭 W가 클 때에는 전류가 스피커와 같은 로드(load)로 흐르기 때문에, 전력 손실이 일어나고 그러한 전력 손실에 의해 발생되는 열 또한 무시될 수 없다. 따라서, 출력 펄스의 펄스 폭 W는 바람직하게는, 가능한 한 작을 필요가 있다.

비록 출력 펄스들은 출력단 회로(40)를 통해 로드(도시 생략)에 출력되지만, 일반적으로 출력단 회로(40)는 다단 방식(multi-stage manner)으로 연결된 버퍼로 구성된다. 이 경우에는, 출력 펄스를 정확하게 전송하기 위해, 특정 버퍼의 출력 펄스가 다음-단의 버퍼의 임계 전압을 초과할 것이 요구된다.

그러나, 버퍼의 입력 용량 때문에 출력 버퍼의 파형이 무뎌지면(dulled), 펄스가 다음 단의 버퍼에 효과적으로 전송되지 못하는, 출력 펄스가 나타나지 않는 경우가 일어날 수 있다. 출력 펄스가 사라진 경우에는, 소신호 입력 시에 디스토션이 발생된다. 한편, 지연 회로(30)의 지연량 W가 크게 설정되면, 전원 또는 기온과 같은 조건으로 인해 출력단 회로(40)의 지연량이 작아질 시에, 입력-신호가 없을 시의 펄스 폭 W가 커진다. 따라서, 스피커와 같은 로드에서 전력 손실이 커 지고 로드로부터 발생되는 열의 양이 증가하는 문제가 일어난다.

본 발명은 상술한 문제의 관점에서 만들어지고 D급 증폭기 회로 내에 소신호가 입력될 시에 디스토션의 및 전력 손실의 감소를 실현하기 위한 것이다.

상술한 과제를 해결하기 위해, 본 발명은 다음의 설비를 제공한다.

(1) D급 증폭기 회로로서,

입력 신호를 펄스-폭-변조하여 제1 및 제2 신호를 각각 발생시키는 펄스 폭 변조기;

제1 및 제2 신호에 기초하여, 제1 및 제2 출력 펄스 신호를 발생시켜 외부에 출력되게 하는 펄스 발생기; 및

제1 및 제2 출력 펄스 신호 또는 펄스 발생기의 사전결정된 노드의 신호에 기초하여, 입력 신호가 신호 성분을 갖지 않는 상태에서 제1 및 제2 출력 펄스 신호의 펄스 폭을 조정하여 각각 사전결정된 폭을 갖게 하는 조정기

를 포함하는 D급 증폭기 회로.

(2) 제(1)항에 있어서,

펄스 발생기는,

제2 신호를 지연시켜서 지연된 제2 신호를 생성하는, 제2 신호의 지연 시간을 제어할 수 있는 지연부;

제1 신호 및 지연된 제2 신호를 입력하여 제1 및 제2 펄스 신호를 발생시키 는 펄스 신호 발생기; 및

제1 및 제2 펄스 신호의 전력을 증폭하여 제1 및 제2 출력 펄스 신호를 각각 발생시켜서, 제1 및 제2 출력 펄스 신호를 외부에 출력하는 버퍼부

를 포함하고,

조정기는,

제1 및 제2 출력 펄스 신호 내, 또는 버퍼부의 사전결정된 노드의 신호 내에서 펄스의 존재여부를 감지하는 펄스 감지기; 및

펄스의 존재여부의 감지 결과에 따라 지연부의 지연 시간을 제어하는 지연 시간 제어기

를 포함하는 D급 증폭기 회로.

(3) 제(2)항에 있어서, 지연 시간 제어기는 펄스가 감지되지 않는 경우에는 지연부의 지연 시간이 보다 더 길어지도록 제어하고, 펄스가 감지된 경우에는 지연부의 지연 시간이 보다 더 짧아지도록 제어하는 D급 증폭기 회로.

(4) 제(2)항에 있어서, 펄스 감지기는 제1 주기(period)를 갖는 펄스의 부재(non-presence) 상태를 감지하고 제1 주기보다 긴 제2 주기를 갖는 펄스의 존재 상태를 감지하는 D급 증폭기 회로.

(5) 제(4)항에 있어서, 제1 및 제2 주기는 가청 주파수 범위 바깥에 있는 D급 증폭기 회로.

(6) 제(1)항에 따른 D급 증폭기 회로로서, 펄스 발생기는 다단 방식으로 결합된 인버터 버퍼를 포함하고, 펄스 발생기의 사전결정된 노드는 인접한 인버터 버 퍼들 사이의 노드인 D급 증폭기 회로.

본 발명에 따르면, 제1 출력 펄스 신호 및 제2 출력 펄스 신호의 펄스 폭이 제1 출력 펄스 신호 및 제2 출력 펄스 신호 또는 펄스 발생기의 사전결정된 노드의 신호에 따라 조정되므로, 출력 펄스가 전혀 존재하지 않는 상태가 일어나는 것이 방지될 수 있고, 펄스 폭은 요구되는 충분한 최소 값으로 설정된다. 따라서, 소신호 입력시의 디스토션 및 전력 손실의 감소가 실현될 수 있다.

본 발명에 따라, 제1 출력 펄스 신호 및 제2 출력 펄스 신호 또는 버퍼부의 사전결정된 노드의 신호가 모니터링되므로, 제1 출력 펄스 신호 및 제2 출력 펄스 신호에서 펄스의 존재여부는 직간접적으로 감지될 수 있다. 또한, 펄스의 존재여부에 따라 지연 시간이 조정되므로, 소신호 입력시의 디스토션 및 전력 손실의 감소가 실현될 수 있다.

본 발명에 따르면, 지연 시간 제어기는 펄스가 감지되지 않을 때에는 지연부의 지연 시간이 보다 길어지도록 제어하고, 펄스가 감지될 때에는 지연부의 지연 시간이 보다 짧아지도록 제어한다. 이 경우에, 펄스가 감지되지 않을 때에 지연부의 지연 시간이 보다 길어지도록 설정되므로, 펄스가 나타날 수 있어서 소신호 입력시의 디스토션이 감소될 수 있다. 또한, 펄스가 감지될 때에 지연부의 지연 시간이 보다 짧아지도록 설정되므로, 펄스 폭이 보다 좁게 만들어질 수 있어서 전력 손실은 감소될 수 있다.

본 발명에 따르면, 펄스 감지기는 제1 주기를 갖는 펄스의 부재 상태를 감지 하고 제1 주기보다 긴 제2 주기를 갖는 펄스의 존재 상태를 감지한다. 이 경우에는, 펄스의 존재 상태의 감지보다 펄스의 부재 상태가 더 일찍 감지되므로, 펄스의 사라짐을 가능한 한 일찍 감지하는 것이 가능하여, 소신호 입력시의 디스토션을 확실히 감소시킬 수 있다. 또한, 제1 주기 및 제2 주기 각각은 가청 주파수 범위 바깥에 있도록 설정되어서, 펄스 폭의 스위칭으로 인한 노이즈의 발생이 방지될 수 있다.

본 발명에 따른 실시예를 첨부한 도면을 참조하여 설명한다. 도 1은 본 실시예에 따른 D급 증폭기 회로(100)의 구성을 도시하는 블록도이다. 도면에서, 도 4의 요소들과 동일한 요소들은 공통 기호로 지칭된다. 이 도면에서 도시된 바와 같이, D급 증폭기 회로(100)는 양의 입력 단자, 음의 입력 단자, 양의 출력 단자 및 음의 출력 단자를 포함한다. 입력 신호 Vin+는 양의 입력 단자에 인가되고 입력 신호 Vin-는 음의 입력 단자에 인가된다. 펄스 폭 변조 신호 OutP는 양의 출력 단자에서 출력되고, 펄스 폭 변조 신호 OutM은 음의 출력 단자에서 출력된다. 즉, 입력 신호들 Vin은 차동 입력의 형태로 인가된다. 펄스 폭 변조 신호들 OutP, OutM은 도시 생략된 스피커와 같은 로드(load)에 결합된다. 결국, 스피커와 같은 로드는 OutP와 OutM의 차분 신호(difference signal)에 의해 동작된다. 이 실시예에서는, 증폭기 회로가 로우 패스 필터를 사용하지 않고 로드에 결합되는 필터 리스(filter-less) 타입의 D급 증폭기 회로로 구성되더라도, 증폭기 회로는 로우 패스 필터를 통해 로드에 결합되는 정상 타입의 D급 증폭기 회로로서 구성될 수 있 다.

D급 증폭기 회로(100)는 저항기(R1 내지 R6), 캐패시터(C1 내지 C4), 연산 증폭기(11), 비교기(12a, 12b) 및 삼각파 발생 회로(20)로 구성되는 PWM 신호 발생부(X1), 인버터(13a, 13b) 및 NAND 회로(14a, 14b)로 구성되는 논리 회로부(X2), 및 출력단 회로(40), 지연량 가변 회로(50), 펄스 모니터 회로(60) 및 업/다운 카운터(70)로 구성되는 조정부(X3)를 포함한다.

PWM 신호 발생부(X1)에서, 연산 증폭기(11)의 양의 입력 단자에는 저항기(R1)를 통하여 입력 신호 Vin+가 인가되고, 저항기(R3)를 통하여 피드백 신호가 또한 인가된다. 연산 증폭기(11)의 음의 입력 단자에는 저항기(R2)를 통하여 입력 신호 Vin-가 인가되고, 저항기(R4)를 통하여 피드백 신호가 또한 인가된다. T-형 2차 차동 회로(T-type secondary differentiating circuits)들이 연산 증폭기(11)의 양의 출력 단자와 음의 입력 단자 사이와 연산 증폭기의 양의 입력 단자와 음의 출력 단자 사이에 각각 제공된다. 연산 증폭기(11)의 음의 출력 단자와 양의 입력 단자 사이의 차동 회로는 캐패시터(C1, C3)및 이들 캐패시터 사이의 연결 지점과 접지 사이에 제공된 저항기(R5)로 구성된다. 연산 증폭기(11)의 양의 출력 단자와 음의 입력 단자 사이의 차동 회로는 캐패시터(C2, C4) 및 이들 캐패시터 사이의 연결 지점과 접지 사이에 제공되는 저항기(R6)로 구성된다. 차동 회로들 각각은 연산 증폭기(11)의 피드백 루프 내에 제공되므로, 증폭기 및 차동 회로를 포함하는 연산 증폭기는 입력 신호 Vin과 피드백 신호를 조합하고 나서, 조합된 신호를 2차 차동되게하여 집적 신호를 출력하는 적분 회로로서 동작한다.

삼각파 발생 회로(20)는 일정한 진폭(amplitude)을 갖는 삼각파 신호를 발생시킨다. 삼각파 신호의 주파수는 입력 신호 Vin의 주파수보다 높게 설정된다. 이 실시예에서는, 입력 신호 Vin의 최대 주파수는 20㎑이고 삼각파 신호의 주파수는 200㎑이다. 삼각파 신호의 스펙트럼은 불필요한 전자파 방사(electromagnetic radiation)를 감소시키는 관점에서 전파된다. PWM 신호 발생부는 삼각파 신호 및 집적 신호에 기초하여 펄스-폭 변조된 신호 A 및 펄스-폭 변조된 신호 B를 발생시킨다. 각각의 비교기(12a, 12b)는 집적 신호의 레벨이 삼각파 신호의 레벨을 초과하는 경우에 하이 레벨(high level)을 출력하고, 집적 신호의 레벨이 삼각파 신호의 레벨보다 낮아지는 경우에 로우 레벨(low level)을 출력한다.

지연량 가변 회로(50)는 출력 신호 B를 지연시켜 출력 Bd를 발생시킨다. 지연량 가변 회로(50)는 업/다운 카운터(70)로부터의 제어 신호 CTL에 따라 지연량을 변화시킬 수 있다. 도 2는 지연량 가변 회로(50) 및 업/다운 카운터(70)의 구성의 예를 도시하는 블록도이다. 업/다운 카운터(70)는, 업 신호가 활성화되면 카운트 값을 증가시키고, 다운 신호가 활성화되면 카운트 값을 감소시키는 방식으로 도시 생략된 클록 신호를 카운트하는 카운터이다. 업/다운 카운터(70)는 지연량 가변 회로(50)에 카운트 값을 나타내는 n개 비트(n은 2 이상의 자연수)의 제어 신호 CTL을 출력한다.

지연량 가변 회로(50)는 트랜지스터(TrP1 내지 TrP4)와 트랜지스터(TrN1 내지 TrN3)로 구성된 인버터(Inv10), 캐패시터(C11), 인버터(Inv11), 정전류 회로(51) 및 선택 회로(52)를 포함한다. 인버터(Inv10)는 캐패시터(C11)를 충전 및 방전하고 캐패시터에 대한 구동 신호의 크기(magnitude of a driving signal)는 트랜지스터(TrP1)를 통해 흐르는 전류에 따라 결정된다. 구동 전류가 커질 때에는, 캐패시터(C11)의 충/방전 시간이 짧아지므로, 지연량 가변 회로(50)의 지연 시간이 짧아진다. 반대로, 구동 전류가 작아질 때에는, 캐패시터(C11)의 충/방전 시간이 길어지므로, 지연량 가변 회로(50)의 지연 시간이 길어진다.

정전류 회로(51) 및 선택 회로(52)는 트랜지스터(TrP1)로 흐르는 전류의 양을 조절하는 기능을 갖는다. 정전류 회로(51)는 n개의 정전류원(51-1, 51-2, ... 51-n)을 포함하고, 선택 회로(52)는 n개의 스위치(SW1, SW2, ... SWn)를 포함한다. n개의 스위치(SW1 내지 SWn)의 온/오프 상태가 n-비트 제어 신호 CTL의 각각의 비트들에 의해 각각 제어된다. 이 실시예에서, 정전류원(51-1 내지 51-n)의 전류량은 그것들의 서픽스(suffixes)가 커짐에 따라 더 커지도록 설정된다. 제어 신호 CTL은, 업/다운 카운터(70)의 카운트 값이 커짐에 따라 정전류원(51-1 내지 51-n) 중에서 보다 작은 전류 값을 출력하는 정전류원이 선택되고, 업/다운 카운터(70)의 카운트 값이 작아짐에 따라 정전류원(51-1 내지 51-n) 중에서 보다 큰 전류 값을 출력하는 정전류원이 선택되는 방식으로 스위치(SW1 내지 SWn)를 제어한다.

지연량 가변 회로(50)의 구성은 단지 예를 도시할 뿐이며, 본 발명은 업/다운 카운터(70)의 카운트 값에 따라 지연량이 변화될 수 있기만 하다면 각종 구성을 갖는 지연량 가변 회로를 사용할 수 있다.

본 설명은 도 1로 돌아간다. 논리 회로부(X2)는 출력 신호 A 및 지연량 가변 회로(50)에 의해 출력 신호 B를 지연시킴으로써 얻어진 출력 신호 Bd를 입력받 아, 출력 신호 A의 인버팅된 신호와 출력 신호 Bd를 NAND 논리 연산하여 얻어진 NAND 신호를 출력하고, 또한 출력 신호 A와 출력 신호 Bd의 인버팅된 신호를 NAND 논리 연산하여 얻어진 NAND 신호를 출력한다. 스피커와 같은 외부의 로드는 NAND 신호들 사이의 차이에 의해 구동된다. 출력단 회로(40)는 다단 방식으로 인버터 버퍼들을 커플링함으로써 구성된다.

펄스 모니터 회로(60)는 출력단 회로(40)로부터 출력된 출력 펄스의 존재여부를 감지하여 감지 결과에 따라 업/다운 카운터(70)에 업 신호 또는 다운 신호를 출력한다. 구체적으로는, 펄스 모니터 회로는 출력 펼스가 감지될 때에 다운 신호를 출력하고, 출력 펄스가 감지되지 않을 때에는 업 신호를 출력한다. 즉, 이 실시예에서는, 출력 펄스가 감지될 때에 출력 펄스 폭을 좁히기 위해 지연량이 작게 만들어지고, 출력 펄스가 감지되지 않을 때에는 출력 펄스 폭을 나타내기 위해 지연량이 크게 만들어진다.

다른 방법으로는, 펄스 모니터 회로(60)는 출력단 회로(40)의 인접한 버퍼들 사이의 노드의 신호를 모니터하여 출력 펄스의 존재여부를 감지할 수 있다.

도 3은 펄스 모니터 회로(60)의 구성의 예를 도시하는 블록도이다. 펄스 모니터 회로(60)는 업 신호를 발생시키기 위한 업 신호 발생부(60a) 및 다운 신호를 발생시키기 위한 다운 신호 발생부(60b)로 구성된다. 이 실시예에서는, 출력단 회로(40)의 다단 버퍼들의 마지막 단의 인버터에 입력되는 펄스 P^P, P^M들은 업 신호 발생부(60a)의 AND 회로(61)에 출력된다.

따라서, AND 회로(61)는 출력 펄스 OutP, OutM의 각각 인버팅된 신호들인 출력 펄스 P^P, P^M 중 적어도 하나가 로우 레벨이 될 때 로우 레벨의 리셋 신호를 출력한다. 리셋 신호는 D 플립-플롭 FF1, FF2의 리셋 단자에 인가된다. D 플립-플롭 FF1, FF2 각각은 리셋 단자의 전압이 로우 레벨이 될 때 그것들의 출력 신호의 논리 레벨을 로우 레벨로 강제 설정한다. 따라서, 출력 펄스들 OutP, OutM 각각이 로우 레벨이어서 클록 신호 Ck1의 2 주기 동안에 펄스가 존재하지 않는 경우에는, 업 신호가 하이 레벨이 된다.

인버터(62)는 업 신호를 인버팅하여 인버팅된 업 신호를 D 플립-플롭 FF3, FF4의 리셋 단자에 인가한다. D 플립-플롭 FF3, FF4 각각은 리셋 단자의 전압이 로우 레벨이 될 때 그것들의 출력 신호의 논리 레벨을 로우 레벨로 강제 설정한다. 따라서, 출력 펄스 OutP, OutM가 하이-레벨 펄스를 양자 택일로(alternatively) 나타내는 경우, 즉, 업 신호가 클록 신호 Ck2의 2 주기(two periods) 동안 전혀 하이 레벨로 되지않는 경우에는, 다운 신호가 하이 레벨이 된다.

이 경우에는, 클록 신호 Ck1의 주파수가 클록 신호 Ck2의 주파수보다 충분히 크게 설정된다. 예를 들면, 클록 신호 Ck1의 주파수는 100㎑가 되도록 설정되고 클록 신호 Ck2의 주파수는 1㎐가 되도록 설정된다. 그러한 클록 신호 각각의 주파수는 가청 주파수 범위(20㎐ 내지 20㎑)를 벗어난다. 클록 신호 Ck1의 주파수가 20㎑ 이상이 되도록 설정되고 클록 신호 Ck2의 주파수는 20㎐ 이하가 되도록 설정되는 이유는 다음과 같다. 즉, 업 신호 또는 다운 신호가 하이 레벨이 될 때에, 출력 펄스들 OutP, OutM의 펄스 폭이 변화되거나 출력 펄스들 OutP, OutM이 발생된다. 결국, 업 신호 또는 다운 신호의 스위칭이 가청 주파수 범위 내에 있는 경우에는, 노이즈가 일어난다. 따라서, 클록 신호 Ck1 및 클록 신호 Ck2 각각의 주파수는 가청 주파수 범위 밖으로 설정된다.

또한, 클록 신호 Ck1의 주파수가 클록 신호 Ck2의 주파수보다 제법 더 크게 설정되므로, 출력 펄스 OutP, OutM가 사라질 때에 업 신호는 즉시 출력되고, 출력 펄스 OutP, OutM가 나타날 때에는 다운 신호는 상대적으로 느리게 출력된다. 따라서, 출력 펄스 OutP, OutM가 사라지는 기간은 가능한 한 짧게 만들어질 수 있어서, 입력 신호가 작을 때에 디스토션이 발생되는 것은 억제될 수 있다. 또한, 출력 펄스 OutP, OutM가 감지될 때에는, 지연량이 작게 되도록, 즉, 출력 펄스 폭이 짧게 되도록 제어되므로, 출력 펄스 폭은 거의 최소 값으로 유지될 수 있다. 따라서, 입력 신호가 작을 때에 디스토션 및 전력 손실의 감소가 실현될 수 있다.

상술한 구성에 따라, 본 실시예에 의한 다음의 동작이 수행된다. 즉, 펄스 모니터 회로(60)는 출력단 회로(40)로부터 출력된 출력 펄스 OutP, OutM의 존재여부를 감지한다. 펄스 모니터 회로(60)는 출력 신호 OutP, OutM중 어느 것도 존재하지 않을 때에 업/다운 카운터(70)에 업 신호를 출력하고, 출력 신호 OutP, OutM가 존재할 때에는 업/다운 카운터(70)에 다운 신호를 출력한다. 업/다운 카운터(70)는 업 신호 및 다운 신호에 따라 값들을 카운트하여, 카운트 값이 클 때, 즉, 출력 펄스 OutP, OutM가 사라질 때에 지연량 가변 회로(50)의 지연량을 증가시키기 위한 신호를 출력한다. 이 경우에는, 출력 펄스 OutP, OutM 중 어느 것도 존 재하지 않는 기간이 길어짐에 따라 지연량은 더 많게 설정된다. 반대로, 카운트 값이 작을 때, 즉, 출력 펄스 OutP, OutM가 존재할 때에는, 카운터는, 지연량 가변 회로(50)의 지연량을 감소시키기 위한 신호를 출력한다. 이 경우에는, 출력 펄스 OutP, OutM가 존재하는 기간이 길어짐에 따라 지연량은 더 작게 설정된다.

지연량 가변 회로(50)의 지연량이 더 늘어날 때에는, 출력 펄스 폭이 더 넓어지므로, 출력 펄스 OutP, OutM가 나타난다. 반대로, 지연량 가변 회로(50)의 지연량이 더 줄어들 때에는, 출력 펄스 폭이 더 좁게 만들어진다. 이 실시예에서는, 이러한 제어가 연속적으로 수행되므로, 입력-신호가 없을 때에도 출력 펄스가 전혀 존재하지 않는 상태가 발생하는 것을 방지할 수 있다. 따라서, 소신호 입력 시의 디스토션이 감소될 수 있다. 또한, 펄스 폭이 필수적이고 충분한 최소 값으로 되도록 설정되므로, 전력 손실의 감소가 실현될 수 있다.

도 1은 실시예에 따른 D급 증폭기 회로(100)의 구성을 도시하는 블록도.

도 2는 지연량 가변 회로 및 업/다운 카운터의 구성의 예를 도시하는 블록도.

도 3은 펄스 모니터 회로의 구성의 예를 도시하는 블록도.

도 4는 지연 회로를 사용하는 종래 기술의 D급 증폭기 회로의 구성을 도시하는 블록도.

도 5는 입력-신호가 없을 시와 입력 신호가 작을 시에 출력 펄스를 도시하는 도면.

Claims

D급 증폭기 회로로서,

입력 신호(Vin+, Vin-)를 변조하여 제1 및 제2 신호(A, B)를 각각 발생시키는 펄스 폭 변조기(X1);

상기 제2 신호(B)를 지연 시간만큼 지연시켜서 지연된 제2 신호(Bd)를 생성하는 지연량 가변 회로(50);

상기 제1 신호(A) 및 상기 지연된 제2 신호(Bd)에 기초하여 생성된 제1 및 제2 출력 펄스 신호(OutM, OutP)를 출력하는 출력단 회로(40);

상기 제1 및 제2 출력 펄스 신호(OutM, OutP) 내, 또는 상기 출력단 회로(40)의 노드(pP)의 신호 내에서 펄스의 존재(presence)를 감지하는 펄스 모니터 회로(60); 및

상기 펄스가 감지되지 않는 경우에는 상기 제2 신호(B)의 지연 시간이 길어지도록 제어하고, 상기 펄스가 감지된 경우에는 상기 지연 시간이 짧아지도록 제어하는 업/다운 카운터(70)

를 포함하는 D급 증폭기 회로.
제1항에 있어서,

상기 펄스 모니터 회로는 제1 주파수를 갖는 제1 클록 신호(Ck1)를 사용하여 펄스의 부재(non-presence)를 감지하고, 상기 제1 주파수보다 낮은 제2 주파수를 갖는 제2 클록 신호(Ck2)를 사용하여 상기 펄스의 존재를 감지하도록 적용되는 D급 증폭기 회로.
제2항에 있어서, 상기 제1 주파수 및 상기 제2 주파수는 가청 주파수 범위 밖에 설정된 D급 증폭기 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 출력단 회로(40)는 다단 방식(multi-stage manner)으로 결합된 복수의 인버터 버퍼를 포함하고, 상기 출력단 회로(40)의 노드는 인접한 인버터 버퍼들 사이의 노드인 D급 증폭기 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 및 제2 출력 펄스 신호(OutM, OutP)의 펄스 폭은, 상기 제1 및 제2 출력 펄스 신호 또는 상기 출력단 회로(40)의 노드의 신호에 기초하여, 상기 입력 신호가 신호 성분을 갖지 않는 상태에서 각각 사전결정된 폭을 갖도록 조정되는 D급 증폭기 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 출력단 회로(40)는 상기 제1 출력 펄스 신호(OutM)를 발생시키고 외부에 출력하기 위한 제1 신호 경로와, 상기 제2 출력 펄스 신호(OutP)를 발생시키고 외부에 출력하기 위한 제2 신호 경로를 포함하고,

상기 출력단 회로(40)의 노드는 상기 제1 신호 경로 및 상기 제2 신호 경로 상에 제공되는 D급 증폭기 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 펄스 모니터 회로는 상기 제1 출력 펄스 신호가 펄스 성분을 갖지 않고 상기 제2 출력 펄스 신호가 펄스 성분을 갖지 않는 경우에 상기 펄스의 부재를 감지하는 D급 증폭기 회로.
제6항에 있어서, 상기 펄스 모니터 회로는 상기 제1 신호 경로의 노드의 신호가 펄스 성분을 갖지 않고 상기 제2 신호 경로의 노드의 신호가 펄스 성분을 갖지 않는 경우에 상기 펄스의 부재를 감지하는 D급 증폭기 회로.