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KR101049312B1 - 휘발성 메모리 성능에 대한 리프레쉬 동작들의 영향을 최소화하기 위한 방법 및 시스템 - Google Patents

휘발성 메모리 성능에 대한 리프레쉬 동작들의 영향을 최소화하기 위한 방법 및 시스템 Download PDF

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KR101049312B1
KR101049312B1 KR1020097011265A KR20097011265A KR101049312B1 KR 101049312 B1 KR101049312 B1 KR 101049312B1 KR 1020097011265 A KR1020097011265 A KR 1020097011265A KR 20097011265 A KR20097011265 A KR 20097011265A KR 101049312 B1 KR101049312 B1 KR 101049312B1
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로버트 마이클 워커
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콸콤 인코포레이티드
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Abstract

메모리 시스템이 제시된다. 이러한 메모리 시스템은 휘발성 메모리, 상기 휘발성 메모리에서 수행된 앞선(advanced) 리프레쉬들의 수를 모니터링하도록 구성된 리프레쉬 카운터, 및 정기적으로 스케줄링된 리프레쉬에 대한 요청 검출에 응답하여 정기적으로 스케줄링된 리프레쉬가 스킵될 수 있는지 여부를 결정하기 위해서 상기 리프레쉬 카운터를 검사하도록 구성된 제어기를 포함한다.

Description

휘발성 메모리 성능에 대한 리프레쉬 동작들의 영향을 최소화하기 위한 방법 및 시스템{METHOD AND SYSTEM FOR MINIMIZING IMPACT OF REFRESH OPERATIONS ON VOLATILE MEMORY PERFORMANCE}
본 발명은 메모리 장치에 관한 것으로서, 특히 휘발성 메모리들의 성능에 대한 리프레쉬 동작들의 영향을 최소화하기 위한 방법 및 시스템에 관한 것이다.
휘발성 메모리는 다수의 어레이들(또는 뱅크들)로서 구성되는 저장 매체이다. 각 뱅크는 로우(row) 및 칼럼(column)으로 "메모리 셀들"의 매트릭스로서 추가로 구성되는데, 각 칼럼은 메모리의 입력/출력(I/O) 폭에 의해 추가로 분할된다. 메모리 내의 위치들은 뱅크, 로우 및 칼럼에 의해 고유하게 특정된다. 메모리 제어기는 데이터의 뱅크, 로우 및 칼럼 위치를 표시함으로써 메모리로부터 데이터를 검출하는데 사용된다.
다이나믹 휘발성 메모리의 경우, 각 셀은 데이터 보전성(integrity)을 유지하기 위해서 주기적으로 리프레쉬, 또는 재-에너지화되어야 한다. 셀들은 리프레쉬되어야 하는데, 그 이유는 셀들이 시간 경과에 따라 방전할 수 있는, 전기 전하들을 저장하는 커패시터 주변에 설계되기 때문이다. 리프레쉬는 메모리의 셀들을 재충전, 또는 재-에너지화하는 처리이다. 셀들은 일반적으로 한 번에 하나의 로우씩 리프레쉬된다. 휘발성 메모리들을 리프레쉬하기 위해 설계된 다수의 방법들이 현재 존재한다. 이러한 방법의 일부(비록 전부는 아니더라도)는 성능 및/또는 전력에서 고비용을 초래한다. 예를 들어, 현대 디지털 시스템에서 휘발성 메모리의 리프레쉬를 제어하기 위해서 일반적으로 사용되는 2개의 범용 방법 또는 기술들이 존재한다. 일 방법은 메모리에 대해 가용한 빌트-인(built-in) 리프레쉬 메커니즘을 사용하여 리프레쉬될 필요가 있는 로우 및 뱅크를 추적하기 위해서 메모리에 의존한다; 다른 방법은 리프레쉬될 필요가 있는 로우 및 뱅크를 추적하기 위해서 메모리 제어기에 의존한다.
일반적으로 사용되는 제1 방법은 휘발성 메모리의 자동-리프레쉬 및 셀프-리프레쉬 기능들을 사용한다. 이러한 기능들은 메모리의 리프레쉬 어드레스 및 빌트-인 리프레쉬 클록을 사용한다. 메모리의 활성 사용 기간 동안, 리프레쉬 사이클이 요구되면, 메모리 제어기는 모든 뱅크들을 사전충전하여야 하고, 그리고 나서 자동-리프레쉬 명령을 사용하여 메모리에게 내부 리프레쉬 사이클을 개시하도록 명령한다. 자동 리프레쉬 모드에서, 메모리는 그 내부 리프레쉬 어드레스 카운터 내의 리프레쉬 어드레스를 사용하여 관련 로우들을 통한 사이클 및 리프레쉬 사이클을 수행할 로우/뱅크를 결정한다. 메모리가 자동-리프레쉬 상태에 진입하면, 모든 뱅크들은 폐쇄(close)되어야 하는데, 그 이유는 메모리 제어기는 어떤 뱅크가 메모리에 의해 리프레쉬될 것인지에 대한 지식을 가지고 있지 않기 때문이다.
비-사용 기간 동안, 메모리 제어기는 메모리를 셀프-리프레쉬 모드로 둘 수 있다. 셀프-리프레쉬 모드에서, 메모리는 그 자신의 내부 클록 및 리프레쉬 어드레스 카운터를 사용하여 리프레쉬들을 생성하여 메모리의 로우(들)를 리프레쉬한다. 이러한 방법은 유휴 상태(idle state)에서 전력을 보존하는데 유리한데, 왜냐하면 셀프-리프레쉬 모드가 사용될 수 있기 때문이다. 셀프-리프레쉬 상태는 작은 양의 전력을 사용하고 메모리를 리프레쉬함으로써 메모리의 컨텐츠를 유지한다. 요구되는 적은 양의 전력으로 인해, 이러한 방법이 저 전력 응용예들에서 일반적으로 사용된다.
제2 방법에 따르면, 리프레쉬 제어는 메모리 제어기를 통해 이뤄진다. 이러한 방법은 메모리에 대해 가용한 어떠한 빌트-인 리프레쉬 메커니즘도 사용하지 않는다. 이러한 방법하에서, 정기적으로 주어진 인터벌(즉, 리프레쉬 레이트)에서, 메모리 제어기는 뱅크/로우 어드레스 조합들을 사용하여 순차적인 방식으로 로우들을 개방 및 폐쇄함으로써 리프레쉬들을 명시적으로 생성한다. 리프레쉬를 결정하는 리프레쉬 클록 및 뱅크/로우 어드레스 조합들은 메모리 제어기에 내재한다. 이러한 방법은 고속/고성능 응용예들에 적합하다. 이러한 방법은 메모리 제어기로 하여금 특정 메모리 뱅크를 리프레쉬할 수 있도록 하여줌과 동시에 다른 메모리 뱅크들로 하여금 액세스를 위해 개방 상태를 유지할 수 있도록 하여줌으로써, 고성능을 제공한다; 즉, 다른 뱅크들에 대한 판독 및 기록이 동시에 중단없이 계속될 수 있다. 이러한 방법의 단점은 시스템 전력이 다운되거나 긴 유휴 상태 동안, 메모리 제어기가 메모리를 리프레쉬하지 않는 경우, 메모리가 셀프-리프레쉬 상태로 유지될 수 없다는 것이다. 상술한 바와 같이, 셀프-리프레쉬 상태는 대부분의 휘발 성 메모리의 빌트-인 기능이다. 메모리의 셀프-리프레쉬 기능은 메모리 제어기와 무관하게 메모리의 리프레쉬 어드레스 카운터에 저장된 리프레쉬 어드레스(즉, 로우/뱅크 어드레스)를 증분시키기 때문에, 메모리에 의해 유지되는 리프레쉬 어드레스는 메모리 제어기와 일치되거나 동기화되지 않는다.
리프레쉬 동작은 메모리 서브시스템들의 성능을 감소시키는데, 왜냐하면 각 리프레쉬 사이클이 메모리를 유휴 상태(데이터 액세스가 가용하지 않은 기간)로 강요하기 때문이다. 예를 들어, 특정 메모리 뱅크가 활성 상태인 동안, 특정 메모리 뱅크에 대해 리프레쉬 사이클이 요구되는 경우, 그 뱅크는 리프레쉬 동작을 위해 폐쇄(shut down)되어야 한다. 이러한 뱅크의 폐쇄는 수행될 모든 데이터 동작들이 지연되어야 함을 의미하고, 이는 시스템 성능에 영향을 미치게 된다.
일부 기존 방식들이 리프레쉬 동작들의 성능 영향을 감소시키기 위해 이용가능하다. 이러한 방식들은 일반적으로 요구되는 리프레쉬 레이트 보다 높은 레이트를 사용하는 것을 포함하며, 이를 통해 보다 많은 메모리 뱅크들이 소정 리프레쉬 기간 내에서 리프레쉬될 수 있도록 한다. 보다 많은 뱅크들이 리프레쉬되도록 함으로써, 리프레쉬를 위해 활성 메모리를 폐쇄하여야만 하는 확률이 감소하게 된다. 그러나, 보다 높은 리프레쉬 레이트를 사용하는 것은 단점을 갖는다. 예를 들어, 리프레쉬 레이트의 증가는 보다 많은 전력을 요구하고, 이는 저 성능을 초래한다. 또한, 보다 높은 리프레쉬 레이트를 사용하는 것만으로는 리프레쉬가 요구되는 경우 활성 메모리 뱅크를 폐쇄하여야 하는 필요성을 항상 방지할 수는 없으며, 일부 경우에서, 활성 메모리 뱅크는 폐쇄되어야하며, 따라서 보다 높은 리프레쉬 레이트 를 사용하는 장점을 감소시키게 된다.
따라서, 휘발성 메모리들의 성능에 대한 리프레쉬 동작들의 영향을 최소화하는 효율적인 방법 및 시스템을 제공하는 것이 필요하다.
본 발명의 일 양상에서, 메모리 시스템은 휘발성 메모리, 상기 휘발성 메모리에서 수행되는 앞선(advanced) 리프레쉬들의 수를 모니터링하도록 구성된 리프레쉬 카운터, 및 정기적으로 스케줄링된 리프레쉬에 대한 요청 검출에 응답하여 정기적으로 스케줄링된 리프레쉬가 스킵될 수 있는지 여부를 결정하기 위해서 상기 리프레쉬 카운터를 검사하도록 구성된 제어기를 포함한다.
본 발명의 또 다른 양상에서, 메모리 시스템은 휘발성 메모리, 상기 휘발성 메모리에서 수행된 앞선 리프레쉬들의 수에 관한 정보를 유지하도록 구성된 리프레쉬 카운터, 상기 휘발성 메모리를 제어하도록 구성된 제어기, 및 상기 제어기, 상기 휘발성 메모리, 및 상기 리프레쉬 카운터 사이에서의 상호작용을 관리하도록 구성된 프로세서를 포함하며, 상기 프로세서는 정기적으로 스케줄링된 리프레쉬에 대한 요청 검출에 응답하여 정기적으로 스케줄링된 리프레쉬가 스킵될 수 있는지 여부를 결정하기 위해서 상기 리프레쉬 카운터를 검사하도록 추가로 구성된다.
본 발명의 또 다른 양상에서, 메모리 시스템은 휘발성 메모리, 상기 휘발성 메모리에서 수행되는 앞선 리프레쉬들의 수를 모니터링하는 수단, 정기적으로 스케줄링된 리프레쉬에 대한 요청 검출에 응답하여 정기적으로 스케줄링된 리프레쉬가 스킵될 수 있는지 여부를 결정하기 위해서 상기 수행된 앞선 리프레쉬들의 수를 검 사하는 수단을 포함한다.
본 발명의 또 다른 양상에서, 휘발성 메모리에서 리프레쉬 동작들을 수행하기 위한 방법으로서, 상기 방법은 상기 휘발성 메모리에서 수행된 앞선 리프레쉬들의 수를 모니터링하는 단계, 및 정기적으로 스케줄링된 리프레쉬에 대한 요청 검출에 응답하여 정기적으로 스케줄링된 리프레쉬가 스킵될 수 있는지 여부를 결정하기 위해서 상기 수행된 앞선 리프레쉬들의 수를 검사하는 단계를 포함한다.
본 발명의 다른 실시예들은 하기 설명을 통해 명확히 이해될 수 있을 것이며, 본 발명의 다양한 실시예들이 예시적 방법으로 설명된다. 이해되는 바와 같이, 본 발명은 상기 실시예들로 제한되지 않으며, 이들의 다양한 변형이 가능하다. 따라서, 하기 설명은 예시로서 이해되어야 하고, 제한적인 의미로 해석되어서는 안 된다.
본 발명의 다양한 양상들이 하기 도면을 참조하여 예시적으로 설명된다.
하기에서 제시되는 실시예들은 본 발명의 일 예일 뿐이며, 본 발명이 이로 제한되는 것은 아니다. 하기 설명은 이해를 돕기 위해 특정 내용을 포함한다. 하지만, 본 발명의 이러한 특정 내용 없이도 당업자는 본원발명을 이해할 수 있을 것이다. 일부 예들에서, 공지된 구조 및 성분들이 본 발명의 개념을 희석시키지 않도록 블록 다아아그램 형태로 제시된다.
본 발명의 실시예가 이제 설명된다. 일 양상에서, 리프레쉬 동작들에 의한 성능에 대한 영향을 감소시키기 위한 리프레쉬 방법이 제시된다. 도1은 이러한 리 프레쉬 방법을 수행하기 위해서 사용될 수 있는 장치(100)를 보여준다. 도1에 제시된 바와 같이, 리프레쉬 방법은 휘발성 메모리(110), 상기 휘발성 메모리를 제어하도록 구성된 제어기(120), 및 리프레쉬 카운터(130)를 통해 실행된다. 휘발성 메모리(110)는 예를 들어, DRAM(다이나믹 랜덤 액세스 메모리), SDRAM(동기 DRAM), 및 다양한 타입의 DRAM 등일 수 있다. 여기서 제시된 설명에 기반하여, 당업자는 리프레쉬 동작들을 필요로 하는 다양한 타입의 메모리들을 이용하여 본 발명이 어떻게 실행되는지를 이해할 수 있을 것이다.
리프레쉬 카운터(130)는 이미 수행된, 앞선 리프레쉬들의 수를 추적하는데 사용되며, 이를 통해 정기적으로 스케줄링된 리프레쉬들이 스킵될 수 있도록 하여주며, 이는 아래에서 추가로 설명된다. 일 구현에서, 리프레쉬 카운터(130)는 3비트 카운터이며, 이는 최대 7개의 앞선 리프레쉬들이 스케줄에 앞서 수행될 수 있음을 의미한다. 리프레쉬 카운터(130)의 사이즈는 시스템 및/또는 설계 제한들에 따라 가변할 수 있다. 여기서 제시된 기술 사상에 기반하여, 당업자는 본 발명에 따른 리프레쉬 카운터를 구현하는 방법을 잘 이해할 수 있을 것이다.
리프레쉬 방법의 일 양상에서, 데이터 처리가 제어기(120)에 액세스하기 시작하여 메모리(110)에 대한 동작들을 달성하기에 앞서(예를 들면, 파워-업 시퀀스 후), 제어기(120)는 메모리(110)로 하여금 리프레쉬 카운터(130)가 그 최대값에 도달하기까지 다수의 리프레쉬들을 수행하도록 지시한다. 리프레쉬가 수행될 때마다, 리프레쉬 카운터(130)는 1만큼 증분된다. 이러한 리프레쉬들은 스케줄에 앞서 수행된 앞선 리프레쉬들이다. 정기적으로 스케줄링된 리프레쉬들이 메모리(110)와 관련된 내부 리프레쉬 클록 또는 플래그(미도시)에 의해 개시된다. 3비트 카운터를 사용하는 경우, 리프레쉬 카운터(130)에 대한 최대값은 7이다; 따라서, 7개의 앞선 리프레쉬들이 수행될 수 있다.
도2는 본 발명의 일 양상에 따른 리프레쉬 방법에 관한 흐름도이다. 일 구현에서, 리프레쉬 방법은 제어기(120), 메모리(110) 및 리프레쉬 카운터(130)를 제어하는 프로세서 또는 제어 논리부를 통해 달성된다. 이러한 프로세서 또는 제어 논리부는 독립 모듈로 구현될 수도 있고, 다른 컴포넌트(예를 들면, 제어기(120))의 일부로 통합될 수도 있다. 여기서 제시된 내용에 기반하여, 당업자는 본 발명을 구현하는 다양한 방법들을 이해할 수 있을 것이다.
블록(200)에서, 메모리(110)에 의해 정기적으로 스케줄링된 리프레쉬 요청이 검출된다. 정기적으로 스케줄링된 리프레쉬에 대한 요청 검출시에, 리프레쉬 카운터(130)는 자신의 값을 결정하기 위해서 검사된다. 블록(210)에서, 리프레쉬 카운터(130)가 그 최소 값(예를 들면, 0)이라고 결정되면, 블록(230)에서 하나 이상의 자동-리프레쉬들이 메모리(110)에 대해 수행된다. 이러한 하나 이상의 자동-리프레쉬들은 스케줄에 앞서 수행되는 앞선 리프레쉬들이다. 수행될 자동-리프레쉬들의 수는 하나 이상의 조건들(예를 들면, 리프레쉬 카운터(130)의 사이즈, 설계 및/또는 성능 기준 등)에 따라 가변할 수 있다. 여기서 제시된 내용에 기반하여, 당업자는 본 발명에 따라 수행될 자동-리프레쉬들의 수를 결정하는 방법을 이해할 수 있을 것이다. 수행될 수 있는 자동-리프레쉬들의 최대값는 리프레쉬 카운터(130)의 사이즈와 동일하다. 앞선 자동-리프레쉬들이 수행될 때마다, 리프레쉬 카운터(130)는 1만큼 증분된다. 논리적으로, 리프레쉬 카운터(130)의 값이 그 최소 값(예를 들면, 0)에 도달하면, 이는 모든 이전에 수행된 앞선 리프레쉬들이 사용되었거나, 또는 바꿔말하면 어떠한 정기적으로 스케줄링된 리프레쉬들도 스킵될 수 없음을 의미한다. 따라서, 리프레쉬 카운터(130)가 그 최소 값에 도달하면, 자동-리프레쉬(들)가 임의의 데이터 손실을 방지하기 위해서 수행되어야만 한다.
리프레쉬 카운터(130)가 그 최소 값에 도달하지 않는다고 결정되면(예를 들면, 0 값이 아님), 블록(220)에서 제어기(120)가 유휴상태(메모리(110)가 또한 유휴상태임을 의미함)인지 여부를 결정하기 위해서 제어기(120)가 검사된다. 제어기(120)가 유휴상태가 아니면(즉, 제어기(120)가 활성 상태임), 블록(240)에서 리프레쉬 카운터(130)가 1만큼 감소되고, 정기적으로 스케줄링된 리프레쉬가 수행되지 않는다. 논리적으로, 리프레쉬 카운터(130)를 감소시키는 것은 정기적으로 스케줄링된 리프레쉬를 수행하지 않고, 대신에 앞선 리프레쉬를 사용하는 것을 의미한다.
제어기(120)가 유휴 상태로 결정되면, 블록(250)에서 자동-리프레쉬가 메모리(110)에 대해 수행된다. 자동-리프레쉬가 수행된 후에, 리프레쉬 카운터(130)의 값은 블록(260)에서 검사된다. 리프레쉬 카운터(130)가 그 최대값에 도달하지 않았다고 결정되면, 블록(270)에서 리프레쉬 카운터(130)는 증분된다. 리프레쉬 카운터를 증분하는 것은 추가적인 앞선 자동-리프레쉬가 수행되었고, 따라서 정기적으로 스케줄링된 리프레쉬가 차후에 스킵될 수 있음을 의미한다.
리프레쉬 카운터(130)가 그 최대값에 도달하였다면, 블록(280)에서 리프레쉬 카운터(130)의 값은 변경되지 않고 유지된다.
도3은 본 발명의 또 다른 양상에 따른 리프레쉬 방법에 대한 흐름도이다. 제어기(120)가 유휴 상태일 때마다, 어떠한 정기적으로 스케줄링된 자동-리프레쉬도 검출되지 않는 경우에도, 제어기(120)는 계속해서 메모리(110)로 하여금 리프레쉬 카운터(130)가 그 최대값에 도달할 때까지 자동-리프레쉬들을 수행하도록 지시한다. 블록(300)에서, 제어기(120)가 유휴 상태이고 정기적으로 스케줄링된 어떠한 자동-리프레쉬도 검출되는 않는 경우에, 리프레쉬 카운터(130)가 그 최대값에 도달하였는지 여부를 결정하기 위해서 리프레쉬 카운터(130)가 검사된다. 리프레쉬 카운터(130)가 그 최대값에 도달하였다면, 어떠한 앞선 리프레쉬도 블록(310)에서 수행되지 않는다. 그러나, 리프레쉬 카운터(130)가 그 최대값에 도달하지 않았다면, 블록(320)에서 자동-리프레쉬가 수행되고 리프레쉬 카운터(130)가 그에 따라 증분된다. 제어기(120)가 유휴 상태로 유지되고, 어떠한 정기적으로 스케줄링된 리프레쉬도 검출되지 않는다고 가정하면, 상기 처리는 리프레쉬 카운터(130)가 그 최대값 또는 다른 미리 결정된 값에 도달할 때까지(즉, 최대 허용 가능한 수의 앞선 리프레쉬들이 수행될 때까지) 계속된다. 이러한 미리 결정된 값은 하나 이상의 조건들(예를 들면, 리프레쉬 카운터(130)의 사이즈, 설계 및/또는 성능 기준 등)에 따라 가변할 수 있다. 앞선 리프레쉬들을 수행함으로써, 제어기(120)는 정기적으로 스케줄링된 리프레쉬들 앞에 유지할 수 있다. 이를 통해, 제어기(120)는 제어기(120)가 시스템의 다른 부분들로부터 명령들을 처리하는데 있어서 바쁜 경우에 차후 하나 이상의 정기적으로 스케줄링된 리프레쉬들을 스킵할 수 있다.
상술한 리프레쉬 방법을 사용함으로써, 메모리 성능에 대한 리프레쉬 동작의 영향이 감소될 수 있음을 당업자는 잘 이해할 수 있을 것이다. 예를 들어, 앞선 리프레쉬들을 수행하고, 정기적으로 스케줄링된 리프레쉬보다 선행함으로써, 메모리의 성능이 최적화된다. 다른 면에서 보면, 적절한 경우 이전에 수행된 앞선 리프레쉬들을 위해 정기적으로 스케줄링된 리프레쉬들이 미뤄지고, 따라서 메모리 자원들이 보다 효율적으로 이용될 수 있도록 하여준다. 또한, 정기적으로 스케줄링된 리프레쉬들을 미룸으로써, 리프레쉬 인터벌들이 연장되고, 이는 보다 적은 전력이 소모됨을 의미하며, 이를 통해 보다 양호한 성능을 제공한다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다.
본 발명의 실시예들은 당업자가 본 발명을 용이하게 이용할 수 있도록 하기 위해서 제시되었다. 이러한 실시예들의 다양한 변형이 가능함을 당업자는 잘 이해할 수 있을 것이다. 따라서, 본 발명은 이러한 실시예들로 제한되지 않으며, 다양한 명령이 가능하며, 여기서 단수로 설명된 구성요소들은 하나 이상의 구성요소들 로 해석될 수 있다. 여기서 제시된 구조 및 기능부들은 등가의 다른 구조 및 기능부들로 대체될 수 있다.
도1은 본 발명에 따른 리프레쉬 방법을 수행하기 위해서 사용될 수 있는 장치를 보여주는 간략화된 블록 다이아그램이다.
도2는 본 발명의 일 양상에 따른 리프레쉬 방법에 관한 흐름도이다.
도3은 본 발명의 또 다른 양상에 따른 리프레쉬 방법에 관한 흐름도이다.

Claims (43)

  1. 휘발성 메모리;
    상기 휘발성 메모리에서 정기적으로 스케줄링된 리프레쉬 이전에 수행된 자동 리프레쉬들의 수를 모니터링하도록 구성되는 리프레쉬 카운터; 및
    메모리 제어기를 포함하며, 상기 메모리 제어기는,
    상기 정기적으로 스케줄링된 리프레쉬를 검출하고,
    상기 리프레쉬 카운터가 0보다 큰 수를 나타내는 지를 결정하고,
    상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여 상기 메모리 제어기가 유휴(idle) 상태인지를 결정하고, 그리고,
    상기 메모리 제어기가 유휴(idle) 상태라는 결정에 응답하여 자동 리프레쉬를 수행하도록 구성되는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 제어기는 상기 정기적으로 스케줄링된 리프레쉬가 스킵될 수 없다는 상기 메모리 제어기 결정에 응답하여, 상기 정기적으로 스케줄링된 리프레쉬를 수행하도록 상기 휘발성 메모리에 지시하도록 추가로 구성되는, 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 제어기는, 상기 정기적으로 스케줄링된 리프레쉬의 수행 외에도, 자동 리프레쉬를 수행하도록 상기 휘발성 메모리에게 지시하도록 추가로 구성되는, 메모리 시스템.
  4. 제3항에 있어서,
    수행될 자동 리프레쉬들의 수는 적어도 하나의 조건에 의존하여 변화하는, 메모리 시스템.
  5. 제1항에 있어서,
    자동 리프레쉬들의 최대 수가 수행되며, 상기 최대 수는 상기 휘발성 메모리의 로우(row)들의 수에 기초하는, 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 제어기가 활성 상태이고 상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여, 상기 메모리 제어기는 상기 자동 리프레쉬를 수행하지 않을 것을 상기 휘발성 메모리에게 지시하도록 추가로 구성되는, 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 제어기는 상기 리프레쉬 카운터가 최대값에 도달했는지를 결정하도록 추가로 구성되는, 메모리 시스템.
  8. 제1항에 있어서,
    상기 리프레쉬 카운터는 비트 카운터를 포함하는, 메모리 시스템.
  9. 제1항에 있어서,
    상기 휘발성 메모리는 다이나믹 랜덤 액세스 메모리(DRAM) 및 동기 DRAM 중 하나를 포함하는, 메모리 시스템.
  10. 휘발성 메모리;
    상기 휘발성 메모리에서 정기적으로 스케줄링된 리프레쉬에 앞서 수행된 자동 리프레쉬들의 수에 관련된 정보를 유지하도록 구성되는 리프레쉬 카운터;
    상기 휘발성 메모리를 제어하도록 구성되는 메모리 제어기; 및
    상기 메모리 제어기, 상기 휘발성 메모리, 및 상기 리프레쉬 카운터 사이의 상호작용을 관리하도록 구성되는 프로세서를 포함하며, 상기 프로세서는,
    상기 정기적으로 스케줄링된 리프레쉬를 검출하고,
    상기 리프레쉬 카운터가 0보다 큰 수를 나타내는 지를 결정하고,
    상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여 상기 메모리 제어기가 유휴(idle) 상태인지를 결정하고, 그리고,
    상기 메모리 제어기가 유휴(idle) 상태라는 결정에 응답하여 자동 리프레쉬를 수행하도록 구성되는,
    메모리 시스템.
  11. 제10항에 있어서,
    상기 정기적으로 스케줄링된 리프레쉬가 스킵될 수 없다는 결정에 응답하여, 상기 프로세서는 상기 정기적으로 스케줄링된 리프레쉬의 실행을 변경하도록 추가로 구성되는, 메모리 시스템.
  12. 제11항에 있어서,
    상기 프로세서는 상기 정기적으로 스케줄링된 리프레쉬의 실행 외에도, 상기 자동 리프레쉬의 실행을 제어하도록 추가로 구성되는, 메모리 시스템.
  13. 제12항에 있어서,
    실행될 자동 리프레쉬들의 수는 적어도 하나의 조건에 따라 변화하는, 메모리 시스템.
  14. 제10항에 있어서,
    상기 메모리 제어기가 활성상태이고 상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여, 상기 프로세서는 상기 자동 리프레쉬의 실행을 유지하지 않도록 추가로 구성되는, 메모리 시스템.
  15. 제10항에 있어서,
    상기 프로세서는, 상기 리프레쉬 카운터가 최대값인지를 결정하도록 추가로 구성되는, 메모리 시스템.
  16. 제10항에 있어서,
    상기 리프레쉬 카운터는 비트 카운터인, 메모리 시스템.
  17. 제10항에 있어서,
    상기 휘발성 메모리는 다이나믹 랜덤 액세스 메모리(DRAM) 및 동기 DRAM 중 하나를 포함하는, 메모리 시스템.
  18. 데이터 액세스를 개시하기에 앞서, 적어도 하나의 자동 리프레쉬를 수행하도록 동작가능한 휘발성 메모리;
    정기적으로 스케줄링된 리프레쉬를 검출하기 위한 수단;
    리프레쉬 카운터가 0보다 큰 수를 나타내는 지를 결정하기 위한 수단;
    상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여 메모리 제어기가 유휴(idle) 상태인지를 결정하기 위한 수단; 및
    상기 메모리 제어기가 유휴(idle) 상태라는 결정에 응답하여 자동 리프레쉬를 수행하기 위한 수단을 포함하는,
    메모리 시스템.
  19. 휘발성 메모리에서 리프레쉬 동작들을 수행하기 위한 방법으로서,
    정기적으로 스케줄링될 리프레쉬를 검출하는 단계;
    리프레쉬 카운터가 0보다 큰 수를 나타내는 지를 결정하는 단계;
    상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여 메모리 제어기가 유휴(idle) 상태인지를 결정하는 단계; 및
    상기 메모리 제어기가 유휴(idle) 상태라는 결정에 응답하여 자동 리프레쉬를 수행하는 단계를 포함하는,
    리프레쉬 동작 수행 방법.
  20. 제19항에 있어서,
    수행될 자동 리프레쉬들의 수는 적어도 하나의 조건에 따라 변화하는, 리프레쉬 동작 수행 방법.
  21. 제19항에 있어서,
    상기 정기적으로 스케줄링된 리프레쉬가 스킵될 수 없다는 결정에 응답하여 상기 정기적으로 스케줄링된 리프레쉬를 수행하는 단계를 더 포함하는, 리프레쉬 동작 수행 방법.
  22. 삭제
  23. 제19항에 있어서,
    상기 자동 리프레쉬 및 상기 정기적으로 스케줄링된 리프레쉬의 실행을 방지하는 단계; 및
    상기 휘발성 메모리가 활성 상태라는 결정에 응답하여 수행된 자동 리프레쉬들의 감소된 수를 반영하도록 상기 리프레쉬 카운터를 갱신하는 단계를 더 포함하는, 리프레쉬 동작 수행 방법.
  24. 삭제
  25. 삭제
  26. 제1항에 있어서,
    상기 메모리 제어기가 활성 상태이고 상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 결정에 응답하여 상기 메모리 제어기는 수행된 자동 리프레쉬들의 감소된 수를 반영하기 위해 상기 리프레쉬 카운터를 갱신하도록 추가로 구성되는, 메모리 시스템.
  27. 삭제
  28. 제4항에 있어서,
    상기 적어도 하나의 조건은 상기 리프레쉬 카운터의 크기를 포함하는 조건들의 그룹으로부터 선택되는, 메모리 시스템.
  29. 삭제
  30. 제10항에 있어서,
    상기 메모리 제어기가 활성 상태이고 상기 리프레쉬 카운터가 0보다 큰 수를 나타낸다는 프로세서 결정에 응답하여, 상기 프로세서는 수행된 자동 리프레쉬들의 감소된 수를 반영하기 위해 상기 리프레쉬 카운터를 갱신하도록 추가로 구성되는, 메모리 시스템.
  31. 제7항에 있어서,
    상기 리프레쉬 카운터의 수는 상기 리프레쉬 카운터가 상기 최대값에 도달했다는 결정에 응답하여 일정하게 유지되는, 메모리 시스템.
  32. 제13항에 있어서,
    상기 적어도 하나의 조건은 상기 리프레쉬 카운터의 크기를 포함하는 조건들의 그룹으로부터 선택되는, 메모리 시스템.
  33. 삭제
  34. 삭제
  35. 제20항에 있어서,
    상기 적어도 하나의 조건은 리프레쉬 카운터의 크기를 포함하는 조건들의 그룹으로부터 선택되는, 리프레쉬 동작 수행 방법.
  36. 제6항에 있어서,
    상기 리프레쉬 카운터의 값은 상기 메모리 제어기가 활성 상태라는 결정에 응답하여 감소되는, 메모리 시스템.
  37. 제7항에 있어서,
    상기 리프레쉬 카운터의 값은 상기 리프레쉬 카운터가 상기 최대값에 도달하지 않았다는 결정에 응답하여 증가되는, 메모리 시스템.
  38. 제10항에 있어서,
    상기 메모리 제어기는 상기 리프레쉬 카운터를 제어하도록 구성되며, 상기 메모리 제어기는 상기 휘발성 메모리가 리프레쉬 동작들을 수행하게 지시하도록 추가로 구성되는, 메모리 시스템.
  39. 제14항에 있어서,
    상기 리프레쉬 카운터의 값은 상기 메모리 제어기가 활성 상태라는 결정에 응답하여 감소되는, 메모리 시스템.
  40. 제15항에 있어서,
    상기 리프레쉬 카운터의 값은 상기 리프레쉬 카운터가 상기 최대값에 도달하지 않았다는 결정에 응답하여 증가되는, 메모리 시스템.
  41. 제15항에 있어서,
    상기 리프레쉬 카운터의 값은 상기 리프레쉬 카운터가 상기 최대값에 도달했다는 결정에 응답하여 일정하게 유지되는, 메모리 시스템.
  42. 제19항에 있어서,
    상기 리프레쉬 카운터가 최대값인 지를 결정하는 단계를 더 포함하는, 리프레쉬 동작 수행 방법.
  43. 제19항에 있어서,
    상기 리프레쉬 카운터가 최대값이 아니라는 결정에 응답하여 수행된 자동 리프레쉬들의 증가된 수를 반영하도록 상기 리프레쉬 카운터를 갱신하는 단계를 더 포함하는, 리프레쉬 동작 수행 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8976615B2 (en) 2012-09-17 2015-03-10 Samsung Electronics Co., Ltd. Semiconductor memory device capable of performing refresh operation without auto refresh command

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7930471B2 (en) * 2004-11-24 2011-04-19 Qualcomm Incorporated Method and system for minimizing impact of refresh operations on volatile memory performance
US7590021B2 (en) * 2007-07-26 2009-09-15 Qualcomm Incorporated System and method to reduce dynamic RAM power consumption via the use of valid data indicators
US7965532B2 (en) * 2007-08-28 2011-06-21 Micron Technology, Inc. Enhanced performance memory systems and methods
US8347027B2 (en) * 2009-11-05 2013-01-01 Honeywell International Inc. Reducing power consumption for dynamic memories using distributed refresh control
US8392650B2 (en) * 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
JP2013157047A (ja) * 2012-01-27 2013-08-15 Toshiba Corp 磁気ディスク装置及び同装置におけるデータリフレッシュ方法
KR20130129786A (ko) 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 리프래쉬 방법과 이를 이용한 반도체 메모리 장치
JP5917307B2 (ja) 2012-06-11 2016-05-11 ルネサスエレクトロニクス株式会社 メモリコントローラ、揮発性メモリの制御方法及びメモリ制御システム
CN104488031B (zh) * 2012-10-22 2018-05-25 慧与发展有限责任合伙企业 响应于数据访问执行存储装置的刷新
KR102107470B1 (ko) * 2013-02-07 2020-05-07 삼성전자주식회사 메모리 장치 및 메모리 장치의 리프레시 방법
US20160239442A1 (en) * 2015-02-13 2016-08-18 Qualcomm Incorporated Scheduling volatile memory maintenance events in a multi-processor system
KR102304928B1 (ko) * 2015-05-13 2021-09-27 삼성전자 주식회사 리프레시 명령을 분산시키는 메모리 장치 및 상기 장치를 포함하는 메모리 시스템
KR102326018B1 (ko) 2015-08-24 2021-11-12 삼성전자주식회사 메모리 시스템
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
CN106601286A (zh) * 2016-12-20 2017-04-26 湖南国科微电子股份有限公司 DDRx SDRAM存储器刷新方法及存储器控制器
CN107527648A (zh) * 2017-09-04 2017-12-29 珠海市杰理科技股份有限公司 存储器的刷新方法和系统
CN110556139B (zh) * 2018-05-31 2021-06-18 联发科技股份有限公司 用以控制存储器的电路及相关的方法
US10777252B2 (en) 2018-08-22 2020-09-15 Apple Inc. System and method for performing per-bank memory refresh
CN110299164B (zh) * 2019-06-28 2021-10-26 西安紫光国芯半导体有限公司 一种自适应dram刷新控制方法和dram刷新控制器
KR20230133031A (ko) 2022-03-10 2023-09-19 에스케이하이닉스 주식회사 리프레쉬 제어 장치를 포함하는 메모리 장치 및 메모리 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4984209A (en) 1987-10-30 1991-01-08 Zenith Data Systems Corporation Burst refresh of dynamic random access memory for personal computers
US5651131A (en) 1991-12-18 1997-07-22 Sun Microsystems, Inc. Refreshing a dynamic random access memory utilizing a mandatory or optional refresh
US5907857A (en) 1997-04-07 1999-05-25 Opti, Inc. Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system
US20020069319A1 (en) * 2000-12-01 2002-06-06 Ming-Hsien Lee Method and apparatus of event-driven based refresh for high performance memory controller

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0164735A3 (en) * 1984-06-11 1988-11-09 Nec Corporation A microprocessor having a dynamic memory refresh circuit
JPS61160897A (ja) * 1984-12-31 1986-07-21 Fujitsu Ltd ダイナミツク形ramのリフレツシユ方式
JPH01267896A (ja) 1988-04-19 1989-10-25 Toshiba Corp 半導体メモリ
JPH01307997A (ja) 1988-06-06 1989-12-12 Toshiba Corp メモリ装置
JPH0349094A (ja) * 1989-07-18 1991-03-01 Toshiba Corp メモリ制御装置
JPH0434792A (ja) 1990-05-30 1992-02-05 Ricoh Co Ltd Dram制御方式
JPH06236683A (ja) 1993-02-09 1994-08-23 Oki Electric Ind Co Ltd メモリリフレッシュ制御回路
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
JPH10106259A (ja) 1996-09-26 1998-04-24 Nec Gumma Ltd メモリ制御装置
JPH10199236A (ja) * 1997-01-16 1998-07-31 Matsushita Electric Ind Co Ltd Dramコントローラ
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
JP2005310245A (ja) * 2004-04-20 2005-11-04 Seiko Epson Corp メモリコントローラ、半導体集積回路装置、マイクロコンピュータ及び電子機器
US7930471B2 (en) * 2004-11-24 2011-04-19 Qualcomm Incorporated Method and system for minimizing impact of refresh operations on volatile memory performance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4984209A (en) 1987-10-30 1991-01-08 Zenith Data Systems Corporation Burst refresh of dynamic random access memory for personal computers
US5651131A (en) 1991-12-18 1997-07-22 Sun Microsystems, Inc. Refreshing a dynamic random access memory utilizing a mandatory or optional refresh
US5907857A (en) 1997-04-07 1999-05-25 Opti, Inc. Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system
US20020069319A1 (en) * 2000-12-01 2002-06-06 Ming-Hsien Lee Method and apparatus of event-driven based refresh for high performance memory controller

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8976615B2 (en) 2012-09-17 2015-03-10 Samsung Electronics Co., Ltd. Semiconductor memory device capable of performing refresh operation without auto refresh command

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Publication number Publication date
PL1815479T3 (pl) 2011-05-31
IL183416A (en) 2012-10-31
CN102969017B (zh) 2016-01-06
KR20090071672A (ko) 2009-07-01
JP2011018435A (ja) 2011-01-27
US7930471B2 (en) 2011-04-19
KR20070086505A (ko) 2007-08-27
ES2355737T3 (es) 2011-03-30
EP1815479A1 (en) 2007-08-08
DE602005025243D1 (de) 2011-01-20
BRPI0518259A2 (pt) 2008-11-11
IL183416A0 (en) 2007-09-20
EP1815479B1 (en) 2010-12-08
HK1110987A1 (en) 2008-07-25
ATE491209T1 (de) 2010-12-15
JP5627953B2 (ja) 2014-11-19
HK1179046A1 (zh) 2013-09-19
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