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KR101046304B1 - 메모리 장치 및 리프레시 조정 방법 - Google Patents

메모리 장치 및 리프레시 조정 방법 Download PDF

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KR101046304B1
KR101046304B1 KR1020097006887A KR20097006887A KR101046304B1 KR 101046304 B1 KR101046304 B1 KR 101046304B1 KR 1020097006887 A KR1020097006887 A KR 1020097006887A KR 20097006887 A KR20097006887 A KR 20097006887A KR 101046304 B1 KR101046304 B1 KR 101046304B1
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다카츠구 사사키
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후지쯔 가부시끼가이샤
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Abstract

메모리 보드에 설치한 주기 조정부는, ECC 회로에 의해 데이터의 단일 오류를 검출했을 때, 리프레시 요구 발생부의 리프레시 주기 T1을 T2로 단축하고, 패트롤 제어부에 변경후의 리프레시 주기 T2보다 약간 긴 주기 T3으로 에러 발생 어드레스의 에러 패트롤을 집중적으로 행하게 한다. 에러 패트롤을 시작하고 나서 소정 시간 이상 오류가 검출되지 않으면, 에러 패트롤을 정지한다. 또한, 에러 패트롤을 정지하고 나서 소정 시간 이상 단일 오류가 검출되지 않으면, 리프레시 주기의 단축을 해제하여 원래대로 복귀시킨다.

Description

메모리 장치 및 리프레시 조정 방법{MEMORY DEVICE AND REFRESH ADJUSTING METHOD}
본 발명은 메모리 셀의 리프레시 기능을 구비한 DRAM이나 SDRAM 등의 메모리 장치 및 리프레시 조정 방법에 관한 것이며, 특히 리프레시 주기를 동적으로 변경할 수 있도록 한 메모리 장치 및 리프레시 조정 방법에 관한 것이다.
종래, 리프레시 동작을 필요로 하는 메모리로서 DRAM이나 SDRAM이 알려져 있고, 예를 들어 도 7에 나타내는 메모리 보드에 실장되어, 각종 정보 처리 기기에 설치되어 사용되고 있다.
도 7에 나타내는 종래의 메모리 보드(100)는, 메모리(102), 메모리 제어부(104), 외부 인터페이스부(106), ECC 회로(108), 리프레시 요구 발생부(110) 및 패트롤 제어부(112)로 구성된다.
메모리(102)는 DRAM이나 SDRAM 등으로 구성되기 때문에, 기억 내용을 유지하기 위한 리프레시 동작을 정기적으로 실행해야 한다.
메모리 제어부(104)는 사용하는 디바이스에 의해 결정되는 타이밍에 제어 신호를 출력하여, 메모리(102)에 대한 데이터의 기록과 판독을 제어한다. 외부 인터페이스부(106)는, 프로세서 또는 상위의 제어 장치와의 인터페이스를 행한다.
ECC(Error Checking and Correcting) 회로(108)는 메모리 제어부(104)로부터의 제어에 의해 메모리(102)에 대한 데이터 기록시에 오류 검출 정정 부호(검사 비트)를 생성하여 데이터에 부가하여 메모리(102)에 기록하고, 메모리(102)로부터 데이터를 판독했을 때, 판독한 데이터와의 오류 검출 정정 부호를 사용하여 데이터의 정상(正常)성을 검사하여, 혹시 정정가능한 오류를 검출한 경우는 데이터의 오류를 정정한다. ECC 회로(108)에서 오류 검출 정정 부호를 생성하는 알고리즘으로는, 단일 오류 정정 이중 오류 검출 부호 등이 사용된다.
리프레시 요구 발생부(110)는 메모리(102)의 사양에서 규정되는 리프레시 간격으로 기동하고, 메모리 제어부(104)에 대하여 리프레시 커맨드를 발행하는 트리거를 부여하고, 메모리 제어부(104)로부터 메모리(102)에 리프레시 커맨드를 발행시켜 메모리(102)에 리프레시 동작을 행하게 한다.
패트롤 제어부(112)는 일정 주기로 메모리(102)로부터 데이터를 판독하고, ECC 회로(108)를 사용하여 데이터의 정상성을 검사하여, 정정가능한 오류를 검출한 경우는, 데이터를 정정하여 메모리(102)에 재기록한다.
이러한 메모리 보드(100)의 동작은 다음과 같다. 메모리 제어부(104)는 외부 인터페이스부(106)를 통하여 받은 입출력 요구(라이트 커맨드 또는 리드 커맨드)에 기초하여, 메모리(102)의 제어 신호를 출력하여, 데이터의 기록 또는 판독을 행한다.
또, 데이터의 기록시에는 동시에 ECC 회로(108)를 제어하여, 데이터로부터 에러 정정 부호를 생성하여, 데이터에 부가하여 메모리(102)에 기록한다. 메모리 제어부(104)는 데이터의 판독시에 ECC 회로(108)를 제어하여, 판독한 데이터와 그 에러 정정 부호로부터 오류 검출과 오류 비트를 정정하여 데이터를 출력한다.
오류 검사 부호로서 단일 오류(single error) 정정 이중 오류(double error) 검출 부호를 사용한 경우, 단일 오류는 정정할 수 있고, 이중 오류는 검출하기는 하지만 정정할 수 없다. 정정할 수 없는 이중 오류의 검출에 대해서는, 오류 검출을 프로세서에 통지하여, 통지를 수취한 프로세서는 정정 기록 요구를 발행한다.
외부 인터페이스부(106)는 외부의 프로세서 또는 상위의 제어 장치와 통신하여, 메모리 제어부(104)에 메모리(102)에 대한 데이터의 기록 또는 판독을 요구한다. 또, 외부 인터페이스부(106)는, ECC 회로(108)에서 정정불가능한, 예를 들어 이중 오류가 검출된 경우, 에러 검출의 통지를 프로세서 또는 상위의 제어 장치에 중계한다. 이 에러 통지에 대하여 프로세서 또는 상위 제어 장치는 정정 기록을 요구함으로써, 메모리(102)의 에러가 회복된다.
리프레시 요구 발생부(110)는 미리 설정된 주기로 리프레시 요구를 메모리 제어부(104)에 대하여 행한다. 메모리 제어부(104)는, 리프레시 요구 발생부(110)로부터의 리프레시 요구를 받으면, 메모리(102)에 대하여 리프레시 커맨드를 발행한다. 리프레시 커맨드를 받은 메모리(102)는, 행 어드레스와 열 어드레스로 지정되는 메모리 어레이에 대하여, 행 어드레스를 순서대로 지정하여 1회분의 리프레시 동작을 행한다.
패트롤 제어부(112)는 정기적으로 메모리(102)를 판독하여, ECC 회로(108)에 의해 데이터의 정상성을 검사한다. ECC 회로(108)에서 단일 오류가 검출된 경우는 정정한 데이터를 메모리에 재기록한다. 이 데이터의 정상성을 검사하는 패트롤은 메모리(102)의 전체 어드레스 영역에 대하여 행한다.
특허문헌 1 : 일본 특허 공개 제2002-25299호 공보
특허문헌 2 : 일본 특허 공개 소56-165989호 공보
특허문헌 3 : 일본 특허 공개 소55-163685호 공보
특허문헌 4 : 일본 특허 공개 소56-019599호 공보
그러나, 이러한 종래의 메모리 장치에서는, DRAM이나 SDRAM 등의 메모리 디바이스의 집적도가 향상됨에 따라, 전압, 온도 등 환경 조건에 대하여 마진의 확보가 어려워지고 있다.
이것은 메모리 디바이스에서의 기억 소자의 개개의 특성에 편차가 있기 때문에, 마진이 적은 기억 소자가 포함되는 경우, 동작 시작후의 온도 상승 등에 의해 일시적으로 특정한 기억 소자의 마진이 저하되는 경우가 있다.
이와 같이 기억 소자의 마진이 일시적으로 저하된 경우, 단일 오류가 되는 경우가 있지만, 단일 오류는 ECC 회로에 의해 정정되어, 바로 시스템의 장해로 되지는 않는다. 그러나, 단일 오류의 고장 상태를 장시간 방치해 두면 이중 오류로 이행될 우려가 있다.
이중 오류가 발생하면, 메모리 장치의 시스템 장해가 되어, 이중 오류의 발생을 외부의 프로세서 등에 통지하고, 프로세서로부터의 정정 기록 요구를 받아 이중 오류를 일으킨 메모리의 데이터를 정정하는 처리가 필요해져, 정정 기록을 위해 사용하는 시간이 증대되고, 본래의 처리 성능의 저하를 초래하는 원인이 된다.
본 발명은, ECC 회로에 의해 정정가능한 에러가 검출되었을 때 리프레시 주기를 동적으로 변경하여 정정불가능한 에러로의 이행을 미연에 방지하여 신뢰성을 향상시키는 메모리 장치 및 리프레시 조정 방법을 제공하는 것을 목적으로 한다.
(장치)
본 발명은 기억 소자의 리프레시 동작을 필요로 하는 메모리 장치를 제공한다. 본 발명의 메모리 장치는,
프로세서를 포함하는 상위 장치와의 인터페이스를 행하는 외부 인터페이스부와,
데이터를 기억하는 메모리와,
메모리에 대한 데이터의 기록과 판독을 제어하는 메모리 제어부와,
메모리에 데이터를 기록할 때 오류 검출 정정 부호를 생성하여 부가하고, 메모리로부터 데이터를 판독했을 때에는 오류 검출 정정 부호에 기초하여 오류를 검출했을 때 정정하는 ECC(Error Checking and Correcting) 회로와,
소정의 리프레시 주기마다 리프레시 요구를 발행하여 메모리를 리프레시시키는 리프레시 요구 발생부와,
메모리의 데이터를 정기적으로 판독하여 ECC 회로에 의해 데이터의 정상성을 검사하여, 오류가 검출된 경우는 정정한 데이터를 메모리에 재기록하는 패트롤 제어부와,
ECC 회로에 의해 데이터의 오류를 검출했을 때, 리프레시 요구 발생부의 리프레시 주기를 단축하고, 패트롤 제어부에 에러 발생 어드레스의 집중적인 패트롤을 행하게 하는 주기 조정부
를 구비한 것을 특징으로 한다.
여기서, 주기 조정부는,
ECC 회로로부터 오류의 검출 통지를 수신했을 때, 리프레시 요구 발생부에 대하여 리프레시 주기 T1을 짧은 리프레시 주기 T2로의 단축을 지시하는 리프레시 주기 단축부와,
ECC 회로로부터 수신한 에러 발생 어드레스를 유지하고, 패트롤 제어부에 대하여 변경후의 리프레시 주기 T2보다 약간 긴 주기 T3으로 에러 발생 어드레스를 패트롤하는 에러 패트롤 요구를 발행하는 에러 패트롤 요구 발행부와,
에러 패트롤 요구를 발행하고 나서 소정 시간 이상 ECC 회로로부터 에러 발생 어드레스의 오류의 검출 통지가 수신되지 않은 경우에, 에러 패트롤 요구의 발행을 정지하는 에러 패트롤 요구 해제부와,
에러 패트롤 요구의 발행을 정지하고 나서 소정 시간 이상 ECC 회로로부터 에러 검출 통지가 수신되지 않은 경우에, 리프레시 주기의 단축을 해제하여 원래의 리프레시 주기 T1로 복귀시키는 리프레시 주기 단축 해제부
를 구비한 것을 특징으로 한다.
패트롤 제어부는 주기 조정부로부터의 에러 패트롤 요구를 받았을 때, 통상 행하고 있는 정기적인 패트롤 동작에 추가하여 에러 발생 어드레스에 대한 패트롤을 행한다.
ECC 회로는 상기 메모리의 판독 데이터의 검사 비트에 기초하여 단일 오류를 검출했을 때, 단일 오류를 정정하고, 에러 발생 어드레스를 포함하는 에러 검출 통지를 주기 조정부에 송신한다.
메모리는, 랜덤 액세스 메모리(DRAM) 및 외부로부터 공급되는 클록 신호에 동기하여 데이터의 판독과 기록을 행하는 싱크로너스 다이나믹 랜덤 액세스 메모리(SDRAM)를 포함한다.
(방법)
본 발명은 메모리 장치의 리프레시 조정 방법을 제공한다. 본 발명은,
프로세서를 포함하는 상위 장치와의 인터페이스를 행하는 외부 인터페이스부와,
데이터를 기억하는 메모리와,
메모리의 기록과 판독을 제어하는 메모리 제어부와,
메모리에 데이터를 기록할 때 오류 검출 정정 부호를 생성하여 부가하고, 메모리로부터 데이터를 판독했을 때에는 오류 검출 정정 부호에 기초하여 오류를 검출했을 때 정정하는 ECC 회로와,
메모리에 소정의 리프레시 주기마다 리프레시 요구를 발행하는 리프레시 요구 발생부와,
메모리의 데이터를 정기적으로 판독하여 ECC 회로에 의해 데이터의 정상성을 검사하여, 오류가 검출된 경우는 정정한 데이터를 메모리에 재기록하는 패트롤 제어부
를 구비한 메모리 장치의 리프레시 조정 방법에 있어서,
ECC 회로에 의해 데이터의 오류를 검출했을 때, 리프레시 요구 발생부의 리프레시 주기를 단축하고, 패트롤 제어부에 에러 발생 어드레스의 집중적인 패트롤을 행하게 하는 것을 특징으로 한다.
(발명의 효과)
본 발명에 의하면, ECC 회로에 의해 정정가능한 데이터의, 예를 들어 단일 오류를 검출했을 때, 리프레시 주기를 단축하고, 변경후의 리프레시 주기보다 약간 긴 주기로 에러 발생 어드레스의 에러 패트롤을 집중적으로 행하게 하도록 했기 때문에, 동작 시작후의 온도 상승 등의 동작 조건이 변화하는 환경하에서 마진이 적은 소자가 단일 오류를 일으키더라도, 변경된 짧은 주기에서의 리프레시 동작에 의해 단일 오류를 계속시키지 않도록, 단일 오류가 계속되는 것에 의한 정정불가능한 이중 오류로의 이행을 미연에 방지하여, 시스템 장해가 되는 이중 오류에 대한 정정 기록의 발생 빈도를 억제함으로써, 시스템 성능의 저하를 최소한으로 억제하면서 메모리 장치의 신뢰성을 향상시킬 수 있다.
또, 리프레시 주기를 단축한 상태로, 단일 오류를 검출한 에러 발생 어드레스에 대하여 메모리 패트롤을 집중적으로 실시하고, 이에 따라 리프레시 주기의 단축에 의한 조정의 효과를 측정하여, 조정 효과가 확인되면 리프레시 주기를 원래대로 복귀시키고, 리프레시 주기의 단축에 의한 조정 상태를 필요 이상으로 계속시키지 않도록 하여, 메모리 장치의 처리 부하와 소비 전력의 증가를 방지한다.
도 1은 본 발명에 의한 메모리 장치의 실시형태를 나타낸 블록도.
도 2는 도 1의 메모리의 실시형태를 나타낸 블록도.
도 3은 본 실시형태에 의한 리프레시 조정 처리를 나타낸 타임차트.
도 4는 도 3에 이어지는 리프레시 조정 처리를 나타낸 타임차트.
도 5는 도 1의 리프레시 조정부의 처리 순서를 나타낸 플로우차트.
도 6은 본 발명에 의한 메모리 장치의 다른 실시형태를 나타낸 블록도.
도 7은 종래의 메모리 장치를 나타낸 블록도.
도 1은 본 발명에 의한 메모리 장치의 실시형태를 나타낸 블록도이다. 도 1에서, 본 실시형태의 메모리 장치는 메모리 보드(10)로서 실현되어 있고, 메모리 보드(10)에는 메모리(12), 메모리 제어부(14), 외부 인터페이스부(16), ECC 회로(18), 리프레시 요구 발생부(20), 패트롤 제어부(22) 및 주기 조정부(24)가 설치되어 있다.
주기 조정부(24)에는, 그 처리 기능으로서 리프레시 주기 단축부(26), 에러 패트롤 요구 발행부(28), 에러 패트롤 요구 해제부(30) 및 리프레시 주기 단축 해제부(32)가 설치되어 있다.
메모리(12)는 DRAM 또는 SDRAM 등의 메모리 디바이스이고, 예를 들어 MICRON사 제조의 DDR2 SDRAM 등이 사용된다. 메모리 제어부(14)는, 메모리(12)로서 사용하는 메모리 디바이스에 의해 결정되는 타이밍에 제어 커맨드 신호를 출력하고, 메모리(12)에 대한 데이터의 기록과 판독, 그리고 리프레시 동작 및 패트롤 동작을 제어한다.
외부 인터페이스부(16)는, 메모리 보드(10)를 설치하고 있는 정보 기기의 프로세서나 다른 제어 장치를 포함하는 상위 장치와의 인터페이스 제어를 행한다. 외부 인터페이스부(16)에 의한 인터페이스 제어는, 예를 들어 프로세서로부터의 리드 커맨드 또는 라이트 커맨드의 수신, 프로세서에 대한 리드 데이터의 응답, 프로세서에 대한 메모리 스테이터스 정보의 송신 등이 있다.
ECC 회로(18)는, 메모리 제어부(14)의 제어에 의해 메모리(12)에 대하여 데이터를 기록할 때, 기록 데이터로부터 오류 검출 정정 부호(검사 비트)를 생성하여 데이터에 부가하여, 메모리(12)에 기록한다.
또, ECC 회로(18)는, 메모리 제어 회로(14)의 제어에 의해 메모리(12)로부터 데이터를 판독했을 때, 판독한 데이터와 그 오류 검출 정정 부호를 사용하여 데이터의 정상성을 검사하여, 혹시 정정가능한 오류를 검출한 경우는 데이터의 오류를 정정한다.
본 실시형태에서의 ECC 회로(18)에서는, 오류 검출 정정 부호로서 예를 들어 단일 오류 정정 이중 오류 검출 부호를 사용한 경우를 예로 들고 있다. 이 때문에 ECC 회로(18)는, 판독한 데이터로부터 단일 오류를 검출한 경우에는 이것을 정정한다. 이에 비해 이중 오류 이상의 오류를 검출한 경우에는 오류 정정이 불가능하기 때문에, 시스템 장해로서 외부 인터페이스부(16)를 통해 상위 장치로서의 프로세서에 통지하고, 프로세서로부터의 정정 요구를 받아, 이중 오류가 발생한 데이터의 정정 기록 처리를 행하게 된다.
리프레시 요구 발생부(20)는, 메모리(12)의 사양에서 규정되는 리프레시 주기 T1로 기동하고, 메모리 제어부(14)에 대하여 리프레시 커맨드를 발생하기 위한 트리거 신호를 출력하고, 이 트리거 신호를 받아 메모리 제어부(14)는 메모리(12)에 대하여 리프레시 커맨드를 발행하여 리프레시 동작을 행하게 한다.
패트롤 제어부(22)는, 일정 주기 T4로 메모리(12)로부터 데이터를 판독하고, ECC 회로(18)를 사용하여 데이터의 정상성을 검사하여, 정정가능한 오류인 단일 오류를 검출한 경우는 데이터를 정정하여 메모리(12)에 재기록한다.
이러한 메모리(12), 메모리 제어부(14), 외부 인터페이스부(16), ECC 회로(18), 리프레시 요구 발생부(20) 및 패트롤 제어부(22)는, 기본적으로 도 7에 나타낸 종래의 메모리 보드(100)의 경우와 동일하지만, 이에 더하여 본 발명에서는 새롭게 주기 조정부(24)를 설치하고 있다.
주기 조정부(24)는, ECC 회로(18)에 의해 정정가능한 데이터의 오류를 검출했을 때, 구체적으로는 데이터의 단일 오류를 검출했을 때, 리프레시 요구 발생부(20)의 리프레시 주기를 통상시의 리프레시 주기 T1로부터, 그보다 짧은 리프레시 주기 T2로 단축하고, 패트롤 제어부(22)에 단일 오류가 검출된 에러 발생 어드레스의 집중적인 패트롤을 통상의 패트롤 제어에 더하여 실행시킨다.
이러한 주기 조정부(24)의 기능은, 리프레시 주기 단축부(26), 에러 패트롤 요구 발행부(28), 에러 패트롤 요구 해제부(30) 및 리프레시 주기 단축 해제부(32)의 기능으로서 실현되어 있다.
리프레시 주기 단축부(26)는, ECC 회로(18)로부터 단일 오류의 검출 통지를 수신했을 때, 리프레시 요구 발생부(20)에 대하여 리프레시 주기를 통상시의 주기 T1로부터, 보다 짧은 주기 T2로 단축하는 지시를 행한다.
에러 패트롤 요구 발행부(28)는, ECC 회로(18)로부터 수신한 에러 발생 어드레스를 유지하고, 패트롤 제어부(22)에 대하여 리프레시 주기 단축부(26)에 의한 변경후의 리프레시 주기 T2보다 약간 긴 주기 T3으로 에러 발생 어드레스를 패트롤하는 에러 패트롤 요구를 발행한다.
에러 패트롤 요구 해제부(30)는, 에러 패트롤 요구를 발행하고 나서 소정 시간 이상, ECC 회로(18)로부터 에러 발생 어드레스의 단일 오류의 검출 통지가 수신되지 않은 경우에, 패트롤 제어부(22)에 발행하고 있는 에러 패트롤 요구를 정지한다.
리프레시 주기 단축 해제부(32)는, 에러 패트롤 요구의 발행을 정지하고 나서 소정 시간 이상, ECC 회로(18)로부터 에러 검출 통지가 수신되지 않은 경우에, 리프레시 요구 발생부(20)에 대한 리프레시 주기의 단축을 해제하여 원래의 주기 T1으로 복귀시킨다.
이러한 주기 조정부(24)의 리프레시 주기 단축 기능과 에러 패트롤 요구 기능에 대응하여, 리프레시 요구 발생부(20)는 리프레시 주기를 통상시의 주기 T1로부터 단축 요구시의 주기 T2로 설정 변경하는 기능을 구비하고 있다. 또, 패트롤 제어부(22)에서는, 통상 행하고 있는 주기 T4의 패트롤에 더하여, 주기 조정부(24)로부터 에러 패트롤 요구를 받았을 때에는, 변경후의 리프레시 주기 T2보다 약간 긴 주기 T3으로, 에러 발생 어드레스에 대하여 집중적으로 패트롤을 추가적으로 행 하는 기능을 구비하고 있다.
여기서 주기 조정부(24)에 설치된 리프레시 주기 단축부(26), 에러 패트롤 요구 발행부(28), 에러 패트롤 요구 해제부(30) 및 리프레시 주기 단축 해제부(32)의 기능은, 하드웨어에 의한 컨트롤 논리로서 구성할 수도 있고, 주기 조정부(24)에 설치하고 있는 프로세서에서 실행하는 펌웨어의 프로그램 실행에 의해 실현할 수도 있다.
도 2는 도 1의 메모리 보드(10)에 설치한 메모리(12)의 실시형태를 나타낸 블록도이다. 도 2에서, 메모리(12)는 4 뱅크 구성의 메모리 셀 어레이를 예로 취하고 있고, 메모리 셀 어레이(34-1, 34-2, 34-3, 34-4)를 설치하고 있다.
메모리 셀 어레이(34-1∼34-4)의 각각에 대해서는, 행 디코더(36-1∼36-4), 열 디코더(38-1∼38-4) 및 센스 앰프(40-1∼40-4)가 설치되어 있다.
행 디코더(36-1∼36-4) 및 열 디코더(38-1∼38-4)에 대해서는 어드레스 버퍼(42)가 설치되고, 도 1의 메모리 제어부(14)로부터 어드레스 버스(50)에 의해 지시된 행 어드레스 및 열 어드레스를 디코드하여, 대응하는 메모리가 있는 데이터를 예를 들어 워드(8 비트)를 최소 단위로 액세스하여, 라이트 동작 또는 리드 동작을 행한다.
이 때문에 센스 앰프(40-1∼40-4)에 대해서는 IO 버퍼(44)가 설치되고, IO 버퍼(44)에 대해서는 도 1의 외부 인터페이스부(16)로부터의 데이터 버스(52)가 ECC 회로(18)를 통해 접속되어 있다.
또, 메모리(12)에는 컨트롤 논리(46)와 리프레시 카운터(48)가 설치되어 있 다. 컨트롤 논리(46)는 메모리 제어부(14)로부터의 어드레스 버스(50)와 제어 커맨드선(54)을 입력하고 있고, 제어 커맨드선(54)에 기초하는 제어 커맨드 신호에 기초하여 메모리(12)의 제어 구동을 행한다. 컨트롤 논리(46)에 의한 메모리(12)의 제어 구동으로는, 라이트 동작, 리드 동작, 리프레시 동작 및 패트롤 동작이 주된 제어 동작이다.
또, 메모리(12)에는 리프레시 카운터(48)가 설치되어 있고, 컨트롤 논리(46)에 대하여 도 1의 메모리 제어부(14)로부터 리프레시 커맨드가 수신되었을 때, 리프레시 카운터(48)로 정해지는 메모리 셀 어레이(34-1∼34-4)의 열 어드레스를 순서대로 지정하여, 1회의 리프레시 동작을 실행한다.
여기서 4 뱅크의 메모리 셀 어레이(34-1∼34-4)에서의 행수는 예를 들어 각각 8192 행이며, 리프레시 실행시에는 4 뱅크 동시에 행한다. 이 때문에 리프레시 카운터(48)는 1회의 리프레시 커맨드를 받았을 때 8192 행분의 행 어드레스를 순서대로 발생시켜, 메모리 셀 어레이(34-1∼34-4)에서의 모든 기억 소자(셀)의 리프레시 동작을 실행한다.
이 8192 행 어드레스의 순차 발생에 의한 리프레시 동작의 주기는 예를 들어 64ms이며, 따라서 1개의 행 어드레스당 리프레시 주기는 7.8125㎲가 된다.
메모리 셀 어레이(34-1∼34-4)에 설치되어 있는 기억 소자에 대한 리프레시 동작은, 리드 동작에서의 데이터 출력을 제외한 동작 순서와 동일하며, 다음과 같다.
(1) 프리차지 스위치를 온하여 내부 데이터선을 프리차지 전원 라인의 전압 (센스 앰프 임계 전압)과 동일한 전압으로 한다.
(2) 프리차지 스위치를 오프한다. 이 때 내부 데이터선에는, 기생 용량에 의해 프리차지된 전압이 유지된다.
(3) 워드선을 선택하여 전압을 부여하고, 이에 의해 기억 소자에서의 FET의 소스, 드레인 사이가 도통하여, 커패시터의 정보가 내부 데이터선에 나타나고, 이 때 내부 데이터선은 프리차지 전압(임계 전압)이 되어 있기 때문에, 커패시터에 전하가 있는 데이터 1의 경우는 임계 전압을 넘는 전압값이 되고, 전하가 없는 데이터 0의 경우에는 임계 전압을 밑도는 전압값이 된다.
(4) 센스 앰프를 동작하여, 내부 데이터선의 전압을 임계 전압을 기준으로 0과 1에 해당하는 전압으로 변환하여 출력하고, 이 때 기억 소자의 커패시터에는 동일한 데이터가 다시 기억된다.
다음으로 도 3 및 도 4의 타임차트를 참조하여, 도 1의 실시형태에서의 리프레시 조정 동작을 설명한다.
도 3의 (A)는 ECC 회로(18)의 오류 검출 통지, 도 3의 (B)는 패트롤 제어부(22)의 패트롤 동작, 도 3의 (C)은 패트롤 제어부(22)에 대한 주기 조정부(24)로부터의 에러 패트롤 요구에 대한 ECC 회로(18)에 의한 정상 횟수, 또한 도 3의 (D)는 리프레시 요구 발생부(20)로부터의 리프레시 요구를 나타내고 있다.
도 3에서, 통상은 패트롤 제어부(22)는 도 3의 (B)와 같이 주기 T4로 패트롤 트리거 신호(60-1, 60-2, 60-3, 60-4)를 출력하고 있고, 이 패트롤 트리거 신호(60-1, 60-2)를 받아, 메모리 제어부(14)는 메모리(12)에 대하여 패트롤 커맨드 를 발행하여 패트롤 동작을 행하게 하고 있다.
한편, 리프레시 요구 발생부(20)에서는, 통상은 주기 T1로 메모리 제어부(14)에 대하여 리프레시 트리거 신호(62-1, 62-2)를 출력하고 있고, 이 리프레시 트리거 신호(62-1, 62-2)를 받으면, 메모리 제어부(14)는 메모리(12)에 대하여 리프레시 커맨드를 발행하여, 주기 T1의 사이에 예를 들어 8192 행분의 리프레시 동작을 행하게 한다.
이 상태에서, 예를 들어 시각 t1에서 ECC 회로(18)가 메모리(12)의 판독 데이터에 관하여 정정가능한 단일 오류를 검출했다고 하면, 도 3의 (A)의 오류 검출 통지(64)가 주기 조정부(24)에서 수신되고, 동시에 단일 오류를 검출한 에러 발생 어드레스가 수신 유지된다.
시각 t1에서 단일 오류의 에러 검출 통지(64)가 수신되면, 주기 조정부(24)의 리프레시 주기 단축부(26)가 동작하여, 리프레시 요구 발생부(20)에 대하여, 그 때까지의 주기 T1로부터, 보다 짧은 주기 T2로의 리프레시 주기의 설정 변경을 요구한다.
이 때문에 리프레시 요구 발생부(20)는, 시각 t1 이후에 관해서는 설정 변경된 짧은 리프레시 주기 T2로 리프레시 트리거 신호(62-3, 62-4, 62-5,ㆍㆍㆍ)를 발생하고, 메모리 제어부(14)로부터의 리프레시 커맨드에 의해 메모리(12)는, 그 때까지의 주기 T1보다 짧은 주기 T2로 리프레시 동작을 행하고, 이에 의해 단일 오류를 검출한 메모리(12)의 리프레시 동작이 짧은 시간 간격으로 행해져, 단일 오류의 원인이 된 기억 소자의 커패시터의 전압을 적정한 전압으로 단시간에 회복시킨다.
또, 시각 t1에서 단일 오류의 오류 검출 통지가 수신되면, 주기 조정부(24)의 에러 패트롤 요구 발행부(28)가 패트롤 제어부(22)에 대하여, 에러 발생 어드레스에 대한 에러 패트롤 요구를 발행한다.
이것을 받아 패트롤 제어부(22)는, 도 3의 (B)와 같이, 주기 T4로 행하고 있는 통상의 패트롤 트리거 신호(60-1, 60-2, 60-3, 60-4,ㆍㆍㆍ)에 더하여, 시각 t1 이후에 관해서는 변경후의 최초의 리프레시 트리거 신호(62-3)에 동기하여, 변경후의 리프레시 주기 T2보다 약간 긴 주기 T3으로 에러 패트롤 요구에 대응한 추가 패트롤 트리거 신호(66-1, 66-2, 66-3,ㆍㆍㆍ)를 발생한다.
이 추가 패트롤 트리거 신호(66-1, 66-2, 66-3,ㆍㆍㆍ)를 받은 메모리 제어부(14)는, 에러 발생 어드레스를 지정하여 패트롤 커맨드를 메모리(12)에 발행하고, 그 결과 리프레시 동작이 행해진 직후의 에러 검출 어드레스에 대하여 추가적인 패트롤 동작이 실행되고, 단축한 리프레시 주기의 리프레시 동작에 따르는 에러 발생 어드레스의 조정의 효과를 측정한다.
시각 t1로부터의 단축한 리프레시 주기 T2에 의한 리프레시 동작은, 일정 시간 이상, ECC 회로(18)에 의한 에러 발생 어드레스의 정상성이 계속될 때까지 행해진다.
구체적으로는, 패트롤 제어부(22)에 대한 에러 패트롤 요구에 기초하는 주기 T3의 추가 패트롤 트리거 신호(66-1, 66-2, 66-3,ㆍㆍㆍ)에 의한 패트롤 동작시에 판독된 에러 검출 어드레스의 데이터에 관하여, ECC 회로(18)에 의한 정상 검출 횟수를 주기 조정부(24)에 설치한 에러 패트롤 요구 해제부(30)에서 계수하고 있고, 미리 정한 소정 횟수 N에 도달했을 때, 패트롤 제어부(22)에 대한 에러 패트롤 요구를 해제한다.
즉, 도 4의 (C)의 정상 횟수에 나타낸 바와 같이, 추가 패트롤 트리거 신호(66-N)에 따르는 패트롤 동작에서 ECC 회로(18)에 의한 에러 검출의 정상 횟수가 N회에 도달하여 주기 T3를 경과한 후의 시각 t2의 타이밍에, 에러 패트롤 요구 해제부(30)는 패트롤 제어부(22)에 대한 에러 패트롤 요구를 해제하고, 이 때문에 패트롤 제어부(22)로부터의 패트롤 트리거 신호는 주기 T4의 통상의 상태로 되돌아간다.
또한 시각 t2에서 에러 패트롤 요구를 해제하고 나서 소정 시간 T5의 사이, ECC 회로(18)로부터 단일 오류의 에러 검출 통지를 얻을 수 없는 경우는, 시각 t3에서 주기 조정부(24)에 설치하고 있는 리프레시 주기 단축 해제부(32)가 리프레시 요구 발생부(20)에 대한 설정 변경을 해제하여 원래의 주기 T1로 복귀시킨다.
구체적으로는, 도 4의 (D)에 나타낸 바와 같이, 시각 t2에서 에러 패트롤 요구를 해제한 후의 리프레시 트리거 신호를 계수하여, 리프레시 횟수의 3카운트한 시각 t3의 타이밍에 리프레시 주기의 단축을 해제하여 통상의 주기 T1로 복귀시킨다.
도 5는 도 1의 주기 조정부(24)의 처리 순서를 나타낸 플로우차트이고, 주기 조정부(24)의 기능을 펌웨어 등의 프로그램의 실행에 의해 실현하는 경우의 프로그램 내용을 동시에 나타내고 있다.
도 5에서 주기 조정 처리는, 우선 단계 S1에서 ECC 회로(18)로부터의 단일 오류의 검출 통지를 수신하면, 단계 S2에서 에러 발생 어드레스를 기록한 후, 단계 S3에서 리프레시 주기 단축부(26)가 리프레시 요구 발생부(20)에 대하여, 그 때까지의 주기 T1을 짧은 주기 T2로 설정 변경하는 지시를 행한다.
이어서, 단계 S4에서 에러 패트롤 요구 발행부(28)가 패트롤 제어부(22)에 대하여 리프레시 주기 T2보다 약간 긴 주기 T3으로 에러 발생 어드레스의 패트롤 실시를 요구하는 에러 패트롤 요구를 발행한다.
이어서, 단계 S5에서 ECC 회로(18)로부터의 에러 패트롤 요구에 따르는 추가적인 패트롤 제어의 실행으로 판독된 데이터에 관한 단일 오류의 에러 검출 통지의 유무를 체크하고, 단계 S6에서 일정 시간, 단일 오류의 에러 검출 통지가 없는 상태가 계속되는 경우에는 단계 S8로 진행하여, 패트롤 제어부(22)에 대하여 에러 패트롤 요구 해제부(30)가 에러 패트롤 요구의 발행을 해제하여, 추가적인 패트롤을 정지시킨다.
한편, 단계 S5에서 일정 시간이 경과하기 전에 ECC 회로(18)로부터 단일 오류의 에러 검출 통지가 있었던 경우에는, 단계 S6의 일정 시간 경과를 계수하고 있는 타이머 카운터를 단계 S7에서 리셋하고, 다시 단계 S5부터의 처리를 반복한다.
단계 S8에서 패트롤 제어부(22)에 대한 에러 패트롤 요구를 정지하면, 단계 S9에서 다시 ECC 회로(18)로부터의 단일 오류의 검출 통지를 감시하고, 단계 S10에서 단일 오류의 검출 통지 없는 상태가 일정 시간 계속된 것을 판별하면, 단계 S11로 진행하여, 리프레시 요구 발생부(20)에 대하여 리프레시 주기 T2의 설정 해제를 지시하고, 통상의 리프레시 주기 T1로 복귀시킨다. 단계 S9에서 일정 시간이 경과하기 전에 ECC 회로(18)로부터 단일 오류의 검출 통지가 있으면, 단계 S2로 되돌아가, 새로운 단일 오류에 대한 주기 조정 처리를 시작한다.
이러한 단계 S1∼S11의 처리를, 단계 S12에서 정지 지시가 있을 때까지 반복한다.
도 6은 본 발명에 의한 메모리 장치의 다른 실시형태를 나타낸 블록도이고, 이 실시형태에서는, 메모리 보드(10)상에 복수의 메모리(12-1∼12-4)를 설치한 것을 특징으로 한다.
도 6에서, 메모리 보드(10)에는, 도 1의 실시형태와 마찬가지로, 메모리 제어부(14), 외부 인터페이스부(16), ECC 회로(18), 리프레시 요구 발생부(20), 패트롤 제어부(22) 및 주기 조정부(24)가 설치되고, 주기 조정부(24)에는 리프레시 주기 단축부(26), 에러 패트롤 요구 발행부(28), 에러 패트롤 요구 해제부(30) 및 리프레시 주기 단축 해제부(32)의 기능이 설치되고 있고, 이 점은 도 1의 실시형태와 구성 및 동작은 동일하다.
이에 비해 메모리 보드(10)의 메모리로서 본 실시형태에서는, 4개의 메모리(12-1∼12-4)를 설치하고, 메모리 용량을 4배로 하고 있다. 각각의 메모리(12-1∼12-4)는 도 2에 나타낸 메모리(12)와 동일한 구성을 구비하고 있다.
이와 같이 복수의 메모리(12-1∼12-4)를 설치한 경우, 리프레시 요구 발행부(20)로부터의 리프레시 트리거 신호를 받았을 때, 메모리 제어부(14)는 4개의 메모리(12-1∼12-4)에 대하여 병렬적으로 리프레시 커맨드를 발행하고, 메모리(12-1∼12-4)에 관하여, 예를 들어 1회의 리프레시 동작에 관하여 도 2에 나타낸 바와 같이, 8192의 행 어드레스를 순서대로 지정한 리프레시 동작을 병렬적으로 반복하고 있다.
이에 비해 패트롤 제어부(22)로부터 패트롤 트리거 신호를 받았을 때, 메모리 제어부(14)는 메모리 12-1, 12-2, 12-3, 12-4의 순서로 메모리 어드레스를 지정하여 패트롤 동작을 행한다. 이 때문에, 1회의 패트롤 동작의 주기는 도 1의 1대의 메모리(12)를 설치한 경우에 비하여, 도 6의 실시형태에서는 4대의 메모리(12-1∼12-4)를 설치하고 있기 때문에 4배의 패트롤 주기를 필요로 하게 된다.
또, 메모리(12-1∼12-4)를 설치한 경우에는, 리프레시 동작에 관해서는 메모리(12-1∼12-4)가 독립적이고 병렬적으로 할 수 있기 때문에, 주기 조정부(24)에 의한 리프레시 주기의 단축은, 단일 오류가 검출된 메모리에 대해서만 행해도 되고, 4대의 메모리(12-1∼12-4) 전체에 대해 행해도 된다.
또, 메모리(12-1∼12-4)의 예를 들어 2개 중복하여 단일 오류가 검출되어 있는 경우에는, 각각의 에러 발생 어드레스를 대상으로, 리프레시 주기의 단축에 따르는 리프레시 주기 조정 효과를 확인하기 위한 추가 패트롤을 행하게 된다.
상기 실시형태는 리프레시 동작을 필요로 하는 메모리로서 DRAM과 SDRAM을 예로 취하는 것이었지만, 본 발명은 이에 한정되지 않고, 리프레시 동작을 필요로 하는 적절한 메모리 디바이스에 대해 그대로 적용할 수 있다.
또, 상기 실시형태에서는, ECC 회로로서 단일 오류 정정 이중 오류 부호를 이용하는 경우를 예로 취하는 것이었지만, 이에 한정되지 않고, 적절한 검출 정정 능력을 갖는 오류 검출 정정 부호이어도 된다.
또, 상기 실시형태에서의 단일 오류 검출시의 리프레시 주기의 단축의 정도는, 통상의 리프레시 주기 T1에 비해 짧은 주기 T2가 되는 적절한 단축 비율로 할 수 있고, 이 단축할 수 있는 리프레시 주기 T2의 정도는 메모리(12)에 사용하는 메모리 디바이스의 사용에 의해 결정되는 값이 된다.
또, 상기 실시형태에서는, 카운터에 의한 트리거 신호의 계수로 에러 검출 통지를 일정 시간 이상 얻을 수 없는 상태를 판정하고 있지만, 타이머를 사용하여 시간 경과를 판정하도록 해도 된다.
또 본 발명은, 그 목적과 이점을 손상시키지 않는 적절한 변경을 포함하며, 또한 상기 실시형태에 나타낸 수치에 의해 한정되지 않는다.

Claims (10)

  1. 상위 장치와의 인터페이스를 행하는 외부 인터페이스부와,
    데이터를 기억하는 메모리와,
    상기 메모리에 대한 데이터의 기록과 판독을 제어하는 메모리 제어부와,
    상기 메모리에 데이터를 기록할 때 오류 검출 정정 부호를 생성하여 부가하고, 상기 메모리로부터 데이터를 판독했을 때에는 상기 오류 검출 정정 부호에 기초하여 오류를 검출했을 때 정정하는 ECC(Error Checking and Correcting) 회로와,
    소정의 리프레시 주기마다 리프레시 요구를 발행하여 상기 메모리를 리프레시시키는 리프레시 요구 발생부와,
    상기 메모리의 데이터를 정기적으로 판독하여 상기 ECC 회로에 의해 데이터의 정상성을 검사하여, 오류가 검출된 경우는 정정한 데이터를 상기 메모리에 재기록하는 패트롤 제어부와,
    상기 ECC 회로에 의해 데이터의 오류를 검출했을 때, 상기 리프레시 요구 발생부의 리프레시 주기를 단축하고, 상기 패트롤 제어부에 에러 발생 어드레스에 대하여 통상 행하고 있는 정기적인 패트롤 동작에 추가하여 패트롤을 행하게 하는 주기 조정부
    를 구비한 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 주기 조정부는,
    상기 ECC 회로로부터 오류의 검출 통지를 수신했을 때, 상기 리프레시 요구 발생부에 대하여 리프레시 주기의 단축을 지시하는 리프레시 주기 단축부와,
    상기 ECC 회로로부터 수신한 에러 발생 어드레스를 유지하고, 상기 패트롤 제어부에 대하여 상기 리프레시 주기 단축부에 의한 변경후의 리프레시 주기보다 약간 긴 주기로 상기 에러 발생 어드레스를 패트롤하는 에러 패트롤 요구를 발행하는 에러 패트롤 요구 발행부와,
    상기 에러 패트롤 요구를 발행하고 나서 소정 시간 이상 상기 ECC 회로로부터 상기 에러 발생 어드레스의 오류의 검출 통지가 수신되지 않은 경우에, 상기 에러 패트롤 요구의 발행을 정지하는 에러 패트롤 요구 정지부와,
    상기 에러 패트롤 요구의 발행을 정지하고 나서 소정 시간 이상 상기 ECC 회로로부터 오류의 검출 통지가 수신되지 않은 경우에, 상기 리프레시 주기의 단축을 해제하여 원래대로 복귀시키는 리프레시 주기 단축 해제부
    를 구비한 것을 특징으로 하는 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 ECC 회로는 상기 메모리의 판독 데이터의 오류 검출 정정 부호에 기초하여 단일 오류를 검출했을 때, 상기 단일 오류를 정정하고, 에러 발생 어드레스를 포함하는 에러 검출 통지를 상기 주기 조정부에 송신하는 것을 특징으로 하는 메모리 장치.
  5. 삭제
  6. 프로세서를 포함하는 상위 장치와의 인터페이스를 행하는 외부 인터페이스부와,
    데이터를 기억하는 메모리와,
    상기 메모리에 대한 데이터의 기록과 판독을 제어하는 메모리 제어부와,
    상기 메모리에 데이터를 기록할 때 오류 검출 정정 부호를 생성하여 부가하고, 상기 메모리로부터 데이터를 판독했을 때에는 상기 오류 검출 정정 부호에 기초하여 오류를 검출했을 때 정정하는 ECC 회로와,
    소정의 리프레시 주기마다 리프레시 요구를 발행하여 상기 메모리를 리프레시시키는 리프레시 요구 발생부와,
    상기 메모리의 데이터를 정기적으로 판독하여 상기 ECC 회로에 의해 데이터의 정상성을 검사하여, 오류가 검출된 경우는 정정한 데이터를 상기 메모리에 재기록하는 패트롤 제어부
    를 구비한 메모리 장치의 리프레시 조정 방법에 있어서,
    상기 ECC 회로에 의해 데이터의 오류를 검출했을 때, 상기 리프레시 요구 발생부의 리프레시 주기를 단축하고, 상기 패트롤 제어부에 에러 발생 어드레스에 대하여 통상 행하고 있는 정기적인 패트롤 동작에 추가하여 패트롤을 행하게 하는 것을 특징으로 하는 메모리 장치의 리프레시 조정 방법.
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