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KR101042833B1 - 셀 밸런싱 회로 및 이를 구비하는 이차전지 - Google Patents

셀 밸런싱 회로 및 이를 구비하는 이차전지 Download PDF

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KR101042833B1
KR101042833B1 KR1020090073741A KR20090073741A KR101042833B1 KR 101042833 B1 KR101042833 B1 KR 101042833B1 KR 1020090073741 A KR1020090073741 A KR 1020090073741A KR 20090073741 A KR20090073741 A KR 20090073741A KR 101042833 B1 KR101042833 B1 KR 101042833B1
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Abstract

본 발명은 자가 밸런싱 기능을 갖는 셀 밸런싱 회로 및 이를 구비하는 이차전지에 관한 것이다. 본 발명에 의하면, 직렬 연결된 다수의 단위 셀에 대한 셀 밸런싱을 실시하기 위한 회로에 있어서, 상기 다수의 단위 셀들 중 인접한 두 단위 셀 마다 하나씩 마련되는 밸런싱부를 포함하며, 상기 밸런싱부는 상기 인접한 두 단위 셀 중 높은 전압의 단위 셀만 방전되도록 방전 경로를 설정하는 방전부와, 상기 인접한 두 단위 셀의 전압을 이용하여 상기 방전부에 동작신호를 제공하는 전압 분배부를 구비하는 것을 특징으로 하는 셀 밸런싱 회로 및 이를 구비하는 이차전지가 제공된다.
Figure R1020090073741
베어셀, 이차전지, 밸런싱, 회로, FET, 전압, 분배

Description

셀 밸런싱 회로 및 이를 구비하는 이차전지{CIRCUIT FOR BALANCING CELLS AND SECONDARY BATTERY WITH THE SAME}
본 발명은 셀 밸런싱 회로 및 이를 구비하는 이차전지에 관한 것으로서, 특히 자가 밸런싱 기능을 갖는 셀 밸런싱 회로 및 이를 구비하는 이차전지에 관한 것이다.
최근 전자, 통신 및 컴퓨터 산업의 급속한 발전에 따라 휴대용 전자기기의 보급이 늘어나고 있다. 휴대용 전지기기의 전원으로는 재충전이 가능한 이차전지가 주로 사용되고 있다.
고출력의 전원이 필요한 경우, 직렬 연결된 다수 개의 단위 셀을 구비하는 이차전지가 사용된다. 이와 같이 직렬 연결된 다수의 단위 셀을 구비하는 이차전지를 사용하는 경우, 셀 밸런싱(cell balancing)이 중요하다. 셀 밸런싱은 직렬 연결된 각 단위 셀 사이의 전압차가 허용범위 내에 있도록 유지시키는 것이다. 셀 밸런싱은 이차전지의 수명 및 출력 전력에 큰 영향을 미친다. 셀 밸런싱이 되지 않은 단위 셀은 열화되고, 결국에는 이차전지의 수명을 단축시키고 출력 전력을 감소시킨다.
종래의 셀 밸런싱은 제어 IC가 각 단위 셀의 전압을 기준 전압과 비교하고, 제어 IC가 각 단위 셀에 대응하여 형성된 방전 경로를 통해 기준 전압을 초과하는 단위 셀에 대한 방전을 실시함으로써, 이루어지고 있다.
본 발명의 목적은 제어 IC가 없어도 셀 밸런싱을 실시하는 셀 밸런싱 회로 및 이를 구비하는 이차전지에 관한 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일측면에 따르면,
직렬 연결된 다수의 단위 셀에 대한 셀 밸런싱을 실시하기 위한 회로에 있어서, 상기 다수의 단위 셀들 중 인접한 두 단위 셀 마다 하나씩 마련되는 밸런싱부를 포함하며, 상기 밸런싱부는 상기 인접한 두 단위 셀 중 높은 전압의 단위 셀만 방전되도록 방전 경로를 설정하는 방전부와, 상기 인접한 두 단위 셀의 전압을 이용하여 상기 방전부에 동작신호를 제공하는 전압 분배부를 구비하는 것을 특징으로 하는 셀 밸런싱 회로가 제공된다.
상기 밸런싱부는 상기 인접한 두 단위 셀 중 상기 인접한 두 단위 셀의 평균 전압 보다 높은 전압을 갖는 단위 셀만이 방전되도록 구비될 수 있다.
상기 방전부와 상기 전압 분배부는 병렬로 연결되며, 상기 전압 분배부는 직렬로 연결된 저항값이 동일한 두 개의 저항을 구비하고, 상기 전압 분배부의 두 저항 사이에 위치하는 노드가 상기 방전부와 연결될 수 있다.
상기 밸런싱부의 방전부는, 상기 직렬로 연결되며 상기 전압 분배부의 동작신호를 전달받는 2개의 스위칭 소자를 구비하는 스위칭부를 구비하며, 상기 2개의 스위칭 소자 사이에 위치하는 노드가 상기 인접한 두 단위 셀 사이에 위치하는 노드에 전기적으로 연결될 수 있다.
상기 2개의 스위칭 소자 중 하나는 P채널 FET이며, 다른 하나는 N채널 FET일 수 있다. 이때, 상기 2개의 스위칭 소자는 소스가 서로 연결되며, 상기 P채널 FET의 드레인은 상기 인접한 두 단위 셀의 음극과 연결되고, 상기 N채널 FET의 드레인은 상기 인접한 두 단위 셀의 양극과 연결될 수 있다. 또한, 상기 P채널 FET의 게이트와 상기 N채널 FET의 게이트에 상기 전압 분배부의 동작신호가 전달될 수 잇다.
상기 방전부는 상기 스위칭부가 2개 이상이 병렬로 연결되어 형성될 수 있다.
상기 밸런싱부는 상기 방전부의 양단에 각각 전기적으로 연결된 전력소비용 저항을 더 구비할 수 있다.
본 발명의 다른 측면에 따르면, 상기 셀 밸런싱 회로를 구비하는 이차전지가 제공된다.
본 발명의 구성을 따르면 앞서서 기재한 본 발명의 목적을 모두 달성할 수 있다. 구체적으로는 본 발명에 의하면, 제어 IC 없이도 셀 밸런싱이 가능하므로, 이차전지의 제조 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 셀 밸런싱 회로를 구비하는 이차전지에 대한 회로도이다.
도1을 참조하면, 이차전지(100)는 셀 모듈(200)과, 셀 밸런싱 회로(300)를 구비한다.
셀 모듈(200)은 전기 에너지를 저장하고 외부에 제공하는 구성으로서, 직렬 연결된 제1 단위 셀(210)과, 제2 단위 셀(220)과, 제3 단위 셀(230)을 구비한다. 각 단위 셀(210, 220, 230)은 보호회로를 구비하지 않는 베어셀로 형성될 수 있다. 제1 단위 셀(210)은 양극(211)과 음극(212)을 구비한다. 제2 단위 셀(220)은 양극(221)과, 제1 단위 셀(210)의 양극(211)과 음극(222)을 구비한다. 제3 단위 셀(230)은 양극(231)과, 제2 단위 셀(220)의 양극(221)과 연결된 음극(232)을 구비한다. 본 실시예에서는 셀 모듈(200)이 직렬 연결된 3개의 단위 셀을 구비하는 것으로 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 셀 모듈(200)은 직렬 연결된 4개 이상의 단위 셀을 구비할 수도 있다.
셀 밸런싱 회로(300)는 제1 밸런싱부(400)와, 제2 밸런싱부(500)를 구비한다. 셀 밸런싱 회로(300)는 셀 모듈(200)에 대한 셀 밸런싱을 실시한다. 각 밸런싱부(400, 500)는 인접한 두 단위 셀 마다 하나씩 형성된다. 셀 모듈(200)이 직렬 연 결된 4이상의 N개의 단위 셀을 구비하는 경우, (N-1)개의 밸런싱부가 인접한 두 단위 셀 마다 하나씩 대응하여 구비된다.
제1 밸런싱부(400)는 제1 방전부(410)와, 제1 전압 분배부(450)와, 제1, 제2 전력소비용 저항(460a, 460b)을 구비한다. 제1 밸런싱부(400)는 셀 모듈(200)의 제1 단위 셀(210)과 제2 단위 셀(220)에 대한 셀 밸런싱을 실시한다.
제1 방전부(410)는 병렬로 연결된 제1 스위칭부(420)와, 제2 스위칭부(430)와, 제3 스위칭부(440)를 구비한다. 제1 방전부(410)의 양단은 제1 단위 셀(210)의 음극(212) 및 제2 단위 셀(220)의 양극(221)에 전기적으로 연결되어 방전 전류의 경로를 설정한다.
제1 스위칭부(420)는 직렬로 연결된 제1 스위칭 소자(421)과, 제2 스위칭 소자(422)를 구비한다. 제1 스위칭 소자(421)와 제2 스위칭 소자(422)의 사이에 위치하는 노드(node)(423)는 제1 단위 셀(210)과 제2 단위 셀(220)의 사이에 위치하는 노드(213)와 전기적으로 연결된다. 이에 따라, 제1 단위 셀(210)의 방전 경로(214)와, 제2 단위 셀(220)의 방전 경로(224)가 형성된다. 제1 단위 셀(210)의 방전 경로(214)는 제1 단위 셀(210)의 양극(211)로부터 두 단위 셀(210, 220) 사이에 위치하는 노드(213)와, 두 스위칭 소자(421, 422) 사이에 위치하는 노드(423)를 차례대로 거쳐 제1 단위 셀(210)의 음극(212)까지 이어지는 경로이다. 제1 단위 셀(210) 의 방전 경로(214) 상에 제1 스위칭 소자(421)가 위치한다. 제2 단위 셀(220)의 방전 경로(224)는 제2 단위 셀(220)의 양극(221)로부터 두 스위칭 소자(421) 사이에 위치하는 노드(423)와, 두 단위 셀(210, 220) 사이에 위치하는 노드(213)를 차례대로 거쳐 제2 단위 셀(220)의 음극(222)까지 이어지는 경로이다. 제2 단위 셀(220)의 방전 경로(224) 상에 제2 스위칭 소자(422)가 위치한다. 제1 스위칭부(420)는 제1 단위 셀(210)과 제2 단위 셀(220) 사이의 전압에 차이가 있을 때, 두 단위 셀(210, 220) 중 높은 전압을 갖는 단위 셀의 방전 경로만을 개방한다.
제1 스위칭 소자(421)는 P채널 FET로 이루어지며, 제1 단위 셀(210)의 방전 경로(214)를 개방하거나 차단한다. 제1 스위칭 소자(421)의 소스(S)는 두 단위 셀(210, 220)의 사이에 위치하는 노드(213)와 전기적으로 연결된다. 따라서, 제1 스위칭 소자(421)의 소스(S)에는 제1 단위 셀(210)의 전압이 인가된다. 제1 스위칭 소자(421)의 게이트(G)는 제1 전압 분배부(450)와 전기적으로 연결된다. 따라서, 제1 스위칭 소자(421)의 게이트(G)에는 두 단위 셀(210, 220)의 평균 전압이 인가된다. 제1 스위칭 소자(421)의 드레인(D)은 제1 단위 셀(210)의 음극(212)과 전기적으로 연결된다. 제1 스위칭 소자(421)가 P채널 FET이므로, 제1 스위칭 소자(421)의 게이트(G)에 인가되는 전압이 제1 스위칭 소자(421)의 소스(S)에 인가되는 전압보다 작은 경우인 제1 단위 셀(210)의 전압이 두 단위 셀(210, 220)의 평균 전압보다 클 때에만, 제1 스위칭 소자(421)가 온되어, 제1 단위 셀(210)을 방전시킨다.
제2 스위칭 소자(422)는 N채널 FET로 이루어지며, 제2 단위 셀(220)의 방전 경로(224)를 개방하거나 차단한다. 제2 스위칭 소자(422)의 소스(S)는 두 단위 셀(210, 220)의 사이에 위치하는 노드(213)와 전기적으로 연결된다. 따라서, 제2 스위칭 소자(422)의 소스(S)에는 제1 단위 셀(210)의 전압이 인가된다. 제2 스위칭 소자(422)의 게이트(G)는 제1 전압 분배부(450)와 전기적으로 연결된다. 따라서, 제2 스위칭 소자(422)의 게이트(G)에는 두 단위 셀(210, 220)의 평균 전압이 인가된다. 제2 스위칭 소자(422)의 드레인(D)은 제2 단위 셀(220)의 양극(221)과 전기적으로 연결된다. 제2 스위칭 소자(422)가 N채널 FET이므로, 제2 스위칭 소자(422)의 게이트(G)에 인가되는 전압이 제2 스위칭 소자(422)의 소스(S)에 인가되는 전압보다 큰 경우인 제2 단위 셀(220)의 전압이 두 단위 셀(210, 220)의 평균 전압보다 클 때에만, 제2 스위칭 소자(422)가 온되어, 제2 단위 셀(220)을 방전시킨다.
제2 스위칭부(430)와 제3 스위칭부(440)은 제1 스위칭부(420)의 구성과 동일하므로 이에 대한 상세한 설명은 생략한다. 본 실시예에서는 제1 밸런싱부(400)에 3개의 스위칭부(420, 430, 440)가 구비되는 것으로 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 제1 밸런싱부(400)는 1개, 2개, 또는 4개 이상의 스위칭부를 구비할 수 있다. 스위칭부의 수가 늘어남에 따라 방전 전류의 경로가 늘어나므로 밸런싱 전류를 증가시켜 셀 밸런싱 시간을 줄일 수 있다.
제1 전압 분배부(450)는 제1 단위 셀(210)과, 제2 단위 셀(220)에 전기적으로 연결되며, 제1 방전부(410)의 양단과는 병렬로 연결된다. 제1 전압 분배부(450)는 동일한 저항값을 가지며 직렬로 연결된 제1 저항(451)과 제2 저항(452)을 구비 한다. 두 저항(451, 452)의 사이에 위치하는 노드(453)는 제1 방전부(410)의 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 게이트(G)와 전기적으로 연결된다. 두 저항(451, 452)의 저항값이 동일하므로, 방전부(410)의 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 게이트(G)에는 제1 단위 셀(210)과 제2 단위 셀(220)의 평균 전압이 인가된다. 두 저항(451, 452)은 대체로 수MΩ의 큰 저항값을 갖는 것이 바람직하다. 이것은 두 저항(451 452)이 연결된 경로를 통해 단위 셀(210, 220)이 방전되는 것을 방지하기 위함이다.
제1 전력소비용 저항(460a)과 제2 전력소비용 저항(460b)은 방전부(410)의 양단에 각각 전기적으로 연결된다. 제1 전력소비용 저항(460a)은 제1 단위 셀(210)의 음극(212)과 전기적으로 연결된다. 제1 전력소비용 저항(460a)은 제1 단위 셀(210)의 방전 전류에 의한 소비전력을 증가시켜 밸런싱 시간을 줄이는 역할을 한다. 제2 전력소비용 저항(460b)은 제2 단위 셀(220)의 양극(221)과 전기적으로 연결된다. 제2 전력 소비용 저항(460b)는 제2 단위 셀(220)의 방전 전류에 의한 소비전력을 증가시켜 밸런싱 시간을 줄이는 역할을 한다.
제2 밸런싱부(500)는 제2 방전부(510)와, 제2 전압 분배부(550)와, 제3, 제4 전력소비용 저항(560a, 560b)을 구비한다. 제2 밸런싱부(500)는 셀 모듈(200)의 제2 단위 셀(220)과 제3 단위 셀(230)에 대한 셀 밸런싱을 실시한다.
제2 방전부(510)는 병렬로 연결된 제4 스위칭부(520)와, 제5 스위칭부(530)와, 제6 스위칭부(540)를 구비한다. 제2 방전부(510)의 양단은 제2 단위 셀(220)의 음극(222) 및 제3 단위 셀(230)의 양극(231)에 전기적으로 연결되어 방전 전류의 경로를 설정한다.
제4 스위칭부(520)는 직렬로 연결된 제1 스위칭 소자(521)과, 제2 스위칭 소자(522)를 구비한다. 제1 스위칭 소자(521)와 제2 스위칭 소자(522)의 사이에 위치하는 노드(523)는 제2 단위 셀(220)과 제3 단위 셀(230)의 사이에 위치하는 노드(223)와 전기적으로 연결된다. 이에 따라, 제2 단위 셀(220)의 방전 경로(225)와, 제3 단위 셀(230)의 방전 경로(234)가 형성된다. 제2 단위 셀(220)의 방전 경로(225)는 제2 단위 셀(220)의 양극(221)로부터 두 단위 셀(220, 230) 사이에 위치하는 노드(223)와, 두 스위칭 소자(521, 522) 사이에 위치하는 노드(523)를 차례대로 거쳐 제2 단위 셀(220)의 음극(222)까지 이어지는 경로이다. 제2 단위 셀(220)의 방전 경로(225) 상에 제1 스위칭 소자(521)가 위치한다. 제3 단위 셀(230)의 방전 경로(234)는 제3 단위 셀(230)의 양극(231)로부터 두 스위칭 소자(521) 사이에 위치하는 노드(523)와, 두 단위 셀(220, 230) 사이에 위치하는 노드(223)를 차례대로 거쳐 제3 단위 셀(230)의 음극(232)까지 이어지는 경로이다. 제3 단위 셀(230)의 방전 경로(234) 상에 제2 스위칭 소자(522)가 위치한다. 제1 스위칭부(520)는 제2 단위 셀(220)과 제3 단위 셀(230) 사이의 전압에 차이가 있을 때, 두 단위 셀(220, 230) 중 높은 전압을 갖는 단위 셀의 방전 경로만을 개방한다.
제1 스위칭 소자(521)는 P채널 FET로 이루어지며, 제2 단위 셀(220)의 방전 경로(225)를 개방하거나 차단한다. 제1 스위칭 소자(521)의 소스(S)는 두 단위 셀(220, 230)의 사이에 위치하는 노드(223)와 전기적으로 연결된다. 따라서, 제1 스위칭 소자(521)의 소스(S)에는 제2 단위 셀(220)의 전압이 인가된다. 제1 스위칭 소자(521)의 게이트(G)는 제2 전압 분배부(550)와 전기적으로 연결된다. 따라서, 제1 스위칭 소자(521)의 게이트(G)에는 두 단위 셀(220, 230)의 평균 전압이 인가된다. 제1 스위칭 소자(521)의 드레인(D)은 제2 단위 셀(220)의 음극(222)과 전기적으로 연결된다. 제1 스위칭 소자(521)가 P채널 FET이므로, 제1 스위칭 소자(521)의 게이트(G)에 인가되는 전압이 제1 스위칭 소자(521)의 소스(S)에 인가되는 전압보다 작은 경우인 제2 단위 셀(220)의 전압이 두 단위 셀(220, 230)의 평균 전압보다 클 때에만, 제1 스위칭 소자(521)가 온되어, 제2 단위 셀(220)을 방전시킨다.
제2 스위칭 소자(522)는 N채널 FET로 이루어지며, 제3 단위 셀(230)의 방전 경로(234)를 개방하거나 차단한다. 제2 스위칭 소자(522)의 소스(S)는 두 단위 셀(220, 230)의 사이에 위치하는 노드(223)와 전기적으로 연결된다. 따라서, 제2 스위칭 소자(522)의 소스(S)에는 제2 단위 셀(220)의 전압이 인가된다. 제2 스위칭 소자(522)의 게이트(G)는 제2 전압 분배부(550)와 전기적으로 연결된다. 따라서, 제2 스위칭 소자(522)의 게이트(G)에는 두 단위 셀(220, 230)의 평균 전압이 인가된다. 제2 스위칭 소자(522)의 드레인(D)은 제3 단위 셀(230)의 양극(231)과 전기적으로 연결된다. 제2 스위칭 소자(522)가 N채널 FET이므로, 제2 스위칭 소자(522)의 게이트(G)에 인가되는 전압이 제2 스위칭 소자(522)의 소스(S)에 인가되는 전압 보다 큰 경우인 제3 단위 셀(230)의 전압이 두 단위 셀(220, 230)의 평균 전압보다 클 때에만, 제2 스위칭 소자(522)가 온되어, 제2 단위 셀(220)을 방전시킨다.
제2 스위칭부(530)와 제3 스위칭부(540)은 제1 스위칭부(520)의 구성과 동일하므로 이에 대한 상세한 설명은 생략한다. 본 실시예에서는 제2 밸런싱부(500)에 3개의 스위칭부(520, 530, 540)가 구비되는 것으로 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 제2 밸런싱부(500)는 1개, 2개, 또는 4개 이상의 스위칭부를 구비할 수 있다. 스위칭부의 수가 늘어남에 따라 방전 전류의 경로가 늘어나므로 밸런싱 전류를 증가시켜 셀 밸런싱 시간을 줄일 수 있다.
제2 전압 분배부(550)는 제2 단위 셀(220)과, 제3 단위 셀(230)에 전기적으로 연결되며, 제2 방전부(510)의 양단과는 병렬로 연결된다. 제2 전압 분배부(550)는 동일한 저항값을 가지며 직렬로 연결된 제3 저항(551)과 제4 저항(552)을 구비한다. 두 저항(551, 552)의 사이에 위치하는 노드(533)는 제2 방전부(510)의 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 게이트(G)와 전기적으로 연결된다. 두 저항(551, 552)의 저항값이 동일하므로, 제2 방전부(510)의 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 게이트(G)에는 제2 단위 셀(220)과 제3 단위 셀(230)의 평균 전압이 인가된다. 두 저항(551, 552)은 대체로 수MΩ의 큰 저항값을 갖는 것이 바람직하다. 이것은 두 저항(551 552)이 연결된 경로를 통해 단위 셀(220, 230)이 방전되는 것을 방지하기 위함이다.
제3 전력소비용 저항(560a)과 제4 전력소비용 저항(560b)은 제2 방전부(510)의 양단에 각각 전기적으로 연결된다. 제3 전력소비용 저항(560a)은 제2 단위 셀(220)의 음극(222)과 전기적으로 연결된다. 제3 전력소비용 저항(560a)은 제2 단위 셀(220)의 방전 전류에 의한 소비전력을 증가시켜 밸런싱 시간을 줄이는 역할을 한다. 제3 전력소비용 저항(560b)은 제3 단위 셀(230)의 양극(231)과 전기적으로 연결된다. 제3 전력 소비용 저항(560b)는 제3 단위 셀(230)의 방전 전류에 의한 소비전력을 증가시켜 밸런싱 시간을 줄이는 역할을 한다.
이제, 도1을 참조하여, 상기 실시예에 의한 셀 밸런싱을 상세히 설명한다.
먼저, 제1 단위 셀(210)의 전압(V1)이 제2 단위 셀(220)의 전압(V2)보다 큰 경우의 셀 밸런싱 과정을 설명한다. 제1 밸런싱부(400)의 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 소스(S)에는 제1 단위 셀(210)의 전압(V1)이 인가된다. 또한, 제1 밸런싱부(400)의 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 게이트(G)에는 두 단위 셀(210, 220)의 평균 전압((V1+V2)/2)이 인가된다. 제1 밸런싱부(400)의 제2 스위칭 소자(422, 432, 442)의 게이트(G)에 인가되는 전압은 제2 스위칭 소자(422, 432, 442)의 소스(S)에 인가되는 전압보다 작게 된다. 그에 따라, 제1 밸런싱부(400)의 제2 스위칭 소자(422, 432, 442)는 오프되어 제2 단위 셀(220)에 대한 방전은 차단된다. 제1 밸런싱부(400)의 제1 스위칭 소자(421, 431, 441)의 게이트(G)에 인가되는 전압은 제1 스위칭 소자(421, 431, 441)의 소스(S)에 인가되는 전압보다 작게 된다. 그에 따라, 제1 밸런싱부(400)의 제1 스위칭 소자(421, 431, 441)가 온되어 제1 단위 셀(210)에 대한 방전이 이루어져 제1 단위 셀(210)의 전압(V1)이 제2 단위 셀(220)의 전압(V2)과 동일해질 때까지 떨어지게 된다. 제1 단위 셀(210)의 전압(V1)이 제2 단위 셀(220)의 전압(V2)과 동일해지면, 제1 밸런싱부(400)의 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 소스(S)에 인가되는 전압이 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 게이트(G)에 인가되는 전압과 같아져서 모든 스위칭 소자(421, 422, 431, 432, 441, 442)는 오프되어, 제1 밸런싱부(400)에서의 셀 밸런싱은 중단된다.
다음, 제1 단위 셀(210)의 전압(V1)이 제2 단위 셀(220)의 전압(V2)보다 작은 경우의 셀 밸런싱 과정을 설명한다. 이 경우에는 제1 밸런싱부(400)의 제1 스위칭 소자(421, 431, 441)의 게이트(G)에 인가되는 전압은 제1 스위칭 소자(421, 431, 441)의 소스(S)에 인가되는 전압보다 크게 된다. 그에 따라, 제1 밸런싱부(400)의 제1 스위칭 소자(421, 431, 441)는 오프되어 제1 단위 셀(210)에 대한 방전은 차단된다. 제1 밸런싱부(400)의 제2 스위칭 소자(422, 432, 442)의 게이트(G)에 인가되는 전압은 제2 스위칭 소자(422, 432, 442)의 소스(S)에 인가되는 전압보다 작게 된다. 그에 따라, 제1 밸런싱부(400)의 제2 스위칭 소자(422, 432, 442)가 온되어 제2 단위 셀(220)에 대한 방전이 이루어져 제2 단위 셀(220)의 전압(V2)이 제1 단위 셀(210)의 전압(V1)과 동일해질 때까지 떨어지게 된다. 제2 단위 셀(220)의 전압(V2)이 제1 단위 셀(210)의 전압(V1)과 동일해지면, 제1 밸런싱부(400)의 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 소스(S)에 인가되는 전압이 각 스위칭 소자(421, 422, 431, 432, 441, 442)의 게이트(G)에 인가되는 전압과 같아져서 모든 스위칭 소자(421, 422, 431, 432, 441, 442)는 오프되어, 제1 밸런싱부(400)에서의 셀 밸런싱은 중단된다.
상기와 같은 과정을 통해 제1 단위 셀(210)의 전압(V1)과 제2 단위 셀(220)의 전압(V2)은 동일해진다. 다음, 제2 단위 셀(220)과 제3 단위 셀(230) 사이의 셀 밸런싱 과정을 설명한다.
먼저, 제2 단위 셀(220)의 전압(V2)이 제3 단위 셀(230)의 전압(V3)보다 큰 경우의 셀 밸런싱 과정을 설명한다. 제2 밸런싱부(500)의 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 소스(S)에는 제2 단위 셀(220)의 전압(V2)이 인가된다. 또한, 제2 밸런싱부(500)의 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 게이트(G)에는 두 단위 셀(220, 230)의 평균 전압((V2+V3)/2)이 인가된다. 제2 밸런싱부(500)의 제2 스위칭 소자(522, 532, 542)의 게이트(G)에 인가되는 전압은 제2 스위칭 소자(522, 532, 542)의 소스(S)에 인가되는 전압보다 작게 된다. 그에 따라, 제2 밸런싱부(500)의 제2 스위칭 소자(522, 532, 542)는 오프되어 제3 단위 셀(230)에 대한 방전은 차단된다. 제2 밸런싱부(500)의 제1 스위칭 소자(521, 531, 541)의 게이트(G)에 인가되는 전압은 제1 스위칭 소자(521, 531, 541)의 소스(S)에 인가되는 전압보다 작게 된다. 그에 따라, 제2 밸런싱부(500)의 제1 스위칭 소자(521, 531, 541)가 온되어 제2 단위 셀(220)에 대한 방전이 이루어져 제2 단위 셀(220)의 전압(V2)이 제3 단위 셀(230)의 전압(V3)과 동일해질 때까지 떨어지게 된다. 제2 단위 셀(220)의 전압(V2)이 제3 단위 셀(230)의 전압(V3)과 동일해지면, 제2 밸런싱부(500)의 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 소스(S)에 인가되는 전압이 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 게이트(G)에 인가되는 전압과 같아져서 모든 스위칭 소자(521, 522, 531, 532, 541, 542)는 오프되어, 제2 밸런싱부(500)에서의 셀 밸런싱은 중단된다.
다음, 제2 단위 셀(220)의 전압(V2)이 제3 단위 셀(230)의 전압(V2)보다 작은 경우의 셀 밸런싱 과정을 설명한다. 이 경우에는 제2 밸런싱부(500)의 제1 스위칭 소자(521, 531, 541)의 게이트(G)에 인가되는 전압은 제1 스위칭 소자(521, 531, 541)의 소스(S)에 인가되는 전압보다 크게 된다. 그에 따라, 제2 밸런싱부(500)의 제1 스위칭 소자(521, 531, 541)는 오프되어 제2 단위 셀(220)에 대한 방전은 차단된다. 제2 밸런싱부(500)의 제2 스위칭 소자(522, 532, 542)의 게이트(G)에 인가되는 전압은 제2 스위칭 소자(522, 532, 542)의 소스(S)에 인가되는 전압보다 작게 된다. 그에 따라, 제2 밸런싱부(500)의 제2 스위칭 소자(522, 532, 542)가 온되어 제3 단위 셀(230)에 대한 방전이 이루어져 제3 단위 셀(230)의 전압(V3)이 제2 단위 셀(220)의 전압(V2)과 동일해질 때까지 떨어지게 된다. 제3 단위 셀(230)의 전압(V3)이 제2 단위 셀(220)의 전압(V2)과 동일해지면, 제2 밸런싱부(500)의 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 소스(S)에 인가되는 전압이 각 스위칭 소자(521, 522, 531, 532, 541, 542)의 게이트(G)에 인가되는 전압과 같아져서 모든 스위칭 소자(521, 522, 531, 532, 541, 542)는 오프되어, 제2 밸런싱부(500)에서의 셀 밸런싱은 중단된다.
상기와 같은 각 밸런싱부(400, 500)에서의 셀 밸런싱 과정은 모든 단위 셀(210, 220, 230)의 전압(V1, V2, V3)가 동일해질 때까지 반복적으로 이루어지게 된다. 상기 실시예에서는 직렬 연결된 3개의 단위 셀(210, 220, 230)에 대한 셀 밸런싱 과정을 설명하였으나, 직렬 연결된 4개 이상의 단위 셀에 대한 셀 밸런싱도 동일한 방식으로 이루어질 수 있으며, 이 또한, 본 발명의 범위에 포함되는 것임을 당업자라면 이해할 수 있을 것이다.
이상 본 발명을 상기 실시예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 셀 밸런싱 회로를 구비하는 이차전지에 대한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 이차전지 200 : 셀 모듈
210, 220, 230 : 단위 셀 300 : 셀 밸런싱 회로
400 : 제1 밸런싱부 410 : 제1 방전부
450 : 제1 전압 분배부 460a : 제1 전력소비용 저항
460b : 제2 전력소비용 저항 500 : 제2 밸런싱부
510 : 제1 방전부 550 : 제1 전압 분배부
560a : 제1 전력소비용 저항 560b : 제2 전력소비용 저항

Claims (18)

  1. 직렬 연결된 다수의 단위 셀에 대한 셀 밸런싱을 실시하기 위한 회로에 있어서,
    상기 다수의 단위 셀들 중 인접한 두 단위 셀 마다 하나씩 마련되는 밸런싱부를 포함하며,
    상기 밸런싱부는 상기 인접한 두 단위 셀 중에서 상대적으로 높은 전압의 단위 셀만 방전되도록 방전 경로를 설정하는 방전부와, 상기 인접한 두 단위 셀의 전압을 이용하여 상기 방전부에 동작신호를 제공하는 전압 분배부를 구비하는 것을 특징으로 하는 셀 밸런싱 회로.
  2. 제1항에 있어서,
    상기 밸런싱부는 상기 인접한 두 단위 셀 중에서 두 단위 셀의 평균 전압보다 상대적으로 높은 전압을 갖는 단위 셀만이 방전되도록 구비되어 있는 것을 특징으로 하는 셀 밸런싱 회로.
  3. 제1항에 있어서,
    상기 방전부와 상기 전압 분배부는 병렬로 연결되며,
    상기 전압 분배부는 직렬로 연결된 저항값이 동일한 두 개의 저항을 구비하고,
    상기 전압 분배부의 두 저항 사이에 위치하는 노드가 상기 방전부와 연결되는 것을 특징으로 하는 셀 밸런싱 회로.
  4. 제1항에 있어서,
    상기 밸런싱부의 방전부는, 상기 직렬로 연결되며 상기 전압 분배부의 동작신호를 전달받는 2개의 스위칭 소자를 구비하는 스위칭부를 구비하며, 상기 2개의 스위칭 소자 사이에 위치하는 노드가 상기 인접한 두 단위 셀 사이에 위치하는 노드에 전기적으로 연결되는 것을 특징으로 하는 셀 밸런싱 회로.
  5. 제4항에 있어서,
    상기 2개의 스위칭 소자 중 하나는 P채널 FET이며, 다른 하나는 N채널 FET인 것을 특징으로 하는 셀 밸런싱 회로.
  6. 제5항에 있어서,
    상기 2개의 스위칭 소자는 소스가 서로 연결되며,
    상기 P채널 FET의 드레인은 상기 인접한 두 단위 셀의 음극과 연결되고,
    상기 N채널 FET의 드레인은 상기 인접한 두 단위 셀의 양극과 연결되는 것을 특징으로 하는 셀 밸런싱 회로.
  7. 제5항에 있어서,
    상기 P채널 FET의 게이트와 상기 N채널 FET의 게이트에 상기 전압 분배부의 동작신호가 전달되는 것을 특징으로 하는 셀 밸런싱 회로.
  8. 제4항에 있어서,
    상기 방전부는 상기 스위칭부가 2개 이상이 병렬로 연결되어 형성된 것을 특징으로 하는 셀 밸런싱 회로.
  9. 제1항에 있어서,
    상기 밸런싱부는 상기 방전부의 양단에 각각 전기적으로 연결된 전력소비용 저항을 더 구비하는 것을 특징으로 하는 셀 밸런싱 회로.
  10. 직렬 연결된 다수의 단위 셀을 구비하는 셀 모듈;
    상기 다수의 단위 셀들 중 인접한 두 단위 셀 마다 하나씩 마련되는 밸런싱부를 구비하는 셀 밸런싱 회로를 포함하며,
    상기 셀 밸런싱 회로의 상기 밸런싱부는 상기 인접한 두 단위 셀 중에서 상대적으로 높은 전압의 단위 셀만 방전되도록 방전 경로를 설정하는 방전부와, 상기 인접한 두 단위 셀의 전압을 이용하여 상기 방전부에 동작신호를 제공하는 전압 분배부를 구비하는 것을 특징으로 하는 이차전지.
  11. 제10항에 있어서,
    상기 밸런싱부는 상기 인접한 두 단위 셀 중에서 두 단위 셀의 평균 전압보다 상대적으로 높은 전압을 갖는 단위 셀만이 방전되도록 구비되어 있는 것을 특징으로 하는 이차전지.
  12. 제10항에 있어서,
    상기 방전부와 상기 전압 분배부는 병렬로 연결되며,
    상기 전압 분배부는 직렬로 연결된 저항값이 동일한 두 개의 저항을 구비하고,
    상기 전압 분배부의 두 저항 사이에 위치하는 노드가 상기 방전부와 연결되는 것을 특징으로 하는 이차전지.
  13. 제10항에 있어서,
    상기 밸런싱부의 방전부는, 상기 직렬로 연결되며 상기 전압 분배부의 동작신호를 전달받는 2개의 스위칭 소자를 구비하는 스위칭부를 구비하며, 상기 2개의 스위칭 소자 사이에 위치하는 노드가 상기 인접한 두 단위 셀 사이에 위치하는 노드에 전기적으로 연결되는 것을 특징으로 하는 이차전지.
  14. 제13항에 있어서,
    상기 2개의 스위칭 소자 중 하나는 P채널 FET이며, 다른 하나는 N채널 FET인 것을 특징으로 하는 이차전지.
  15. 제14항에 있어서,
    상기 2개의 스위칭 소자는 소스가 서로 연결되며,
    상기 P채널 FET의 드레인은 상기 인접한 두 단위 셀의 음극과 연결되고,
    상기 N채널 FET의 드레인은 상기 인접한 두 단위 셀의 양극과 연결되는 것을 특징으로 하는 이차전지.
  16. 제14항에 있어서,
    상기 P채널 FET의 게이트와 상기 N채널 FET의 게이트에 상기 전압 분배부의 동작신호가 전달되는 것을 특징으로 하는 이차전지.
  17. 제13항에 있어서,
    상기 방전부는 상기 스위칭부가 2개 이상이 병렬로 연결되어 형성된 것을 특징으로 하는 이차전지.
  18. 제10항에 있어서,
    상기 밸런싱부는 상기 방전부의 양단에 각각 전기적으로 연결된 전력소비용 저항을 더 구비하는 것을 특징으로 하는 이차전지.
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