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KR101040012B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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KR101040012B1
KR101040012B1 KR1020090022086A KR20090022086A KR101040012B1 KR 101040012 B1 KR101040012 B1 KR 101040012B1 KR 1020090022086 A KR1020090022086 A KR 1020090022086A KR 20090022086 A KR20090022086 A KR 20090022086A KR 101040012 B1 KR101040012 B1 KR 101040012B1
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Abstract

실시 예는 반도체 소자 제조방법에 관한 것이다.
실시 예에 따른 반도체 소자 제조방법은 기판 위에 칩 간격으로 제1밴드 갭을 갖는 산화막을 형성하는 단계; 상기 기판 위에 제1밴드 갭보다 큰 제2밴드 갭을 갖는 복수의 화합물 반도체층을 형성하는 단계; 상기 화합물 반도체층 위에 제2전극 부재를 형성하는 단계; 상기 기판에 레이저를 조사하여 상기 기판을 분리하는 단계; 상기 기판이 분리되면 칩 크기로 분리하는 단계를 포함한다.
반도체, 발광소자, 기판, 분리

Description

반도체 소자 제조방법{Semiconductor device fabrication method}
실시 예는 반도체 소자 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 기판의 분리시 레이저에 의해 가해지는 채널 영역의 에너지로부터 칩을 보호할 수 있도록 한 반도체 소자 제조방법을 제공한다.
실시 예는 기판과 그 위의 반도체 사이의 채널 영역에 상기 반도체보다 밴드 갭이 작은 물질의 산화막을 형성시켜 줄 수 있도록 한 반도체 소자 제조방법을 제공한다.
실시 예에 따른 반도체 소자 제조방법은 기판 위에 칩 간격으로 제1밴드 갭을 갖는 산화막을 형성하는 단계; 상기 기판 위에 제1밴드 갭보다 큰 제2밴드 갭을 갖는 복수의 화합물 반도체층을 형성하는 단계; 상기 화합물 반도체층 위에 제2전극 부재를 형성하는 단계; 상기 기판에 레이저를 조사하여 상기 기판을 분리하는 단계; 상기 기판이 분리되면 칩 크기로 분리하는 단계를 포함한다.
실시 예는 반도체 발광소자의 칩 신뢰성을 개선시켜 줄 수 있다.
실시 예는 반도체 칩의 불량률을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 설명은 도면을 기준으로 설명하며, 각 층의 두께는 일 예이며, 도면의 두께로 한정하지는 않는다. 또한 실시 예의 설 명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
도 1 내지 도 12는 실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 1을 참조하면, 기판(101) 위에는 마스크층(102)이 형성된다.
상기 기판(101)은 사파이어(Al203)일 수 있지만, 이에 한정하지 않는다.
삭제
상기 마스크층(102)은 SiO2, Si0x, SiNx, SiOxNy 등과 같은 물질로 소정 두께로 형성되며, 상기 마스크층(102)에는 채널 영역을 따라 상기 기판(101)의 상면 부분을 노출시키는 채널 홈(103)이 형성된다. 상기 채널 홈(103)은 칩 간격(D1)으로 이격되고, 채널 영역을 따라 전체 형상이 매트릭스 형상으로 형성될 수 있다. 여기서, 상기 채널은 칩과 칩 사이의 경계 영역을 나타낸다.
도 1 및 도 2를 참조하면, 상기 마스크층(102)의 채널 홈(103)에는 산화막(105)이 형성된다. 상기 산화막(105)이 형성되면, 상기 마스크층(102)은 제거된다. 상기 산화막(105) 사이 또는 채널 영역 사이는 칩 영역(A2)이거나 칩 사이즈 영역일 수 있다.
여기서, 상기 산화막(105)은 질화물 반도체보다 밴드 갭이 작은 물질로 형성될 수 있으며, 예컨대 WxOy(0<x, 0<y), MoaOb(0<a, 0<b) 등과 같은 물질로 이루어진다. 여기서, 상기 질화물 반도체 예컨대, GaN의 밴드 갭은 3.4eV 정도이며, 상기 WxOy 및 MoaOb의 밴드 갭은 2.5~3.0eV가 된다. 또한 실시 예는 밴드 갭이 3.4eV 미만의 산화막을 포함하며, 상기의 WxOy 및 MoaOb로 한정하지는 않는다.
상기 산화막(105)의 폭(W1)은 100um≥W1>0 이하로 하며, 그 두께(T1)는 1um≥W1>0이 될 수 있다. 상기 폭(W1)과 두께(T1)는 질화물 반도체가 상기 기판(101) 위에 성장될 수 있는 임계값으로 정의될 수 있다.
상기 산화막(105)의 형성 방법은 텅스턴(W)과 산소(O2)를 공급하여 스퍼터링 방법으로 형성하게 되며, 상기 산화막(105)의 형성시 또는/및 형성 후 산소(O2), 질소(N2), 아르곤(Ar) 등을 넣어 열 처리할 수 있다.
도 3은 도 2의 평면도이며, 도 4는 도 3의 A 부분 확대도이다.
도 3 및 도 4를 참조하면, 상기 산화막(105)은 도 3과 같이 상기 기판(101) 위에 일정한 칩 간격(D1)으로 매트릭스 형상을 갖는 라인 패턴이 형성될 수 있다.
도 5는 도 3의 산화막의 다른 패턴의 예를 나타낸 도면이다.
도 5를 참조하면, 산화막(105A)은 칩 영역(A2)의 좌/우 방향 또는 위/아래 방향의 채널 영역에 형성될 수 있다. 이는 산화막(105A)을 칩 영역(A2)의 모든 측면에 형성하지 않고, 서로 대향되는 양 측면에 형성할 수 있다.
도 6은 도 3의 산화막의 또 다른 패턴의 예를 나타낸 도면이다. 도 6을 참조 하면, 산화막(105C)은 칩 영역(A2)의 주변 채널 영역에 일정 간격으로 이격된 형태 예컨대, 요철 형상의 패턴으로 형성될 수 있다.
도 7의 도 2의 산화막의 다른 형상을 나타낸 도면이다.
도 7을 참조하면, 산화막(105D)은 그 측 단면이 삼각형 형상으로 형성될 수 있으며, 이러한 형상은 삼각형, 사각형, 뿔대 형상 등과 같은 다각형 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 8을 참조하면, 상기 기판(101) 위에 화합물 반도체를 포함하는 발광 구조물(110)이 형성된다. 상기 화합물 반도체의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 발광 구조물(110)은 복수의 3-5족 화합물 반도체층을 포함하는 적층 구조로 형성되는 데, 예를 들면, 제1도전형 반도체층(미도시), 활성층(미도시) 및 제2도전형 반도체층(미도시)의 순으로 적층될 수 있다. 상기 각 층의 위 또는/및 아래에는 다른 3-5족 화합물 반도체층 예컨대, 버퍼층, 클래드층이 형성될 수 있으며, 실시 예의 기술적 범위 내에서 다른 층의 추가가 가능하며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층은 N형 반도체층, 상기 제2도전형 반도체층은 P형 반도체층으로 형성될 수 있으며, 이의 역 구조로 상기 제1도전형 반도체층은 P형 반도체층, 상기 제2도전형 반도체층은 N형 반도체층으로 형성될 수 있다.
상기 N형 반도체층은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, Si, Ge, Sn, Se, Te 등의 N형 도펀트를 포함한다. 상기 활성층은 3-5족 화합물 반도체를 이용하여 단일 또는 다중 양자우물(MQW) 구조로 형성된다. 상기 활성층의 위/아래에는 클래드층이 형성될 수 있으며, 이러한 층의 추가 또는 변경된 구조에 대해 한정하지는 않는다. 상기 P형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, Mg, Zn, Ca, Sr, Ba 등과 같은 P형 도펀트가 도핑된다.
상기 발광 구조물(110)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 하나로 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 발광 구조물(110) 위에는 제2전극층(120)이 형성될 수 있으며, 상기 제2전극층(120) 위에는 전도성 지지부재(130)가 형성될 수 있다.
상기 제2전극층(120)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 전도성 지지부재(130)는 예컨대, 전해 도금 방식으로 형성될 수 있으며, 그 재질은 Ni, Cu, Cr, Fe, Si, Mo, Co 등의 금속 중에서 적어도 2개의 금속을 이용한 합금이며, 그 합금 중에서 열 팽창 계수가 낮고, 열 전도성이 높고, 도전 특성이 좋은 특성을 선택적으로 이용할 수 있다. 또는 상기 전도성 지지부재(130)는 구리, 금, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)으로 형성될 수 있다. 상기 전도성 지지부재는 전해 도금 방식을 이용할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 제2전극층(120)과 상기 전도성 지지부재(130)는 다른 재료로 구현하거나 한 층(예: 제2전극 부재)으로 구현할 수 있으며, 실시 예의 기술적 범위 내에서 변경될 수 있다. 또한 상기 제2전극층(120)과 상기 발광 구조물(110) 사이에는 ITO 등과 같은 층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(110) 위에 전도성 지지부재(130)가 형성되면, 상기 전도성 지지부재(130)를 하부 방향, 상기 기판(101)이 위로 향하도록 배치한 후, 레이저(Laser)를 조사하여 상기 기판(101)을 제거하게 된다. 여기서, 상기 기판 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 되는 데, 상기 기판(101)에 대해 일정 영역의 파장을 가지는 레이저를 조사하면, 상기 기판(101)과 발광 구조물(110) 사이의 경계면에서 열 에너지가 집중되어, 상기 기판(101)이 분리된다.
상기 레이저는 Excimer laser를 이용할 수 있으며, 예컨대, KrF 레이저를 이용하여 248nm의 파장을 사용하거나 ArF 레이저를 이용하여 193nm의 파장을 사용할 수 있다. 상기 KrF 레이저는 상기 기판(101)의 계면 물질의 밴드 갭이 상대적으로 작은 물질(예: GaN층)일 때 사용하며, 상기 ArF 레이저는 상기 기판(101)의 계면 물질의 밴드 갭이 상대적으로 큰 물질(예: AlN 버퍼층)일 때 사용하게 된다.
도 10은 도 9의 레이저의 스캔 방법의 일 예를 나타낸 도면이다.
도 9 및 도 10을 참조하면, 상기 레이저는 일정 크기 단위(X1*Y1)로 순차적 으로 소정 방향(Ds)으로 스캔을 진행하며, 1회 또는 그 이상으로 스캔할 수 있다.
여기서, 상기 스캔 영역의 크기는 상기 칩 영역(A2)과 그 둘레에 형성된 채널 영역(△A)을 포함하는 크기로서, 이는 레이저를 이용하여 칩 사이즈로 정확하게 조사하기 어렵기 때문에 상기 채널 영역(△A)을 함께 스캔하게 된다.
상기 채널 영역(△A)은 상기 레이저로 스캔 영역의 크기로 조사할 때, 반복해서 레이저로 스캔되기 때문에, 상기 채널 영역(△A)에 에너지가 집중될 수 있다. 이 경우, 상기 채널 영역(△A)에 손해가 가해질 수 있으며, 이러한 손해는 칩의 신뢰성 저하, 칩의 불량을 유발하게 된다.
이를 위해, 실시 예는 상기 채널 영역(△A)에 산화막(105)을 형성시켜 줌으로써, 상기 산화막(105)이 상기 채널 영역(△A)으로 조사된 레이저를 흡수하게 된다. 즉, 상기 산화막(105)은 예컨대, 2.5~3.0eV의 밴드 갭을 갖고 있어서, 상기 질화물 반도체보다 밴드 갭이 작고 산화물질로 형성되어 있어서, 상기 레이저를 흡수하게 된다. 이에 따라 상기 산화막(105)을 통해 질화물 반도체로 전달되는 에너지 밀도는 상대적으로 줄어들게 된다. 이에 따라 반도체 소자의 불량 방지와 칩 신뢰성을 개선시켜 줄 수 있다.
도 9 및 도 11을 참조하면, 상기 기판(101)이 분리되면, 상기 발광 구조물(110)에 대해 메사 에칭을 수행하여 채널 영역을 에칭하며, 상기 에칭 방식은 건식 또는 습식 에칭 방식을 이용할 수 있다.
상기 발광 구조물(110) 위에 제 1전극(115)을 형성할 수 있으며, 상기 제1전극(115)은 제1도전형 반도체층 위에 소정의 패턴으로 형성될 수 있다. 상기 발광 구조물(110)의 상면에는 러프니스가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(115)은 칩 분리 전 또는 칩 분리 후 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(110)은 상기 메사 에칭 후 익스펜딩 및 브레이킹(expanding & breaking) 공정을 이용하여 칩 단위로 분리하게 되며, 상기 칩 단위로 분리되면, 도 12와 같은 개별 반도체 소자(100)로 제조된다.
실시 예는 반도체 발광소자 예컨대, LED를 그 예로 설명하였으나, 상기 기판 위에 형성될 수 있는 다른 반도체 소자에도 적용할 수 있으며, 이러한 기술적인 특징은 상기의 실시 예로 한정되지 않는다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 12는 실시 예에 따른 반도체 소자의 제조과정을 나타낸 도면이다.

Claims (8)

  1. 기판 위에 칩 간격으로 제1밴드 갭을 갖는 산화막을 형성하는 단계;
    상기 산화막이 형성된 상기 기판 위에 제1밴드 갭보다 큰 제2밴드 갭을 갖는 복수의 화합물 반도체층을 형성하는 단계;
    상기 화합물 반도체층 위에 제2전극 부재를 형성하는 단계;
    상기 기판에 레이저를 조사하여 상기 기판을 분리하는 단계;
    상기 기판이 분리되면 상기 화합물 반도체층을 칩 크기로 분리하는 단계를 포함하는 반도체 소자 제조방법.
  2. 제 1항에 있어서,
    상기 산화막은 다각형 형상으로 상기 칩과 칩 사이의 채널 영역에 형성되는 반도체 소자 제조방법.
  3. 제 1항에 있어서,
    상기 산화막은 W를 포함하는 산화물질 또는 Mo를 포함하는 산화물질을 포함하는 반도체 소자 제조방법.
  4. 제 1항에 있어서,
    상기 제1밴드 갭은 3.4eV 미만 또는 2.5~3.0ev인 반도체 소자 제조방법.
  5. 제1항에 있어서,
    상기 기판은 사파이어(Al203)인 반도체 소자 제조방법.
  6. 제1항 또는 제3항에 있어서,
    상기 산화막은 1um 이하의 폭과 100um 이하의 두께를 갖는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 산화막은 칩과 칩 사이에 라인 패턴 또는 요철 패턴으로 형성되는 반도체 소자 제조방법.
  8. 제1항에 있어서,
    상기 레이저 조사 과정은 상기 기판과 상기 화합물 반도체 사이의 계면에 칩 크기의 화합물 반도체층과 그 주변의 산화막 영역을 포함하는 스캔 크기로 순차적으로 스캔하는 반도체 소자 제조방법.
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