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KR101034615B1 - 센스앰프 및 이를 포함하는 반도체 메모리장치 - Google Patents

센스앰프 및 이를 포함하는 반도체 메모리장치 Download PDF

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KR101034615B1
KR101034615B1 KR1020090074016A KR20090074016A KR101034615B1 KR 101034615 B1 KR101034615 B1 KR 101034615B1 KR 1020090074016 A KR1020090074016 A KR 1020090074016A KR 20090074016 A KR20090074016 A KR 20090074016A KR 101034615 B1 KR101034615 B1 KR 101034615B1
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Abstract

본 발명은 센스앰프 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 센스앰프는, 제1라인을 입력으로 하고 제2라인을 출력으로 하는 제1인버터; 및 상기 제2라인을 입력으로 하고 상기 제1라인을 출력으로 하는 제2인버터를 포함하고, 상기 제1인버터를 구성하는 NMOS트랜지스터와 상기 제2인버터를 구성하는 NMOS트랜지스터는 서로 분리된 웰바이어스를 갖는 것을 특징으로 한다.
센스앰프, 메모리장치, 미스매치

Description

센스앰프 및 이를 포함하는 반도체 메모리장치{SENSE AMPLIFIER AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리장치의 비트라인 센스앰프에 관한 것으로, 더욱 상세하게는 비트라인 센스앰프에 발생하는 미스매치를 해소해주는 기술에 관한 것이다.
메모리장치는 외부에서 입력되는 데이터를 쓰고(write), 저장된(쓰여진) 데이터를 읽는(read) 동작을 기본으로 한다. 데이터를 보관하는 기본단위를 셀(cell)이라고 하는데, 메모리장치는 하나의 데이터를 저장하기 위하여 하나의 캐패시터(capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리장치에서는 데이터를 판단/증폭시키는 장치로서 비트라인 센스앰프(BLSA: BitLine Sense Amplifier)를 구비하고 있다.
도 1은 종래의 반도체 메모리장치에서 셀어래이와 비트라인 센스앰프를 나타낸 도면이다.
평상시 비트라인 센스앰프(110)에 연결되어 있는 비트라인쌍(BL, /BL)은 동일한 전위(VBLP)로 프리차지(precharge) 되어 있다. 그러다가 워드라인1(WL1)이 인에이블되면 워드라인(WL1)에 연결되어 있는 셀트랜지스터(101)가 턴온되고 이 셀트랜지스터(101)의 채널을 통해 캐패시터에 있는 데이터가 정비트라인(BL)으로 흘러들어가게 된다(charge sharing). 이때 부비트라인(/BL)은 프리차지전압(VBLP) 레벨을 유지하고 정비트라인(BL)만이 차지쉐어링을 통해 전위가 변하게 된다.
이 정비트라인(BL)과 부비트라인(/BL) 양단 간의 전위차(dV)를 인식하여 전위가 높은 곳은 더욱 높게 전위가 낮은 곳은 더욱 낮게 증폭시켜주는 역할을 하는 것이 바로 비트라인 센스앰프(110)이다.
이상적으로 비트라인 센스앰프(110)는 비트라인쌍(BL, /BL) 양단의 전위차(dV)가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나 현실적으로는 그렇지 못하다. 비트라인쌍(BL, /BL) 양단의 전위차(dV)가 어느 정도 이상이 되어 센싱동작을 수행할 수 있는 정도의 전위차를 비트라인 센스앰프(110)의 오프셋(offset) 전압이라 부른다. 비트라인쌍(BL, /BL) 양단의 전위차가 오프셋전압 이상 확보되지 못하면 비트라인 센스앰프(110)는 정확한 센싱동작을 보증하지 못하게 되는데(sensing margin 저하), 이러한 오프셋 전압이 생기게 되는 인자로는 비트라인 센스앰프(110)의 미스매치(mismatch)를 들 수 있다. 센싱을 담당하는 비트라인 센스앰프(110) 내의 래치를 구성하는 2개의 인버터의 PMOS쌍과 NMOS쌍이 동일 하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃(layout)이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘텍(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 비트라인 센스앰프(110)의 미스매치는 언제나 존재할 수 있다. 따라서 비트라인의 센스앰프(110)의 미스매치를 용이하게 판단가능하게 해주고 비트라인 센스앰프(110)의 미스매치를 조절 가능하게 해주는 기술이 필요하다.
참고로, 비트라인 센스앰프(110)를 구성하는 PMOS트랜지스터의 웰바이어스(well bias)로는 일반적으로 고전압(VPP, 전원전압보다 고전압)이 사용되며, NMOS트랜지스터의 웰바이어스로는 저전압(VBB, 접지전압보다 낮은 전압)이 사용된다. 도면의 RTO는 비트라인 센스앰프의 풀업 전압이 공급되는 라인을 나타내며, SB는 비트라인 센스앰프의 풀다운 전압이 공급되는 라인을 나타낸다. BIS신호는 비트라인 분리신호인데 BIS신호가 활성화된 경우 셀어레이와 비트라인 센스앰프(110)가 전기적으로 연결되고, BIS신호가 비활성화된 경우에는 셀어레이와 비트라인 센스앰프(110)가 전기적으로 분리된다. 또한, BLEQ신호는 비트라인 균등화 신호로 BLEQ신호가 활성화되면 비트라인쌍(BL, /BL)은 프리차지 전압(VBLP) 레벨로 프리차지 된다.
본 발명은 비트라인 센스앰프의 미스매치를 용이하게 조절 가능하며, 용이하게 검출 가능한 기술을 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 센스앰프는, 제1라인을 입력으로 하고 제2라인을 출력으로 하는 제1인버터; 및 상기 제2라인을 입력으로 하고 상기 제1라인을 출력으로 하는 제2인버터를 포함하고, 상기 제1인버터를 구성하는 NMOS트랜지스터와 상기 제2인버터를 구성하는 NMOS트랜지스터는 서로 분리된 웰바이어스를 갖는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 센스앰프는, 제1라인을 입력으로 하고 제2라인을 출력으로 하는 제1인버터; 및 상기 제2라인을 입력으로 하고 상기 제1라인을 출력으로 하는 제2인버터를 포함하고, 상기 제1인버터를 구성하는 PMOS트랜지스터와 상기 제2인버터를 구성하는 PMOS트랜지스터는 서로 분리된 웰바이어스를 갖는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 제1고전압 및 제2고전압과 제1저전압 및 제2저전압을 생성하는 전압생성부; 및 제1라인과 제2라인 사이에서 래치를 형성하는 제1인버터와 제2인버터를 구비하는 센스앰프부를 포함하며, 상기 제1인버터의 웰바이어스 전압으로는 상기 제1고전압과 상기 제1저전압이 사용되고, 상 기 제2인버터의 웰바이어스 전압으로는 상기 제2고전압과 상기 제2저전압이 사용되는 것을 특징으로 할 수 있다.
본 발명에 따르면, 비트라인 센스앰프의 래치를 형성하는 인버터의 웰바이어스가 서로 분리된다. 따라서 비트라인 센스앰프의 동작시 웰을 통해 들어오는 노이즈에 대한 면역성을 증가시킬 수 있다는 장점이 있다.
또한, 분리된 웰바이어스를 의도적으로 서로 다르게 조정하여 미스매치를 유발 및 조절함으로써, 비트라인 센스앰프를 구성하는 트랜지스터의 미스매치에 대한 스크린 능력을 강화함으로써 결과적으로 센싱마진의 개선에 도움이 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 비트라인 센스앰프의 구성도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 비트라인 센스앰프(200)는, 제1비트라인(BL)을 입력으로 하고 제2비트라인(/BL)을 출력으로 하는 제1인버터(210); 및 제2비트라인(/BL)을 입력으로 하고 제1비트라인(BL)을 출력으로 하는 제2인버 터(220)를 포함한다.
본 발명은 종래와 달르게, 비트라인 센스앰프(200)를 구성하는 제1인버터(210)와 제2인버터(220)를 구성하는 트랜지스터의 웰바이어스(well bias)가 서로 분리된 것을 특징으로 한다. 즉, 제1인버터(210)의 PMOS트랜지스터(211)와 제2인버터(220)의 PMOS트랜지스터(221)는 서로 다른 웰바이어스를 갖으며, 제1인버터(210)의 NMOS트랜지스터(212)와 제2인버터(220)의 NMOS트랜지스터(222)는 서로 다른 웰바이어스를 갖는다.
PMOS트랜지스터(211)의 웰바이어스 전압으로는 제1고전압(VPP1)이 인가되고, PMOS트랜지스터(221)의 웰바이어스 전압으로는 제2고전압(VPP2)이 인가된다. 또한, NMOS트랜지스터(212)의 웰바이어스 전압으로는 제1저전압(VBB1)이 인가되고, NMOS트랜지스터(222)의 웰바이어스 전압으로는 제2저전압(VBB2)이 인가된다. 트랜지스터는 웰바이어스에 어떠한 전압이 인가되는지에 따라 문턱전압(threshold voltage) 등의 특성이 달라지는데, 본 발명에서는 인버터(210, 220) 별로 분리된 웰바이어스 전압(VPP1, VPP2, VBB1, VBB2)을 서로 다르게 변화시킴으로써, 의도적으로 인버터 쌍(210, 220)의 미스매치를 유발 및 조절하는 것이 가능해진다. 인버터 쌍(210, 220)의 미스매치를 자유롭게 유발 및 조절하는 것이 가능해지면 결국 비트라인 센스앰프(200)에게 가능한 최악의 미스매치 상황을 알 수 있게 되며, 이를 통해 불량 등의 스크린 능력을 개선할 수 있다.
일반적으로, 비트라인 센스앰프(200)를 구성하는 PMOS트랜지스터(211, 221)의 웰바이어스에 인가되는 고전압으로는 VPP(전원전압 보다 높은 펌핑전압)가 사용 되고, NMOS트랜지스터(221, 222)의 웰바이어스에 인가되는 저전압으로는 VBB(접지전압보다 낮은 펌핑전압(음전압))가 사용되는데, 본 발명이 여기에만 한정되는 것이 아니다. 즉, PMOS트랜지스터(211, 221)의 웰바이어스에 전원전압(VDD)보다 낮은 전압이 사용될 수도 있으며, NMOS트랜지스터(212, 222)의 웰바이어스에 접지전압(VSS)보다 높은 전압이 사용될 수도 있다.
도 2에서는 인버터(210, 220)를 구성하는 PMOS트랜지스터(211, 221)와 NMOS트랜지스터(212, 222)가 모두 분리된 웰바이어스를 가지는 것을 도시하였다. 그러나 인버터(210, 220)를 구성하는 PMOS트랜지스터(211, 221)만 서로 분리된 웰바이어스를 가지고 NMOS트랜지스터(212, 222)는 공유된 웰바이어스를 가질 수도 있다. 또한, 인버터(210, 220)를 구성하는 NMOS트랜지스터(212, 222)만 서로 분리된 웰바이어스를 가지고 PMOS트랜지스터(211, 221)는 공유된 웰바이어스를 가질 수도 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 제1고전압(VPP1) 및 제2고전압(VPP2)과 제1저전압(VBB1) 및 제2저전압(VBB2)을 생성하는 전압생성부(300); 및 제1비트라인(BL)과 제2비트라인(/BL) 사이에서 래치를 형성하는 제1인버터와 제2인버터를 구비하는 비트라인 센스앰프부(200, 도2 참조)를 포함하며, 제1인버터의 웰바이어스 전압으로는 제1고전압(VPP1)과 제1저전압(VBB1)이 사용되고 제2인버터의 웰바이어스 전압으로는 제2고전압(VPP2)과 제2저전압(VBB2) 이 사용되는 것을 특징으로 한다. 그리고 제1고전압(VPP1과 제2고전압(VPP2)의 레벨을 동일하게 또는 다르게 해주기 위한 고전압 스위치(350) 및 제1저전압(VBB1)과 제2저전압(VBB2)의 레벨을 동일하게 또는 다르게 해주기 위한 저전압 스위치(360)를 더 포함할 수 있다.
전압생성부(300)는 각종 전압들(VPP1, VPP2, VBB1, VBB2)을 생성하는 곳으로, 제1고전압 생성부(310), 제2고전압 생성부(320), 제1저전압 생성부(330), 및 제2저전압 생성부(340)를 포함하여 구성될 수 있다.
제1고전압 생성부(310)는 제1고전압 튜닝신호(VPP1_TUNE)에 응답하여 제1고전압(VPP1)의 레벨을 조절한다. 즉, 제1고전압 튜닝신호(VPP1_TUNE)의 정보에 따라 제1고전압 생성부(310)가 생성하는 제1고전압(VPP1)의 레벨이 달라진다. 제1고전압 생성부(310)의 출력단에 연결된 제1고전압 캐패시터(311)는 레저버 캐패시터(reservoir capacitor)이다.
제2고전압 생성부(320)는 제2고전압 튜닝신호(VPP_TUNE)에 응답하여 제2고전압(VPP2)의 레벨을 조절한다. 즉, 제2고전압 튜닝신호(VPP_TUNE)의 정보에 따라 제2고전압 생성부(320)가 생성하는 제2고전압(VPP2)의 레벨이 달라진다. 제2고전압 생성부(320)의 출력단에 연결된 제2고전압 캐패시터(321)는 레저버 캐패시터이다.
제1저전압 생성부(330)는 제1저전압 튜닝신호(VBB1_TUNE)에 응답하여 제1저전압(VBB1)의 레벨을 조절한다. 즉, 제1저전압 튜닝신호(VBB1_TUNE)의 정보에 따라 제1저전압 생성부(330)가 생성하는 제1저전압(VBB1)의 레벨이 달라진다. 제1저전압 생성부(330)의 출력단에 연결된 제1저전압 캐패시터(331)는 레저버 캐패시터이다.
제2저전압 생성부(340)는 제2저전압 튜닝신호(VBB2_TUNE)에 응답하여 제2저전압(VBB2)의 레벨을 조절한다. 즉, 제2저전압 튜닝신호(VBB2_TUNE)의 정보에 따라 제2저전압 생성부(340)가 생성하는 제2저전압(VBB2)의 레벨이 달라진다. 제2저전압 생성부(340)의 출력단에 연결된 제2저전압 캐패시터(341)는 레저버 캐패시터이다.
고전압 스위치(350)는 제1제어신호(CONTROL1)에 응답하여 온/오프된다. 고전압 스위치(350)가 턴온되면 제1고전압(VPP1)과 제2고전압(VPP2)의 레벨이 동일해지고, 고전압 스위치(350)가 오프되면 제1고전압(VPP1)과 제2고전압(VPP2)은 각각의 고전압 생성부(310, 320)에서 생성된 전압의 레벨을 가지게 된다.
저전압 스위치(360)는 제2제어신호(CONTROL2)에 응답하여 온/오프된다. 저전압 스위치(360)가 턴온되면 제1저전압(VBB1)과 제2저전압(VBB2)의 레벨이 동일해지고, 저전압 스위치(360)가 오프되면 제1저전압(VBB1)과 제2저전압(VBB2)은 각각의 저전압 생성부(330, 340)에서 생성된 전압의 레벨을 가지게 된다.
신호들(VPP1_TUNE, VPP2_TUNE, VBB1_TUNE, VBB2_TUNE, CONTROL1, CONTROL2)을 조절함으로써, 비트라인 센스앰프를 구성하는 트랜지스터들에 입력되는 웰바이어스를 자유롭게 조절하는 것이 가능해지며, 이로 인하여 비트라인 센스앰프의 특성을 자유롭게 조절 가능해진다.
신호들(VPP1_TUNE, VPP2_TUNE, VBB1_TUNE, VBB2_TUNE, CONTROL1, CONTROL2)은 테스트모드(testmode) 신호로, 이러한 테스트모드 신호들은 모드 레지스터 셋팅(mode register setting)에 의해 그 레벨이 결정되거나, 외부의 패드(PAD)로부터 입력될 수도 있다. 이러한 테스트모드 신호들을 배정하고, 조절하는 것은 본 발명 이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하므로, 이에 대한 더 이상의 설명은 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명의 도면에는 폴디드 비트라인(folded bitline) 구조를 도시하였지만, 오픈 비트라인(open bitline) 구조에서도 폴디드 비트라인에서와 동일한 구조의 비트라인 센스앰프가 사용되기 때문에, 본 발명이 그대로 적용가능함은 당연하다.
또한, 본 발명의 실시예에서는 2개의 비트라인간의 전위를 증폭하는 비트라인 센스앰프를 도시하였지만, 반드시 비트라인이 아니라 2개의 라인의 전위차를 증폭하는 센스앰프에 본 발명이 적용될 수 있음은 당연하다.
또한, 본 발명의 도면에는 그 설명을 위하여, 하나의 비트라인 센스앰프만을 도시하였지만, 반도체 메모리장치에 수많은 비트라인 센스앰프가 존재함은 당연하다.
도 1은 종래의 반도체 메모리장치에서 셀어래이와 비트라인 센스앰프를 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 비트라인 센스앰프의 구성도.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도.

Claims (15)

  1. 제1라인을 입력으로 하고 제2라인을 출력으로 하는 제1인버터; 및
    상기 제2라인을 입력으로 하고 상기 제1라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터를 구성하는 NMOS트랜지스터와 상기 제2인버터를 구성하는 NMOS트랜지스터는 서로 분리된 웰바이어스를 갖는 것을 특징으로 하는 센스앰프.
  2. 제 1항에 있어서,
    상기 제1인버터를 구성하는 PMOS트랜지스터와 상기 제2인버터를 구성하는 PMOS트랜지스터는 서로 분리된 웰바이어스를 갖는 것을 특징으로 하는 센스앰프.
  3. 제 2항에 있어서,
    상기 제1인버터의 PMOS트랜지스터의 웰바이어스로는 제1고전압이 인가되고 상기 제2인버터의 PMOS트랜지스터의 웰바이어스로는 제2고전압이 인가되며,
    상기 제1인버터의 NMOS트랜지스터의 웰바이어스로는 제1저전압이 인가되고 상기 제2인버터의 PMOS트랜지스터의 웰바이어스로는 제2저전압이 인가되는 것을 특징으로 하는 센스앰프.
  4. 제 3항에 있어서,
    상기 제1고전압과 상기 제2고전압의 전위는 서로 독립적으로 조절되며,
    상기 제1저전압과 상기 제2저전압의 전위는 독립적으로 조절되는 것을 특징으로 하는 센스앰프.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    상기 제1라인과 상기 제2라인은 비트라인인 것을 특징으로 하는 센스앰프.
  6. 제1라인을 입력으로 하고 제2라인을 출력으로 하는 제1인버터; 및
    상기 제2라인을 입력으로 하고 상기 제1라인을 출력으로 하는 제2인버터를 포함하고,
    상기 제1인버터를 구성하는 PMOS트랜지스터와 상기 제2인버터를 구성하는 PMOS트랜지스터는 서로 분리된 웰바이어스를 갖는 것을 특징으로 하는 센스앰프.
  7. 제6항에 있어서,
    상기 제1인버터의 PMOS트랜지스터의 웰바이어스로는 제1고전압이 인가되고 상기 제2인버터의 PMOS트랜지스터의 웰바이어스로는 제2고전압이 인가되는 것을 특징으로 하는 센스앰프.
  8. 제 7항에 있어서,
    상기 제1고전압과 상기 제2고전압의 전위는 서로 독립적으로 조절되는 것을 특징으로 하는 센스앰프.
  9. 제 6항 내지 8항 중 어느 한 항에 있어서,
    상기 제1라인과 상기 제2라인은 비트라인인 것을 특징으로 하는 센스앰프.
  10. 제1고전압 및 제2고전압과 제1저전압 및 제2저전압을 생성하는 전압생성부; 및
    제1라인과 제2라인 사이에서 래치를 형성하는 제1인버터와 제2인버터를 구비하는 센스앰프부를 포함하며,
    상기 제1인버터의 웰바이어스 전압으로는 상기 제1고전압과 상기 제1저전압이 사용되고,
    상기 제2인버터의 웰바이어스 전압으로는 상기 제2고전압과 상기 제2저전압 이 사용되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 10항에 있어서,
    상기 전압생성부는,
    상기 제1고전압을 생성하는 제1고전압 생성부;
    상기 제2고전압을 생성하는 제2고전압 생성부;
    상기 제1저전압을 생성하는 제1저전압 생성부; 및
    상기 제2저전압을 생성하는 제2저전압 생성부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 반도체 메모리장치는,
    제1제어신호에 응답하여 상기 제1고전압 생성부의 출력단과 상기 제2고전압 생성부의 출력단을 연결하기 위한 고전압스위치; 및
    제2제어신호에 응답하여 상기 제1저전압 생성부의 출력단과 상기 제2저전압 생성부의 출력단을 연결하기 위한 저전압 스위치
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 12항에 있어서,
    상기 반도체 메모리장치는,
    상기 제1고전압 생성부의 출력단에 연결되는 제1고전압 캐패시터;
    상기 제2고전압 생성부의 출력단에 연결되는 제2고전압 캐패시터;
    상기 제1저전압 생성부의 출력단에 연결되는 제1저전압 캐패시터; 및
    상기 제2저전압 생성부의 출력단에 연결되는 제2저전압 캐패시터
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 11항에 있어서,
    상기 제1고전압 생성부는 제1고전압 튜닝신호에 응답하여 상기 제1고전압의 레벨을 조절하고,
    상기 제2고전압 생성부는 제2고전압 튜닝신호에 응답하여 상기 제2고전압의 레벨을 조절하고,
    상기 제1저전압 생성부는 제1저전압 튜닝신호에 응답하여 상기 제1저전압의 레벨을 조절하고,
    상기 제2저전압 생성부는 제2저전압 튜닝신호에 응답하여 상기 제2저전압의 레벨을 조절하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 10 내지 14항 중 어느 한 항에 있어서,
    상기 제1라인과 상기 제2라인은 비트라인인 것을 특징으로 하는 반도체 메모리장치.
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