KR101030680B1 - 전류 제한 래치 회로 - Google Patents

Abstract

전류 제한 래치 회로는 디코딩, 프로그래밍, 소거, 및 다른 동작들을 위해 비휘발성 메모리 집적 회로 내에서 사용된다. 한 실시예에 있어서, 2개의 전원선들 사이에 병렬로 함께 접속된 많은 래치 회로들이 있다. 전류 미러 기구는 상기 래치 회로에 공급된 전류를 제한한다. 상기로 인해 데이터 변경 도중에 상기 2개의 전원선들, 양의 전압, 접지 또는 음의 전압들의 차이를 줄여준다. 상기 회로는 보다 작은 장치 사이즈를 제공하고, 데이터가 래채 회로내에서 변경되는 경우에 빠른 속도를 제공함과 아울러, 저전력 소비를 제공한다. 상기 기술은 상기 2개의 전원선들 사이의 전압차가 보다 더 클수록 보다 더 큰 장점을 제공한다.

전류 제한 래치 회로

Description

전류 제한 래치 회로{CURRENT-LIMITED LATCH}

본 발명은 비휘발성의 소거가 가능하며 프로그램이 가능한 메모리들의 프로그래밍에 관한 것으로서, 보다 상세하게는 상기 메모리 셀들의 소스 노드(source node)들에 바이어스 전압을 인가함에 의해 상기 메모리 셀들을 보다 빠르게 프로그램하는 기술에 관한 것이다.

메모리 및 기억 장치는 정보 시대의 성장을 가능하게 하는 중요한 기술 영역이다. 인터넷, WWW(World Wide Web), 무선 전화, PDA(Personal Digital Assistants), 디지털 카메라, 디지털 캠코더, 디지털 음악 재생 장치, 컴퓨터, 네트워크, 및 그 이상의 것들의 급속한 발전에 수반하여, 보다 양호한 메모리 및 저장 기술에 대한 필요성이 끊임없이 요구되고 있다.

특정 형태의 메모리는 비휘발성 메모리이다. 비휘발성 메모리는 전원이 제거되는 경우에도 그 메모리 또는 저장 상태를 유지한다. 몇몇 형태의 비휘발성 소거 가능 프로그램 가능 메모리는 Flash, EEPROM, EPROM, MRAM, FRAM, 강유전체 메모리(Ferroelectric), 및 자성 메모리(Magnetic memory)들을 포함한다. 몇몇의 비휘발성 기억 장치 제품은 플래시 디바이스크 드라이브(Flash disk drive), CompactFlash^TM(CF) 카드, MultiMedia 카드(MMC), SD 카드(sequre digital card), Flash PC 카드(예를 들면, ATA Flash 카드), SmartMedia 카드, P-Tag(personal tag), 및 메모리 스틱들을 포함한다.

널리 사용되는 형태의 반도체 메모리 저장 셀은 Flash 메모리 셀이다. 몇몇 형태의 플로팅 게이트 메모리 셀들은 Flash, EEPROM, EPROM을 포함한다. 위에서 언급된 것과 같은 다른 형태의 메모리 셀 기술이 존재한다. Flash와 같은 플로팅 게이트 메모리 셀들은 단지 예시로서 논의된다. 본 출원의 논의는 적절한 변경을 가하여 플로팅 게이트 기술을 제외한 다른 메모리 기술에 또한 적용될 것이다.

메모리셀들은 소요의 구성 상태로 구성되거나 또는 프로그래밍된다. 특히, 전하는 상기 셀을 2 또는 그 이상의 기억 상태로 만들기 위해, Flash 메모리 셀의 플로팅 게이트상에 놓여지거나 또는 플로팅 게이트로부터 제거된다. 하나의 상태가 프로그램 상태이면 다른 상태는 소거 상태이다. 플래시 메모리 셀은 적어도 2진 상태, 0 또는 1을 표시하는데 사용 가능하다. 플래시 메모리셀은 또한 00, 01, 10, 또는 11 등의 2진 상태 이상을 기억하는 것이 가능하다. 상기 셀은 다중 상태를 기억 가능하고 다중 상태 메모리 셀, 멀티 레벨, 또는 멀티 비트 메모리 셀이라고 할 수 있다. 상기는 메모리 셀 수를 증가시킴이 없이도 고밀도 메모리를 제조하는 것을 가능하게 하는데, 그 이유는 각각의 메모리 셀은 단일 비트 이상을 표시할 수 있기 때문이다. 상기 셀은 하나의 프로그램된 상태 이상을 갖는다. 예를 들면, 2비트를 표시할 수 있는 메모리 셀에 있어서, 3개의 프로그램된 상태 및 하나의 제거 된 상태가 존재할 수 있다.

비휘발성 메모리들의 성공에도 불구하고, 그 기술을 향상시키는 것이 계속 요구되고 있다. 메모리의 밀도, 성능, 속도, 내구성, 및 신뢰성을 향상시키는 것이 바람직하다. 또한, 저전력 소비 및 기억 비트당 저비용이 또한 바람직하다. 비휘발성 메모리의 한 양상은 데이터를 셀로 기록 또는 프로그래밍하는데 사용되는 회로 및 기술이다. 래치 회로들은 상기 목적을 위해 사용된다. 종래의 데이터 래치들은 전원선, VDD 및 VSS에 직접 접속된다. 그러나, 상기 전원선들을 래치 회로에 접속하는 것은 보다 긴 지연 및 보다 많은 전력 소모를 유발한다. 필요한 동작 지원, 사이즈의 컴팩트화, 저전력 소비, 및 필요에 따른 비교적 용이한 조정을 위해, 회로가 적절한 전압을 상기 셀들에 공급하는 것이 바람직하다.

언급된 바와 같이, 메모리 셀을 동작하기 위한 기술 및 회로를 개선할 필요성이 있다.

본 발명은 전류 제한 래치 회로에 관한 것으로서, 상기 전류 제한 래치 회로는 디코딩, 프로그래밍, 소거, 및 다른 동작들을 위해 비휘발성 메모리 집적 회로 내에서 사용 가능하다. 한 특정 실시예에 있어서, 2개의 전원선들 사이에 병렬로 함께 접속된 많은 래치 회로들이 있다. 상기 래치 회로는 전류 미러 기구(scheme)를 사용하여 상기 래치 회로에 공급된 전류를 제한한다. 상기로 인해 데이터 변경 도중에 상기 2개의 전원선들, 양의 전압, 접지 또는 음의 전압들의 차이를 줄여준다. 상기 회로는 보다 작은 장치 사이즈를 제공하고, 데이터가 래치 회로내에서 변경되는 경우에 빠른 속도를 제공함과 아울러, 저전력 소비를 제공한다. 상기 기술은 상기 2개의 전원선들 사이의 전압차가 보다 더 클수록 보다 더 큰 장점을 제공한다.

하나의 특정 실시예에 있어서, 본 발명은 로우(low) 및 컬럼(column) 형상으로 배치된 비휘발성 메모리 셀들의 어레이와, 복수의 래치 회로들을 포함하는 집적 회로이다. 상기 메모리셀은 플래시(Flash), EEPROM, EPROM, 플로팅 게이트, HE, 또는 DFGSSI 셀을 포함할 수 있다. 상기 래치 회로는 메모리셀의 어레이에 접속된다. 상기 래치 회로들은 상부 전원선과 하부 전원선 사이에서 병렬로 접속된다. 각각의 래치 회로들은 상기 상부 전원선에 결합된 상부 풀-업(pull-up) 회로 블록, 및 상기 하부 전원선에 결합된 하부 풀-다운(pull-down) 회로 블록을 포함한다. 상기 전원선은 온-칩에 의해 생성될 전류 제한 전원 장치에 의해 공급된다. 또한, 하나의 실시예에 있어서, 제1의 모드에서 상기 상부 전원선은 양의 전압으로 배치되고, 제2의 모드에서 상기 상부 전원선은 접지(ground) 또는 제1의 음의 전압으로 배치되고 상기 하부 전원선은 음의 전압, 상부 전원선보다 더 음의 전압으로 배치된다.

상기 상부 풀업 회로 블록은, 상부 전원선에 결합된 소스, 제1의 노드에 결합된 게이트, 및 제2의 노드에 결합된 소스를 포함하는 제1의 p-채널 트랜지스터를 포함한다. 상기 상부 풀업 회로 블록은 상기 상부 전원선에 결합된 소스, 상기 제2의 노드에 결합된 게이트, 및 상기 제1의 노드에 결합된 소스를 포함하는 제2의 p-채널 트랜지스터를 포함한다.

상기 하부 풀다운 회로 블록은, 상기 하부 전원선에 결합된 소스, 제1의 노드에 결합된 게이트, 및 제2의 노드에 결합된 소스를 포함하는 제1의 n-채널 트랜지스터를 포함하고, 상기 하부 풀다운 회로 블록은, 상기 하부 전원선에 결합된 소스, 상기 제2의 노드에 결합된 게이트, 및 상기 제1의 노드에 결합된 소스를 포함하는 제2의 n-채널 트랜지스터를 포함한다.

상기 래치 회로는, 제1의 노드와 제2의 노드 사이에 결합되고 바이어스 전압선에 결합된 게이트를 포함하는 제1의 n-채널 트랜지스터를 포함한다. 상기 래치 회로는 제3의 노드와 제4의 노드 사이에 결합되고 상기 바이어스 전압선에 결합된 게이트를 포함하는 제2의 n-채널 트랜지스터를 포함한다. 상기 제1 및 제2의 n-채널 트랜지스터들은 깊은 n-웰 장치이고, 그 각각은 n-웰 터브(tub) 내에 있는 p형 확산 터브내에 형성된다.

상기 래치 회로는, 상기 제2의 노드와 제5의 노드 사이에 결합된 제1의 p-채널 트랜지스터를 포함한다. 상기 래치 회로는 상기 제4의 노드와 상기 제6의 노드 사이에 결합된 제2의 p-채널 트랜지스터를 포함한다. 정상 동작 중에, 상기 제5의 노드 및 제6의 노드는 상보형 논리 신호들을 (어떠한 전압 레벨에서) 제공한다. 상기 p-채널 트랜지스터는 3중(triple) 특히 음의 전원 장치가 사용되면 n-웰 장치들이다.

한 실시예에 있어서, 상기 래치 회로의 상부 전원선은 10 볼트 이상인 양의 전압원에 결합되고 상기 하부 전원선은 접지에 접속된다. 동작 중에, 상기 상부 전원선과 하부 전원선에서의 전압차는 약 10V일 수 있다.

상기 상부 전원선에 대해 공급된 전압은 제1의 온-칩 펌프 회로(on-chip pump circuit)에 의해 생성되고, 상기 하부 전원선에 공급된 전압은 제2의 온-칩 펌프 회로에 의해 생성된다. 상기 상부 전원선으로부터 인입된 상부 전류 리미터(limiter) 회로 전류는 약 10 마이크로앰프(microamp)로 제한되고 상기 하부 전원선에 대한 전류는 약 10 마이크로앰프로 제한된다. 전류가 제한되는 양은 어느 레벨일 수 있고 특정 응용 또는 필요성에 따라 달라진다. 다른 실시예에 있어서, 전류 리미터는 100마이크로앰프 이하로 제한될 수 있다.

다른 실시예에 있어서, 본 발명은 많은 래치들 및 비휘발성 메모리셀을 포함하는 집적 회로로서, 하나의 래치는 메모리셀의 각각의 로우에 대한 래치이다. 상기 래치는 메모리셀의 로우와 동일 피치로 집적 회로의 기판상에서 레이아웃된다. 상기 래치는 양 및 음의 전압을 기억할 수 있다.

본 발명의 다른 목적, 특성, 및 장점들은 이하의 상세한 설명 및 도면에서 동일 도면 번호는 동일 특성을 나타내는 첨부 도면을 고려하면 자명해질 것이다.

도 1은 본 발명의 여러 특징이 실시 가능한 전기 사스템을 도시하는 일반적인 도면.

도 2A는 NOR 플래시 셀의 하나의 구성을 도시하는 도면.

도 2B는 NOR 플래시 셀의 다른 구성을 도시하는 도면.

도 3은 NAND 플래시 셀의 스트링(string)의 다이어그램.

도 4는 NAND 메모리 셀의 어레이를 도시하는 도면.

도 5는 플로팅 게이트 메모리 셀을 도시하는 도면.

도 6은 2중(dual) 플로팅 게이트 소스측 주입(DFGSSI) 구성의 플래시 메모리 셀의 컬럼을 도시하는 도면.

도 7은 전류 제한 래치의 회로 다이어그램.

도 8은 메모리 셀들의 어레이와 병렬로 접속되고 상기 메모리 셀들의 어레이와 인터페이스하는 전류 제한 래치 회로들의 컬럼을 도시하는 도면.

도 9는 전류 제한 래치 회로들의 병렬 구성에 대한 변경 실시예를 도시하는 도면.

도 10은 깊은 n-웰 장치 NMOS 장치의 한 예의 단면도.

도 11은 3중 n-웰 PMOS 장치의 한 예의 단면도.

도 12는 분할된 어레이 및 래치 회로를 도시하는 도면.

도 13은 패스 게이트 회로(pass gate circuit)의 도면.

도 14는 전류 제한 전원선의 한 실시예.

도 1은 본 발명의 여러 특징들이 실시 가능한 컴퓨터 시스템 등의 전자 시스템을 일반적으로 도시한다. 전자 시스템의 몇몇의 예는 컴퓨터, 랩탑 컴퓨터, 휴대용 컴퓨터, 팜탑 컴퓨터(palmtop computer), PDA(Personal Digital Assistants), MP3, 및 다른 음성 재생 장치, 디지털 카메라, 영상 카메라, 전자 게임기, 무선 및 유선 전화 장치, 응답 장치, 음성 리코더, 및 네트워크 루터(network router)를 포함한다.

이러한 전자 시스템 아키텍처는 램덤 액세스와 함께 시스템 버스(23)에 접속 된 프로세서 또는 마이크로 프로세서(21), 메인 시스템 메모리(25), 및 키보드, 모니터, 모뎀 등의 적어도 하나 이상의 입출력 장치(27)를 포함한다. 일반적인 컴퓨터 시스템 버스(23)에 접속되는 다른 메인 컴퓨터 시스템 요소는 상당히 장기 지속하는(long-term) 비휘발성 메모리(29)이다. DRAM(dynamic RAM)) 또는 SRAM(static RAM) 등의 휘발성 메모리와는 다르게, 비휘발성 메모리는 전원이 장치로부터 차단된 이후에도 그 기억 상태를 보유한다. 보통, 상기와 같은 장치는 데이터 기억 용량이 메가 바이트, 기가 바이트, 또는 테라 바이트인 자성 또는 광학 기술을 사용하는 디바이스크 드라이브이다. 이러한 데이터는 전류 처리시에 사용하기 위해 시스템 휘발성 메모리(25)에 검색되고 용이하게 보충, 변형, 또는 변경된다.

본 발명의 한 특징은 비휘발성, 소거의 용이성, 및 메모리에의 데이터 재기록, 액세스의 속도, 저비용, 및 신뢰도를 희생하지 않고서 특정 형태의 반도체 메모리 시스템을 디바이스크 드라이브로 대체하는데 있다. 이것은 하나 이상의 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(예를 들면, Flash 또는 EEPROM) 집적 회로를 채택함에 의해 달성된다. 집적 회로는 종종 칩(chip)이라고도 한다. 이러한 형태의 메모리는 동작하는데 저전력이 요구되고 하드 디바이스크 구동 자성 매체 메모리보다 경량이고, 따라서 배터리로 동작되는 휴대용 컴퓨터에 적합하다는 추가적인 장점이 있다. 상기와 같은 비휘발성 반도체 메모리들은 Flash 디바이스크 드라이브, CompactFlash(TM) 카드, SmartMedia(TM) 카드, P-Tag(personal tag), 멀티미디어 카드, SD 카드(sequre digital card), 및 메모리 스틱(R)들 포함한다.

대용량 기억 메모리(29)는 컴퓨터 시스템 버스(23)에 접속된 메모리 컨트롤러(31), 플래시 또는 EEPROM 집적 회로 칩들로 이루어진 어레이(33)로 구성된다. 데이터 및 명령은 우선 데이터선(35)상에서 컨트롤러(31)로부터 플래시 또는 EEPROM 어레이(33)까지 통신된다. 유사하게, 데이터 및 상태 신호들은 데이터선(37)상에서 플래시 또는 EEPROM(33)으로부터 컨트롤러(31)까지 통신된다. 데이터선(35, 37)은 실시예에 따라 직렬 또는 병렬일 수 있다. 컨트롤러(31) 및 EEPROM 어레이(33) 사이의 다른 제어 및 상태 회로들은 도 1에 도시되지 않는다.

비휘발성 메모리 집적 회로는 또한 다른 집적 회로 또는 컨트롤러 마이크로 프로세서, 랜덤 액세스 메모리(RAM), 또는 I/O 장치 등의 구성 요소에 접속되어, 비휘발성 메모리 시스템을 형성한다. 컨트롤러 및 메모리는 별개의 집적 회로일 수 있고 또는 메모리 집적 회로는 컨트롤러를 구현할 수 있다. 메모리는 다중의 별개의 집럭 회로상에 존재할 수 있다. 예를 들면, 다중 메모리 집적 회로는 보다 큰 메모리 사이즈를 달성하기 위해 결합될 수 있다.

플래시 EEPROM 시스템 및 비휘발성 셀들 및 기억 장치에 대한 더 많은 논의는 미국 특허 제5,602,987호, 미국 특허 제5,095,344호, 미국 특허 제5,270,979호, 미국 특허 제5,380,672호, 미국 특허 제5,712,180호, 미국 특허 제5,991,517호, 미국 특허 제6,222,762호, 및 미국 특허 제6,230,233호에서 논의되고 있고, 상기 문헌들은 본 출원에서 인용된 다른 인용문과 함께 인용문으로서 병합되어 있다.

비휘발성 메모리 시스템의 메모리 집적 회로는 적어도 1비트의 데이터를 각각 보유하는 많은 메모리셀을 포함할 수 있다. 각각의 셀에 다중 비트의 데이터의 기억을 허용할 수 있는 다중 상태 메모리셀이 또한 사용될수 있다. 예를 들면, 각각의 메모리셀은 셀당 2, 3, 4, 5, 6, 7, 8, 또는 그 이상의 비트의 데이터를 기억할 수 있다. 다중 비트의 데이터를 기억할 수 있는 메모리셀은 또한 다중 레벨 셀이라고도 한다.

몇몇 형태의 비휘발성 기억 장치 또는 메모리셀은 플래시, EEPROM, 및 EPROM이고, 상기들은 모드 플로팅 게이트 형태의 메모리셀이다. 본 발명은 상-변화 셀, 자성 셀(MRAM), 강유전체 셀(FRAM), 자성 유전성 셀, 및 많은 다른 셀 등의 다른 형태의 메모리에도 적용 가능하다.

메모리셀은 보통 로우(row) 및 컬럼(column)의 어레이 형상으로 배치된다. 집적 회로마다 복수의 어레이들이 존재할 수 있다. 개별적인 셀들은 로우 및 컬럼에 의해 액세스 된다. 메모리셀에 대한 상이한 구성은 NOR 및 NAND 구성이다. 본 발명은 상기 구성 뿐만 아니라 다른 구성의 메모리셀에도 적용 가능하다.

도 2A는 NOR 구성에 대한 비휘발성 메모리셀의 예를 도시한다. 상기 특정 NOR 구성에 있어서, 드레인선(DL)과 소스선(SL) 사이에는 메모리 트랜지스터(215)에 직렬 접속된 선택 또는 판독 트랜지스터(211)가 존재한다. 드레인선은 또한 셀의 종종 비트선(BL)이라고도 한다. 판독 트랜지스터는 로우선(RL) 또는 워드선(WL)에 접속된 제어 게이트를 구비하고, 메모리 트랜지스터는 제어 게이트(CG)선에 접속된 제어 게이트를 구비한다. CG선은 제어선 또는 스티어링선(steering line)이라고도 한다. 특정 구성 또는 동작에 기초하여, 드레인선 및 소스선은 서로 바꿔지고 또는 교환된다. 특히, 상기 도면은 드레인선이 판독 트랜지스터에 접속되고 소스선 은 메모리 트랜지스터에 접속되는 것을 도시한다. 그러나, 다른 실시예에 있어서, 소스선은 판독 트랜지스터에 접속될 수 있고 드레인선은 메모리 트랜지스터에 접속될 수 있다.

예를 들면, "소스"라는 용어가 드레인 보다 하위 포텐셜 상태에 있는 전극에 대해 지정된다면, 판독 동작 중에 선택 트랜지스터의 드레인에 접속된 선은 드레인선이 되고, 메모리셀 트랜지스터의 소스에 접속된 선은 소스선이 된다. 상기 상태는 프로그래밍을 위해 반전되는 것으로서, 보다 높은 전압이 소스측 주입을 달성하기 위해 메모리셀에 인가된다.

NOR 메모리셀의 어레이에 있어서, 많은 NOR 셀은 드레인선(또는 소스선)에 접속될 것이다. 이것은 보통 어레이의 컬럼이라고도 한다. 컬럼의 각각의 셀은 별개의 워드선 및 로우선을 가질 것이고, 이는 보통 어레이의 로우라고도 한다.

한 실시예에 있어서, 판독 및 메모리 트랜지스터 양쪽 모두는 n-채널 또는 NMOS형 트랜지스터이다. 그러나, 상기 디바이스들은 p-채널 또는 PMOS형 트랜지스터 및 다른 트랜지스터를 포함하는 다른 형태의 트랜지스터일 수 있다. 판독 디바이스(211)는 메모리 디바이스(215)와는 상이한 형태의 디바이스이다. 특정 실시예에 있어서, 메모리스는 플래시, EEPROM, 또는 EPROM 트랜지스터 등의 플로팅 게이트 디바이스이다. 그러나, 메모리스는 상-변화(phase-change) 메모리, NRAM, FRAM, 자성 강유전체 메모리, FeRAM, NROM, MNOS, SONOS, 또는 다른 디바이스 등의 다른 형태의 디바이스 일 수 있다.

도 2B는 NOR 구성에 대한 비휘발성 메모리셀의 다른 예를 도시한다. 단 하나 의 메모리 트랜지스터(222)가 존재한다. 이러한 구성은 도 2A의 구성과 유사하지만, 선택 또는 판독 트랜지스터를 포함하지 않는다. 이러한 구성은 단 하나만의 트랜지스터를 구비하기 때문에 도 2A의 구성에 비해 보다 간단하다.

도 3은 NAND 구성의 비휘발성 메모리셀을 도시한다. NAND 구성에 있어서, 드레인 선택 디바이스(315)와 소스 선택 디바이스(319) 사이에, 드레인선(DL)과 소스선(SL) 사이에서 직렬로 접속된 많은 메모리 트랜지스터(311)가 존재한다. 이것은 메모리셀의 컬럼이고 이러한 셀의 다중 컬럼들은 NAND 메모리셀의 어레이를 형성하는데 사용될 수 있다. 메모리셀의 컬럼은 종종 NAND 체인 또는 스트링(string)이라고도 한다. 이것은 NAND 스트링내의 얼마든지 많은 셀일 수 있다. 특정 실시예에서, NAND 체인 내에는 적어도 16개의 메모리셀이 존재한다.각각의 메모리 트랜지스터는 별개의 워드선(WL)에 접속된 게이트를 구비한다. 워드선은 WL1 내지 WLn을 붙여 구별하고 여기서 n은 특정 컬럼 내의 메모리셀의 갯수이다. 드레인 선택 디바이스는 드레인 선택선(DSEL)에 접속된 게이트를 구비하고, 소스 선택 디바이스는 소스 선택선(SSEL)에 접속된 게이트를 구비한다. 특정 실시예에 따라, 드레인선 및 소스선은 서로 바꿔지거나 교환될 수 있다.

한 실시예에 있어서, 소스 선택 트랜지스터, 드레인 선택 트랜지스터, 및 메모리 트랜지스터는 n-채널 또는 NMOS형 트랜지스터이다. 그러나, 상기 디바이스는 p-채널 또는 PMOS형 트랜지스터 및 다른 트랜지스터를 포함하는 다른 형태의 트랜지스터일 수 있다. 드레인 선택 디바이스 및 소스 선택 디바이스는 메모리 디바이스(311)와는 상이한 형태의 디바이스 일 수 있고, 서로 상이할 수 있다. 특정 실시 예에 있어서, 메모리 디바이스는 플래시, EEPROM, 또는 EPROM 등의 플로팅 게이트 디바이스이다. 그러나, 상기 메모리 디바이스는 상-변화 메모리, NRAM, FRAM, 자성 강유전체 메모리, FeRAM, NROM, MNOS, SONOS, 또는 다른 디바이스와 같은 다른 형태의 디바이스 일 수 있다.

도 4는 NAND 메모리셀의 어레이를 도시한다. n개의 로우와 m개의 컬럼으로 이루어진 메모리셀이 존재하고, 여기서 n과 m은 양의 정수이다. 각각의 컬럼은 워드선(WL0 내지 WLn)에 접속된 n개의 메모리셀을 갖는다. 메모리셀의 컬럼들은 BL0 내지 BLn을 붙여 구별한다. 각각의 컬럼은 드레인 선택 디바이스와 소스 선택 디바이스에 접속된 메모리셀들을 포함한다. 드레인 및 소스 선택 디바이스는 드레인선(DL) 또는 비트선(BL) 및 소스선(SL)에 차례로 접속된다. 드레인 선택 디바이스의 게이트들은 드레인 선택선(DSEL)에 접속되고, 소스 선택 디바이스의 게이트들은 소스 선택선(SSEL)에 접속된다. 특정 셀 또는 선택된 셀은 적합한 워드선과 비트선을 이용하고 적합한 전압을 상기 선들에 인가함에 의해 액세스 될 수 있다.

도 5는 이전에 설명된 어떠한 메모리셀 및 어레이에서 사용될 수 있는 대표적인 플로팅 게이트 비휘발성 메모리 디바이스를 도시한다. 플로팅 게이트 디바이스에 관한 보다 많은 논의는 미국 특허 제5,991,517호에서 찾을 수 있다. 플로팅 메모리셀은 드레인(D), 소스(S), 제어 게이트(CG), 및 플로팅 게이트(FG)를 포함한다.

간단히 말해서, 비휘발성 메모리셀은 전원이 끊어진 경우에도 그 기억된 상태를 보유하는 메모리셀이다. 플로팅 게이트형 메모리셀의 몇몇의 예는 플래시, EEPROM(E² 또는 2의 제곱이라고도 알려짐), 및 EPROM을 포함한다. 플래시 및 EEPROM셀은 전기적으로 소거 가능하고 전기적으로 프로그래밍 가능하다. EPROM셀은 전기적으로 프로그램 가능하고, 자외(UV)선을 이용하여 소거 가능하다. 플로팅 게이트 디바이스는 적절한 노드를 고전압에 쐬어 프로그램 또는 소거 가능하다. 이러한 고전압으로 인해 전자는 플로팅 게이트에 더해지거나 또는 플로팅 게이트로부터 제거되고, 이것은 플로팅 게이트 디바이스의 임계 전압 또는 VT를 조절할 것이다. 전자를 플로팅 게이트로부터 또는 플로팅 게이트로 이동하게 하는 몇몇의 물리적인 메커니즘은 열전자 주입(hot-electron injection), Fowler-Nordheim 터널링, 또는 밴드대 밴드 터널링이다.

디바이스를 프로그래밍하는데 사용된 고전압은 종종 VPP 전압이라고도 하고, 디바이스를 소거하는데 사용된 고전압은 종종 VEE 전압이라고도 한다. 상기 VPP 전압은 프로세스 기술 및 특정 실시예에 따라 변할 것이다. 특정 실시예에 있어서, VPP는 약 6.5V 내지 약 20V의 범위내에 있다. 몇몇의 특정 실시예에 있어서, VPP는 12V 내지 18V의 범위내에 있다. VEE 전압은 프로세스 기술 및 특정 실시예에 따라 다를 것이다. 특정 실시예에 있어서, VEE는 약 -12V 내지 약 -25V의 범위내에 있다. 몇몇의 특정 실시예에 있어서, VEE는 -12V 내지 -15V의 범위내에 있다. 몇몇의 실시예에서, 프로그래밍 전압은 전하 펌프 또는 다른 전압 발생기 회로 등의 온-칩(on-chip) 회로에 의해 발생될 수 있고, 다른 실시예에 있어서, 프로그래밍 전압은 전압원으로부터 집적 회로 외부에 공급될 수 있다.

플로팅 게이트 비휘발성 메모리 디바이스는 단일한 비트(0 또는 1) 또는 다중 비트(예를 들면, 2비트: 00, 01, 10, 및 11, 또는 3비트: 000, 001, 011, 100, 101, 110, 및 111, 또는 4비트: 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 및 1111)를 기억할 수 있다. 미국 특허 제5,991,517호는 싱글 비트 및 다중 비트셀의 몇몇의 특징을 더 논의한다. 한마디로 말하면, 메모리셀은 소거된 상태와 하나 이상의 프로그래밍된 상태를 갖는다.

소거된 상태는 디바이스의 VT가 거의 접지로부터 VCC까지의 전압에 대해 오프(off)인 경우이다. 즉, 소거는 예를 들면 0V 또는 그 미만의 VT(임계 전압)을 갖도록 플로팅 게이트 디바이스를 형성하는 것을 말한다. 소거되는 경우에, 플로팅 게이트 트랜지스터는 그 게이트(즉, 제어 게이트)상에 1V가 걸리는 경우에도 전류를 도통하지 않는다. 집적 회로의 모든 플로팅 게이트셀은 소거된 상태로 초기화될 수 있다. 또한, 한 실시예에 있어서, 메모리셀은 프로그래밍되기 이전에 소거될 필요도 있다.

소거는 플로팅 게이트 트랜지스터의 플로팅 게이트로부터 전자를 소거함으로써 이루어진다. 상기를 실시하는 하나의 기술은 제어 게이트를 접지시키고 VEE 전압을 드레인 또는 소스, 또는 드레인과 소스 모두에 가하는 것이다. 음으로 대전된 전자는 양의 전압에 끌어 당겨지기 때문에 VEE 전압은 음으로 대전된 전자를 플로팅 게이트로부터 끌어당긴다. 다른 기술은 전압을 드레인 또는 소스, 또는 드레인과 소스 모두에 가하는 것이다. 보다 강한 음의 전압(음의 VEE 전압이라고도 할 수 있음)이 게이트에 인가된다. 예를 들면, 한 실시예에 있어서, 2V가 소스 또는 드레 인에 인가되고 -19V가 제어 게이트에 인가된다.

보통, 소거는 전자들을 플로팅 게이트로부터 빠져 나오는(tunneling out) 전자에 의해 발생된다. 디바이스를 소거하는데 걸리는 시간은 제어 게이트와 소스 또는 드레인 사이의 전압차에 따라 다르다. 보통, 전압차가 크면 클수록, 전자들이 보다 높은 양(positive)의 전압에 보다 강력하게 끌어 당겨지기 때문에 디바이스는 보다 빠르게 소거될 것이다. 그러나, VEE 전압이 인접한 다른 메모리셀(어레이 내에 있는 경우)의 기억된 상태를 교란함이 없이 셀에 손상을 주지 않고 선택된 셀의 소거를 허용하도록 선택되는 것이 바람직하다.

1비트만을 기억하는 경우에, 플로팅 게이트 디바이스는 추가로 소거된 상태, 단 하나의 프로그래밍된 상태를 갖어야 한다. 이러한 어플리케이션 때문에, 단일한 비트셀에 대해 프로그래밍된 상태는 보통 디바이스의 VT가 설계된 양(positive)의 값보다 더 높은 경우이다.

다중셀에 있어서, VT는 특정 상태에 있다는 것을 나타내는 특정 전압 레벨로 설정된다. 즉, 프로그래밍된 VT 상태가 무엇인가에 따라, 이것은 특별히 기억된 2진값을 나타낼 것이다. 2비트 메모리셀의 예에 있어서, 1V±0.25V의 VT는 2진 상태01을 나타낼 것이다. 2V±0.25V의 VT는 2진 상태 11을 나타낼 것이다. 그리고, 3V±0.25V의 VT는 2진 상태10을 나타낼 것이다. 이러한 예에서, 상태가 변함에 따라 단지 1비트만이 한번에 변하도록 그레이 코딩(Gray coding)이 사용된다. 다른 실시예에 있어서, 다른 코딩 기술이 이용 가능하다.

프로그래밍은 플로팅 게이트 트랜지스터의 플로팅 게이트에 전자(electron) 를 더함으로써 이루어진다. 보통 상기를 실행하는 하나의 기술은 VPP를 제어 게이트에 인가하고 접지를 드레인 또는 소스, 또는 드레인과 소스 양쪽 모두에 인가하는 기술이다. VPP 전압은, 음으로 대전된 전하가 양의 전압에 끌어 당겨지므로, 플로팅 게이트속으로 음으로 대전된 전하를 끌어당긴다. 이러한 기술을 사용하여 전하는 플로팅 게이트속으로 터털링된다.

보통, 다른 기술은 VPGG 전압(높은 양의 전압임)을 제어 게이트에 인가하고 전류가 플로팅 게이트 디바이스의 채널 영역에 흐르게 한다(드레인에 6V를 인가하고 소스를 접지시킴). 그 후, 전류 흐름으로부터의 열전자는 끌어당겨지고 플로팅 게이트속으로 주입된다.

보다 상세하게는, 메모리셀을 프로그래밍하기 위해서는 두가지 메커니즘, 즉 터널링과 열전자 주입 방법이 있다. 다중 상태 프로그래밍을 위해, 각각의 기록 동작은 각각의 베리파이(verify) 동작 이후의 일련의 프로그램 펄스를 포함한다.

채널 열전자 주입은 열전자 생성 및 열전자 주입을 포함한다. 열전자를 생성하기 위해서, 큰 수평 전계가 요구된다. 이것은 높은 드레인-소스 전압에 의해 제공된다. 열전자를 플로팅 게이트상에 주입하기 위해, 큰 수직 전계가 사용된다. 이러한 전계는 그 몇몇의 전압을 플로팅 게이트에 차례로 결합하는 제어 게이트 전압에 의해 제공된다. 드레인측 주입에 있어서, 열전자 주입을 위해 필요한 높은 수직 전계는 열전자 생성을 위해 필요한 높은 수평 전계를 줄이는 부수적인 효과를 갖는다. 소스측 주입은 동일한 딜레마(dilemma)를 겪지 않고 따라서 보다 효율적이다. 소스측 주입 및 드레인측 주입 양쪽 모두에 있어서, 채널을 통해 수평으로 이동하 는 전자의 모멘텀을 전환하기 위해 스캐터링(scattering) 메커니즘이 요구되고, 운좋은 아주 약간은 플로팅 게이트를 향해 수직으로 스캐터링된다. 이러한 셀의 혁신적인 특징인 정규의 열전자 충돌은, 대부분의 열전자는 실리콘 및 실리콘 옥사이드 에너지 장벽을 극복하는 것을 도와줄 모멘텀을 갖기 때문에, 소스측 주입의 개선된 효율을 넘는 프로그래밍 효율을 증가시킬 수 있다. 열전자가 그들이 실리콘 및 실리콘 옥사이드 에너지 장벽을 극복하는데 도울 수 있는 방향으로 스캐터링하도록 하는 것은 더이상 필요치 않다.

프로그래밍을 위한 다른 메커니즘은 NAND 기술에서 사용된 바와 같은 Fowler-Nordheim 터널링이다. 그러나, 터널링을 보통 사용하는 것은 이전에 언급된 메커니즘의 포텐설 이득을 포기하는 것을 수반한다. 터널링은 열전자 주입에 비해 보통 매우 느리다. 터널링의 경우에, 성능은 보다 많은 수의 주변 프로그래밍 블록을 희생하고 보다 많은 수의 셀들을 병렬로 프로그래밍함에 의해 유지되어야 한다.

각각의 프로그래밍 펄스 중에, 드레인 정압은 약 3V 내지 6V 범위 내의 상수로 유지된다. 제1의 프로그래밍 펄스용 제어 게이트 전압은 특성화될 필요가 있는 몇몇의 양의 시작값을 갖을 것이고, 심지어 필드내에서 적응성 있게 판정될 것이다. 트랜스터 게이트 전압은 약 6V 내지 10V 범위 내에 있도록 계획된 상수이다. 선택 게이트 또는 워드선 전압은 약 3V 내지 10V 범위 내에 있도록 계획된다. 선택 트랜지스터의 임계 전압이 미선택된 셀을 통하는 어떠한 전류 패스(current path)를 셧오프(shut off)하는데 충분히 높으면 바람직하고, 이는 비선택된 셀의 상태를 교란하는 것을 방지한다. 그 이유는 가장 유효한 소스측 주입에 대한 최적의 선택 게이트 전압은 선택 게이트 임계 전압보다 더 높은 전압 보다 더 작기 때문이다. DFGSSI셀(이하에서 기술함)에 있어서, 프로그래밍을 위한 드레인은 셀에 바로 인접한 비트선일 수 있고, 프로그래밍을 위한 소스는 드레인의 다른측에 바로 존재하는 다른 비트선일 수 있다. 여기서, 주의할 것은 2비트선의 역할은 판독 또는 베리파이(verify) 동작에 대해 반대이고, 플로팅 게이트에 대한 인접한 비트선은 소스라는 점이다. 이러한 언급에 있어서, 컨벤션 소스(convention source)는 드레인에 비해 하위 전압을 갖는 그 전극이다. 프로그래밍을 위한 소스 전압은 전류 제한 장치에 의해 적응성 있게 제어될 수 있어서, 순간적인 프로그래밍 전류는 몇몇의 지정된 전압을 초과하지 않는다.

전하의 플로팅 게이트 속으로 및 플로팅 게이트로부터의 이동은 터널링 유전체(플로팅 게이트와 채널 사이의 게이트 산화막)를 가로지르는 전계의 크기에 의해 결정된다: 보통 제어 게이트 또는 플로팅 게이트와 소스 사이의 전압차가 크면 클수록 플로팅 게이트로의 전하 이동은 높아진다. 디바이스를 프로그래밍하는데 걸리는 시간은 제어 게이트상의 VPP 전압차를 포함하는 요인들에 의해 달라진다. 주목할 것은 프로그래밍 도중에 제어 게이트 전압은 반드시 정확하게 VPP가 될 필요가 없다는 점이다. VPP는 특정 전하 펌프의 일정한 전압 출력이다.

보통, 전계가 크면 클수록, 전자가 보다 강력하게 VPP 전압에 보다 강력하게 끌려가기 때문에, 디바이스는 보다 빨리 프로그래밍 될 수 있다. 그러나, 최대 프로그래밍 제어 게이트 전압 및 최대 프로그래밍 드레인 전압은 그들이 셀을 손상시키지 않고 또한 동일 제어선, 비트선, 또는 워드선상의 인접한 다른 메모리셀(어레 이 상태의 경우)의 기억된 상태를 교란함이 없이 선택된 셀의 프로그래밍을 허용하도록 선택되는 것이 바람직하다. 또한, 셀이 다중 상태 셀인 경우에, VPP 전압이 원하는 VT까지 디바이스를 프로그래밍할 때의 충분히 미세한 해상도를 허용하도록 선택되는 것이 바람직하다. 예를 들면, VPP 전압은 디바이스들이 너무 많이 프로그래밍(즉, 그들의 의도된 VT 레벨을 넘는 VT 레벨 까지 프로그램밍)되지 않도록 펄스 상태로 인가될 수 있다.

도 6은 로우 및 컬럼 형상으로 배열된 기억 소자들 또는 메모리 셀의 어레이(605)를 도시한다. 상기와 같은 메모리 셀 또는 기억 소자들의 어레이는 소요의 크기일 수 있고, 도면에 도시된 예시 보다 매우 큰 갯수의 셀을 포함할 것이다. 이러한 메모리 셀 또는 기억 소자 구성은 2중 플로팅 게이트 소스측 주입(DFGSSI) 셀이라고도 한다. 이러한 셀은 또한 종종 고효율(HE) 메모리 셀이라고도 한다. 특정 실시예에 있어서, 기억 소자는 플래시 메모리셀을 포함한다. 각각의 기억 소자내에는 2개의 메모리 디바이스(예를 들면, 플래시 메모리 셀)이 있다. 한 실시예에 있어서, 기억 소자(605)는 다중 상태의 기억 소자이다. 다른 형태의 메모리셀 및 메모리 기술들은 이러한 기억 소자를 실현하는데 이용 가능하다. 다중 상태 셀 및 기억 소자들은 미국 특허 제5,712,180호에 보다 상세히 기술되어 있다. 어레이 형상의 기억 소자는 다른 구성으로 배치될 수 있다. 예를 들면, 비트선(BL) 및 워드선(WL)이 도면에 도시된 것과 다른 방향으로 연장될 수 있다.

기억 소자는 선택 게이트선(609), 우측 제어 게이트선(611), 및 좌측 제어 게이트선(613)을 포함한다. 우측 제어 게이트선은 우측 플로팅 게이트 트랜지스터 (TFGR)(615)의 게이트 또는 제어 전극에 접속되고, 좌측 제어 게이트선은 좌측 플로팅 게이트 트랜지스터(TFGL)(617)의 게이트에 접속된다. 선택 게이트선(워드선)은 선택 트랜지스터(TSEL)(619)의 게이트에 접속된다.

각각의 기억 소자(605)에 있어서, 2개의 플로팅 게이트 트랜지스터 또는 셀들(615, 617)이 존재하여 2진 데이터를 기억한다. 각각의 이러한 플로팅 게이트 트랜지스터는 단일 비트 또는 다중 비트의 데이터를 기억할 수 있다. 다중 비트의 데이터를 기억하는 경우에, 셀이 2개의 VT(임계 전압) 레벨보다 크도록 프로그래밍 될 수 있기 때문에, 각각의 플로팅 게이트셀은 다중 상태, 멀티 레벨, 또는 멀티 비트 셀이라도고 할 수 있다. 예를 들면, 플로팅 게이트 트랜지스터는 셀당 2비트, 셀당 4비트, 또는 심지어 셀당 보다 많은 비트를 기억할 수 있다.

플로팅 게이트 트랜지스터는 비트선(BL1, BL2), 제어 게이트선(613, 611), 및 선택선(609)상에 적합한 전압을 인가함에 의해 선택적으로 구성된다. 트랜지스터들의 드레인 및 소스는 트랜지스터(628, 632)를 통해 접지, 또는 다른 어떤 정전압원 또는 정전류원에 선택적으로 접속될 수 있는 비트선(BL1, BL2)에 에 접속된다. 각각의 제어 세그먼트의 엣지(edge)에서, 제어 게이트선의 각각의 쌍은 도 6에 도시된 바와 같은 하나의 플로팅 게이트의 피치와 반대되도록 2개의 플로팅 게이트의 피치에 그들의 제어선 세그먼트 선택 트랜지스터를 정합하도록 하나의 전극속으로 병합될 수 있다. 적합한 디바이스 동작을 위해, 각각의 병합된 선을 형성하는 2개의 제어선은 도 6에 도시된 바와 같이 단일한 비트선의 대향측상에 존재한다. 만일 제어선의 쌍이 세그먼트 상부의 위에서 병합되고, 제어선 세그먼트 선택 트랜지 스터에 접속된다면, 제어선의 이웃하는 쌍은 세그먼트의 바닥위에 병합되고 세그먼트의 바닥상의 세그먼트 선택 트랜지스터에 접속될 수 있다.

어레이는 셀들의 섹터로 형성되고 세분된다. 이것은 전체 어레이를 동시에라기 보다는 한번에 셀의 전체 섹터의 소거를 단번에 허용할 것이다. 예를 들면, 섹터는 512 유저 바이트를 포함할 것이다. 셀당 4비트 구성은 적어도 섹터당 1024개의 셀을 갖을 것이다. 보다 많은 셀이 오류 체크 및 보정(ECC), 셀의 트래킹, 회전 상태, 및 다른 특성을 위해 보통 요구된다.

동작시에, TFGR셀(615)을 판독하는 경우에 데이터는 워드선, 비트선, 및 스티어링(제어)선을 이용하여 선택된 셀로부터 판독된다. 선택 게이트에 접속되는 선택 게이트선(609)은 5V에서 바이어스된다. CG선(611)은 센스 전압에서 바이어스된다. 상기 선(613)은 과도한 레벨 7V에서 바이어스 되어 셀(617)이 온으로 되는 것을 보장한다. BL1은 약 1V 또는 약 1.5V이다. DL2는 약 0V 또는 VSS이다. 그후 셀(615)이 도통하는지의 여부가 BL1상에서 전압 레벨을 결정한다.

특정 실시예에 있어서, 본 발명의 전류 제한 래치 회로는 도 6에 도시된 특정 기억 소자 구성과 관련하여 설명되고, 소자당 2개의 플로팅 게이트 트랜지스터가 존재한다. 그러나, 본 발명은 비휘발성 기억 소자를 필요로 하는 어떠한 집적 회로에서도 사용 가능하다. 예를 들면, 본 발명은 소자당 단일한 플로팅 게이트 트랜지스터가 존재하는 기억 소자에 대해 사용 가능하다. 각각의 셀에는 단일한 플로팅 게이트 트랜지스터와 단일한 선택 트랜지스터가 존재할 수 있다. 전류 제한 래치 회로는 위에서 설명된 NOR 또는 NAND 구성으로 형성된 기억 소자 또는 메모리 셀과 함께 사용 가능하고 또는 래치와 유사한 피치로 반복된 다른 회로와 함께 사용 가능하다.

본 발명의 래치는 혼합된 전압 레벨이 메모리 집적 회로에 대한 것만이 아닌 온-칩에 대해 사용되는 집적 회로에 적용 가능하다. 본 발명은 몇몇의 예시만을 가리키는 것이 아니고, 아날로그 및 디지털 회로부 양쪽 모두를 갖는 혼합된 신호 집적 회로 또는 논리 집적 회로에서 사용 가능하다.

도 7은 본 발명의 전류 제한 래치 회로의 특정 실시예의 회로 다이어그램을 도시한다. 한 실시예에 있어서, 이러한 래치는 플래시 메모리 등의 비휘발성 메모리 집적 회로에서 사용되고, 상기 래치는 셀의 어레이를 디코딩하는데 사용된다. 예를 들면, 래치는 어느 메모리셀을 프로그래밍, 판독, 또는 소거하는가를 판정(예를 들면, 어떤 셀에 대응하는 특정 래치내의 기억된 값을 통해)하는데 사용 가능하다. 특정 실시예에 있어서, 많은 전류 제한 래치들은 병렬로 접속된다. 상기 병렬 래치들은 도 6에 도시된 바와 같이 DFGSSI 셀의 어레이에 접속된다.

상기 회로는 상위 서플라이 풀업 회로(706) 및 하위 서플라이 풀다운 회로(709)를 갖는 래치부(702)를 포함한다. 본 출원은 특정한 디바이스 크기, 특정한 전압 레벨, 및 본 발명의 특정 구성에 대한 다른 특정한 파라미터를 제공한다. 그러나, 다른 크기, 전압, 및 파라미터 값은 본 발명의 다른 구성에서도 사용가능하는 것을 이해해야 한다. 예를 들면, 트랜지스터의 크기는 소요의 또는 적합한 결과을 달성하기 위해 또는 특별한 프로세스에서 적절히 동작하기 위해 조절될 수 있다.

상기 래치는 2개의 NMOS 트랜지스터(704, 705)를 갖는 것으로서, 상기 2개의 디바이스의 게이트는 VB2 전압선에 접속된다. 한 실시예에 있어서, VB2는 -5V의 3V 일 수 있고, 필요에 따라 상기 2개의 디바이스 사이에서 스위칭을 한다. 또한, 특정 실시예에 있어서, 상기 2개의 트랜지스터는 크기가 동일하고, 32.2/4의 폭/길이(W/L)를 갖고, 상기 값들은 마이크론으로 주어진다. 트랜지스터(704, 705)는 도면의 실시예에 포함되지만, 다른 실시예에서는 제거되거나 또는 선택적이다.

트랜지스터(704, 705)는 다른 디바이스, ER 및 ERb로 도시된 고전압으로부터 하위 서플라이 풀다운 회로내의 트랜지스터를 보호하기 위해 우선적으로 사용된다. 트랜지스터(704, 705)는 트랜지스터(N13, N14)의 펀치 스루(punch through)를 방지하는데 도움이 될 것이다. 특히, 하위 서플라이 풀다운 회로의 트랜지스터(N13, N14)는 항복 전압(종종 BVDSS라고도 한다)을 갖는다. 특정 실시예에 있어서, n-채널 디바이스에 대한 BVDSS는 약 14V이고 피채녈 디바이스에 대한 BVDSS는 약 24V이다. 따라서, 트랜지스터(N13, N14)가 BVDSS 전압 또는 BVDSS 전압에 가까운 전압에 종속되지 않는다는 것은 중요하다. ER 및 ERb에서의 전압은 직렬로 2개의 n-채널 디바이스를 가로질러 인가되어 트랜지스터(N13, N14)에 대한 드레인-소스가 감소되어, 전압이 BVDSS 미만인 것을 보장한다. 특히, 트랜지스터(705, N13)는 직렬 상태이고, 트랜지스터(704, N14)는 직렬 상태이다. 그러나, 프로세스 기술에 의해 지배되는 BVDSS에 따라 트랜지스터(704, 705)는 필요없을 수 도 있다.

상기 래치는 또한 PMOS 트랜지스터(714, 715)를 구비하고, 상기 둘은 39/10의 W/L을 갖는다. 이러한 PMOS 트랜지스터는 래치를 각각 서로를 보상하는 ERSEL 및 ERSELb선에 접속한다. 이러한 선을 이용함에 의해, 데이터는 원하는 대로 래치에 기억 가능하다. PMOS형 디바이스는 음의 전압이 통과하지 않도록 사용된다. 특히, 트랜지스터(714, 715)는 ER1, ER1B의 전압이 ERSEL 및 ERSELb 각각을 통하는 것을 방지한다. 한 실시예에 있어서, 3V 서플라이를 이용하여 구동되는 인버터 드라이버는 ERSEL 및 ERSELb에 있다. ER1, ER1b의 전압은 12V이고 또는 동작의 상이한 시간에 음의 값이다. 트랜지스터(714, 715)는 ER1, ER1b의 전압이, 트랜지스터(714, 715)를 손상시키는 통과(through out)를 방지한다. ERSEL 및 ERSELb은 입력 신호(ERSEbC, SSELb, N10SWbH)에 의해 제어되는 논리 게이트이다. 회로 블록(722)은 신호 레벨을 하나의전압 레벨로부터 다른 레벨로 변동시키는 전압 레벨 시프터이다. 이하의 표 A는 이러한 신호들에 기초한 ERSEL 및 ERSELB 출력들을 도시한다.

표 A

모드	ERSEbC	SSELb	N10SWbH	ERSEL	ERSELb	ER	ERb	VB2
셋업 노말	3V	OV(선택) 1.8V(비선택)	3V	0V 3V	3V 0V	-5V 12V	12V -5V	3V 3V
소거의 중간단계	0V	OV(선택) 1.8V(비선택)	0V(ERSEb 이후 로우)	3V OV	OV 3V	0V -5V	-5V 0V	3V 3V
소거	0V	OV(선택) 1.8V(비선택)	OV	OV OV	0V 0V	OV -20V	-20V 0V	-10V -10V

상위 풀업 회로는 2개의 PMOS 트랜지스터를 구비하고 상기 2개의 트랜지스터는 상위 전압 전원선(VCC12)에 접속된 소스를 포함한다. 디바이스에 대한 웰(well) 접속은 VCC12에 접속된다. 한 실시예에 있어서, VCC12는 12V 또는 10V로서 필요에 따라 상기 둘 사이에서 전환된다. VCC12는 온-칩 전압 펌프 회로에 의해 제공되지만, 집적 회로 회로 외부의 소스로부터 또는 서플라이로부터 제공될 수도 있다. 또한, 이러한 특정 실시예에 있어서, 2개의 PMOS 트랜지스터는 동일 크기이고 6/10의 W/L을 갖는다. VCC12는 전류 제한 소스 회로에 의해 공급된다. 상기 전류 제한 소스 회로는 전류를 약 12V에서 약 10 마이크로앰프까지 제한한다. 상기 제한된 전류량은 전류 리미터 회로내의 디바이스의 크기를 변경함에 의해 조정 가능하다. 예를 들면, 전류를 보다 더 낮게 하는 것은 래치를 느리게 할 것이지만, 전류 드레인을 줄일 수 있다. 전류 리미터는 전류를 어는 소요의 값까지 제한할 수 있다. 예를 들면, 전류 리미터는 전류를 100마이크로앰프(microamp) 이하까지 제한할 수 있다. 보다 작은 전류가 의미하는 것은 소비될 전력이 적다는 것이지만, 보통 성능도 역시 떨어진다.

하위 서플라이 플다운 회로는 2개의 NMOS 트랜지스터를 구비하고, 상기 2개의 트랜지스터는 하위 전압 전원선(VEE5, VEE5)에 접속된 소스를 포함한다. VEE5는 -5V 또는 -20V로서 필요에 따라 상기 둘 사이에서 스위칭된다. VEE5는 온-칩 전압 펌프 회로 또는 서플라이에 의해 공급될 수 있지만, 집적 회로 외부의 소스로부터 공급될 수 있다.

디바이스에 대한 웰 접속은 DNW1선에 접속된다. 이러한 실시예에 있어서, 2개의 NMOS 트랜지스터는 동일 크기로서, 5.8/10의 W/L을 갖는다. VEE5는 약 -5V에서 10마이크로앰프까지 전류를 제한하는 전류 제한 서플라이에 이해 제공된다. 상기 전류 리미터는 전류를 소요의 어느 값까지 제한 할 수 있다. 예를 들면, 전로 리미터는 전류를 100 마이크로앰프 이하까지 제한할 수 있다. 보다 작은 전류가 의미하는 것은 소비될 전력이 적다는 것이지만, 보통 성능도 역시 떨어진다.

도 7은 몇몇의 특정 전류 제한 래치 회로 구성을 도시한다. 그러나, 본 발명 의 다른 실시예에 있어서, 다른 전류 제한 래치 회로구성이 사용 가능하다. 도 7의 구성은 단지 커플 디바이스만을 갖는다는 장점이 있고, 상기 디바이스는 입력 신호의 레벨에서 비교적 소형이거나 컴팩트하다. 이것은 래치가 집적 회로상에서 여러번 복제되는 경우에 특히 중요하다.

동작시에, 도 7에 기술된 래치는 12V 또는 -20V를 기억하도록 설계된다. 이러한 전압은 셀을 프로그래밍하거나 소거하는데 사용된다. 본질적으로, 상기와 같은 래치는 레벨 스위치라고도 부를 수 있다. 예를 들면, 도 9는 상부 전원선(808) 및 하부 전원선(810)에 병렬 접속된 이러한 많은 래치회로들(L1, L2, L3, L4)를 도시한다. 각각의 래치는 도 7의 박스(702)내의 회로를 포함할 수 있다. 이러한 래치들은 프로그래밍, 소거하는데 사용되거나, 또는 래치들이 접속되는 메모리셀의 대응하는 그룹을 프로그램하지 않도록 사용된다. 메모리셀은 상기 셀들의 어레이의 컬럼 또는 로우 형상으로 배열된다. 적합한 전압은 대응하는 메모리셀을 소요의 상태로 배치하기 위해 L1, L2, L3, L4에 기억된다.

한 실시예에 있어서, 도 7의 회로는 다중 전압 논리를 위해 작동할 것이다. 예를 들면, 회로는 3V 및 1.8V 논리을 위해 작동할 것이다. 이로 인해, 본 발명의 전류 제한 래치가 이용되는 조건하에서 보다 많은 유연성을 허용한다.

한 실시예에 있어서, 모든 논리 게이트는 3V의 전원에서 동작한다. 하나의 모드는 디코딩 또는 세트 래치 모드이다. SSELb가 OV인 경우에, 이것이 의미하는 것은 이러한 래치가 선택된다는 것이다. 이러한 모드 중에, N10SWbH는 3V이고 ERSELbC는 0V이고, ERSELb는 3V이다. 판독/프로그램 동작시에, 신호들(N10SWbH, ERSEbC)는 하이(3V)로 유지되어 ER은 -5V이고 ERb는 12V이다. 그 후, 대응하는 메모리 셀(M1, M2, M3, M4)은 판독 또는 프로그램 동작을 달성하기 위해 어레이에 p2pos(0:3)를 통과시킬 것이다. 소거 동작시에, 래치가 설정되고 소거 커맨드가 상태 기계에 의해 식별된 이후에, ERSEbC는 OV이다. 따라서, 래치는 그 셋팅을 변경하고, 선택된 래치(ER)는 12V이고, ERb는 -5V가 되어, 상태 기계가 -20V의 펌프를인에이블 상태로 하는 경우에 동작 실행을 소거하기 위해 선택 CG<X>(p2〈 X.)은 -20V를 어레이에 대해 통과시킬 것이다. VB2는 그 레벨을 -5V에서 -20V로 변경한다. 디코드 모드, 프로그램 모드, 또는 판독 모드 중에, VCC12는 12V이고 VEE5는 -5V이다. 소거 모드 중에, VCC12는 0V이고 VEE5는 -20V이다. 래치에 대한 서플라이 전압은 이하의 표 B에서 요약된다.

표 B

모드	VCC12	VEE5	VB2
디코드, 프로그램, 판독	12V	-5V	3V
소거	0	-20V	-10V

도 8은 많은 래치들을, 메모리셀의 어레이에 접속되는 것으로서 도시한다. 위에서 언급된 바와 같이, 메모리셀의 어레이는 로우 및 컬럼 형상으로 형성된다. 도면에서 메모리셀(803, 805)의 2개의 어레이가 존재한다. 이러한 예는 메모리셀의 2개의 예를 도시하지만, 다른 실시예에서는 다른 많은 어레이가 존재할 수 있다. 예를 들면, 단일한 어레이 또는 2 이상의 어레이가 존재할 수 있다.

각각의 어레이는 n+1의 로우를 갖고, 여기서 n은 정수이다. n+1의 워드선(WL0 내지 WLn)이 존재한다. 각각이 어레이의 단에서, 본 발명의 래치는 어레이에 접속된다. 메모리셀의 64개의 로우로 이루어진 그룹은 세그먼트라고 한다. 상기 실시예에 있어서, 각각의 래치는 메모리셀의 하나의 세그먼트와 동일한 피치로 레이아웃된다. 이 실시예에서, 세그먼트는 메모리셀의 64개의 로우로 정의된다. 그러나, 다른 실시예에 있어서, 1, 2, 8, 16, 32, 80, 128, 등의 세그먼트당 얼마든지 많은 메모리셀 로우(또는 워드선)이 존재할 수 있다. 2개의 어레이가 존재하기 때문에, 2개의 래치가 존재한다. 다른 실시예에 있어서, 2개의 래치들은 2개의 블록 대신에 2개의 어레이에 인접한 하나의 블록내에 배치된다.

병렬로 접속된 많은 래치들이 존재한다. 컬럼(807)내의 각각의 래치는 상부 전류 제한 전원선(808) 및 하부 전류 제한 전원선(810)에 접속된다. 도 9의 서플라이는 전원선(808, 810) 사이의 4개의 병렬 래치(L1, L2, L3, L4) 사이의 접속의 보다 상세한 다이어그램을 도시한다. 도 9의 각각의 래치는 특정 실시예에서 64개의 워드선인 메모리셀의 세그먼트에 대한 제어 게이트를 구동하기 위해 전압을 배치하도록 접속된다.

컬럼 내에 래치 회로들에 대한 하나의 상위 전류 리미터 회로(908)와 하나의 하위 전류 리미터 회로(918)가 존재한다. 상기 래치 회로들은 상위 전류 리미터와 하위 전류 리미터를 공유한다. 상기 래치 회로들 및 전류 리미터들은 펌프(또는 전압원)(A, B) 사이에 존재한다. 본 발명의 다른 실시예에 있어섯, 2개의 펌프(또는 전압원) 대신에 전류 리미터 회로들에 접속된 단일한 펌프(또는 전압원)이 존재할 수 있다. 래치 회로들(L1, L2, L3, L4)는 메모리셀의 어레이에 근접 또는 인접하게 형성 가능하고, 전류 리미터 회로는 어레이로부터 더 멀리 떨어질 수 있다. 이러한 도면은 별도의 펌프 또는 전류 리미터 회로의 소스를 도시한다. 그러나, 다른 실시예에 있어서, 이러한 것들은 집적 회로이거나 또는 동일 회로일 수 있다.

도면에 도시된 바와 같은 4개 뿐만 아니라 얼마든지 많은 래치 회로들이 존재할 수 있다. 예를 들면, 2, 3, 4, 8, 16, 20, 23, 58, 62, 128, 256, 또는 그 이상의 래치 회로들이 존재할 수 있다. 얼마든지 많은 메모리셀들이 존재할 수도 있다. 특정 실시예에 있어서, 메모리셀들의 로우들의 각각의 셋그먼트에 대해 하나의 래치가 존재할 것이다. 프로그래밍은 적합하거나 또는 대응하는 래치를 선택된 메모리셀의 제어선에 접속함에 의해 한 줄씩 (예를 들면, 로우씩, 컬럼씩, 섹터씩) 처리될 수 있다. 각각의 메모리셀은 플래시, 또는 EEPROM셀, 또는 다른 형태의 비휘발성 셀들 일 수 있고, 그들 중 몇몇은 위에 열거되어 있다.

전류 제한 래치 회로들의 병렬 구조인 도 8은 전원을 절약하지만, 합리적인 속도 또는 성능을 보여준다. 전류가 제한된 펌프들은 선(808, 810)에 보통 접속되어 펌핑(pumping)된 하이 전압(양 또는 음, 또는 양쪽 모두)을 공급한다. 전류 리미트 래치 회로들 이용함에 의해, 펌프는 래치의 상태 변경 도중에 래치됨에 의해 너무 많은 전류가 드레이닝 되지 않고도 다른 회로들(래치 회로들 제외함)에 출력할 수 있다. 또한, 펌프 노이즈는 감소될 것이고, 데이터 및 다른 회로들상의 노이즈 영향을 감소할 수 있다.

이러한 래치 회로들의 하나의 계획된 사용은 플래시 또는 다른 비휘발성 메모리셀의 프로그래밍 또는 소거 도중의 디코딩을 위한 것이기 때문에, 그들은 매우 빠를 필요가 없다. 그러나, 단일한 집적 회로상에 모두 동시에 동작하는 이러한 것 과 같은 많은 래치 회로들이 존재한다. 각각이 비교적 저전력 소비를 하는 것이 중요하다. 각각의 래치가 최소의 집적 회로 영역을 사용하는 것이 중요하다. 또한, 동시에 스위칭하는 많은 래치로 인하여, 이것은 상당량의 노이즈를 발생할 것이다. 래치 회로를 전류 제한함에 의해, 이것은 상당량의 노이즈를 감소한다. 이러한 전류 제한된 래치 회로들이 다른 실시예에서 사용된다면, 그들은 소요의 장점들을 획득 또는 달성하도록 설계될 수 있다. 래치의 입력은 어떠한 레벨일 수 있고 또는 어떠한 전압 극성일 수 있다.

도 8 및 도 9의 전류 제한 래치 회로들의 병렬 구성의 장점은 동시에 모든 래치들의 트립 포인트(trip point)를 조정하는 것이 비교적 용이하다는 점이고, 이는 예컨대 프로세스 스큐우(process skew)를 보상하기 위해 필요할 수 있다. 래치의 상기 트립(trip)은 래치가 하나의 안정적으로 기억된 상태로부터 다른 안정적으로 기억된 상태까지 스위칭할 전압이다. 모든 래치들의 트립 포인트는 선(808) 또는 선(810) 또는 양쪽 모두로 전압을 조절함에 의해 조정 가능하다. 스위칭 도중에, 808과 810의 전압은 서로를 향해 움직일 것이고, 그 후 상태를 변경할 것이다. 이러한 것은 변화를 다루기 위해 트립 포인트를 보다 둔감하게 할 수 있다.

한 실시예에 있어서, 사용된 전압의 범위(양 및 음 둘 모두) 때문에, 도 7의 래치(702)에서 사용된 NMOS 트랜지스터는 깊은 n-웰 디바이스이고 PMOS 트랜지스터는 3중 n-웰 디바이스이다. 도 10은 깊은 n-웰 디바이스 NMOS 디바이스의 한 예의 단면도를 도시한다. 트랜지스터는 p형 기판상의 깊은 n-웰의 p-웰에서 형성된다. 상기 트랜지스터는 n⁺ 확산 영역 및 게이트이다.

도 11은 3중 n-웰 PMOS 디바이스의 한 예의 단면도를 도시한다. 트랜지스터는 p형 기판의 깊은 n-웰 내에 형성된다. 상기 트랜지스터는 깊은 n-웰의 p-웰 영역에 형성된 p⁺확산 영역을 갖는다. 또한 n+ 및 n웰 영역득이 존재하여 깊은 n-웰 영역에 대한 접촉을 제공한다. 이러한 것은 트랜지스터에 대한 몸체 접속으로 작용한다. 3중 n-웰 디바이스는 집적 회로에서 음의 전압을 사용하는 경우에 래치업 및 다른 포텐셜 문제들을 방지하는데 도움이 된다. 음의 전압이 사용되지 않으면, 3중 n-웰 디바이스가 필요치 않다.

래치에 대한, 특정 실시예에 있어서, NMOS 디바이스 또는 트랜지스터들은 깊은 n-웰 디바이스이고 PMOS 디바이스 또는 트랜지스터들은 3중 n-웰 디바이스이다. 이와 같은 경우에, DNW2선은 전압을 디바이스의 깊은 n-웰 영역에 공급한다.

도 12는 래치들을 갖는 메모리 어레이의 실시예를 도시하는 것으로서, 상기 메모리 어레이는 더 분할된다. 래치는 각각 대응된다. 이러한 실시예는 각각의 워드선이 뱅크라고 하는 4부분으로 분할된다는 점을 제외하고는 도 8과 유사하다. 각각의 부분은 별개의 제어 게이트(CG)선에 접속된다. 예를 들면, 각각의 뱅크는 64개의 셀들을 포함한다. 그러나, 다른 실시예에 있어서, 각각의 뱅크내에는 64 이상 또는 이하의 얼마든지 많은 셀이 존재할 수 있고, 또한, 각각의 뱅크는 각각의 다른 세그먼트와 상이한 셀의 갯수를 포함할 수 있고, 또는 하나 이상의 뱅크들은 다른 것들과 상이한 갯수의 셀들을 포함할 수 있다. 뱅크 0이 CG0에 접속되면, 뱅크 1은 CG1에 접속되고, 뱅크 2는 CG2에 접속되고, 뱅크 3은 CG3에 접속된다.

분할된 어레이를 처리하기 위해, 본 발명의 각각의 래치는 도 13에 도시된 4개의 패스 게이트들 또는 스위치들을 포함한다. 상기 패스 디바이스는 래치와 동일 피치로 레이아웃된다. 4개의 패스 게이트는 1208, 1218, 1228, 1238이다. 각각의 래치는 다른 것과 동일한 회로를 갖는다. 그러나, 다른 실시예에 있어서, 각각의 패스 게이트는 상이하거나 또는 약간 상이한 회로를 갖을 수 있다. 분할 되지 않은 어레이 또는 단일한 뱅크를 갖는 어레이에 대해, 단지 하나의 패스 게이트가 존재할 수 있다. 보통, 각각의 뱅크에 대해 하나의 패스 게이트가 존재할 것이다. 래치로부터의 ER 및 ERb는 4개의 패스 게이트의 각각에 대해 (분류된) ER 및 ERb 입력에 접속될 것이다. 패스 게이트들이 출력들은 P2<0>, P2<1>, P2<2>, 및 P2<3>이고, 상기들은 적절하게 각각의 뱅크(즉, CGO, CG1, CG2, 및 CG3)에 대한 제어 게이트선에 접속될 것이다. 패스 게이트는 소요의 동작을 달성하기 위해 어레이에 바이어스 전압을 통과시키거나 또는 통과시키지 않을 것이다. 상기 바이어스 전압은 P2POS<3:O> 및 P2NEG<3:O>에 의존할 것이다. 버스(P2PSO<3:0>는 4개의 래치들의 각각에 대해 별도의 상위 전원선을 구비한다. 버스(P2NEG<3:O>)는 4개의 래치들의 각각에 대해 별도의 하위 전원선을 구비한다. 여러 동작에 대한 상기 바이어스 전압은 위에서 언급되었다.

도 14는 본 발명의 래치에 대한 전류 제한 서를라이의 한 실시예를 도시한다. VEE5_U, VEE5_D, 또는 VEE5A는 래치의 VEE5 서플라이 입력에 접속된다. VCC12_U 또는 VCC12_D는 래치의 VCC12 서플라이 입력에 접속된다. 상이한 소스들이 래치들의 상이한 그룹에 대해 사용될 수 있기 때문에 생성된 복수의 VCC12 및 VEE5 소스들이 존재한다. 그러나, 회로 다이어그램이 도시하듯이, VEE5_U, VEE5_D, 또는 VEE5A는 병렬이며 VCC12_U 또는 VCC12_D는 병렬이고 따라서 그들은 유사하게 동작한다.

간략히 말하면, 회로는 전류 제한된 서플라이를 제공한다. 전류의 크기는 트랜지스터의 크기를 변경시킴에 의해 조정 가능하다. 예를 들면,VEE5_U에 접속된 트랜지스터는 20/8의 W/L을 갖는다. 이러한 크기를 변경함으로써, 상당량의 전류가 원하는 대로 조정 가능하다. 유사하게, VCC12_U 및 VCC12_D도 조정 가능하다.

본 발명의 기술은 도시 및 설명을 위해 개시되었다. 본 발명을 기술된 정확한 형태로 철저하게 제한하려는 의도가 없고 많은 변형예 및 변경예는 위에서 언급한 것으로 미루어봐서 가능하다. 본 실시예는 본 발명의 원리 및 그 실제적인 응용을 최고로 설명하기 위해 선택 및 기술되었다. 이러한 설명은 본 분야의 당업자로 하여금 여러가지 실시예 및 특정한 용도에 적합하게 사용되는 여러 변형으로 본 발명을 활용하고 실시하는 것을 가능하게 한다. 본 발명의 범위는 이하의 청구범위에 의해 정위된다.

Claims (20)

1. 로우(low)와 컬럼(column) 형상으로 배치된 비휘발성 메모리 셀 어레이;

   상기 메모리 셀 어레이와 결합된 복수의 래치 회로(702)로서, 상기 복수의 래치 회로는 상부 전원선과 하부 전원선 사이에서 병렬로 결합되고, 각각의 래치 회로(702)는 상기 상부 전원선에 결합된 상부 풀-업 회로 블록(pull-up circuit block)(706)과, 상기 하부 전원선에 결합된 하부 풀-다운 회로 블록(pull-down circuit block)(709)을 포함하고, 제1 모드에서, 상기 상부 전원선은 양의 전압 상태이고, 제2 모드에서, 상기 상부 전원선은 접지(ground) 또는 제1 음의 전압이고 상기 하부 전원선은 상기 제1 음의 전압 미만의 제2 음의 전압 상태인, 복수의 래치 회로(702);

   상기 상부 전원선과 상기 복수의 래치 회로(702) 사이의 상부 전류 리미터 회로(limiter circuit)(908); 및

   상기 하부 전원선과 상기 복수의 래치 회로(702) 사이의 하부 전류 리미터 회로(918);

   를 포함하는 집적 회로.
2. 제1항에 있어서, 상기 상부 풀업 회로 블록은,

   상부 전원선에 결합된 소스, 제1 노드에 결합된 게이트 및 제2 노드에 결합된 드레인을 갖는 제1 p-채널 트랜지스터; 및

   상부 전원선에 결합된 소스, 상기 제2 노드에 결합된 게이트 및 상기 제1 노드에 결합된 드레인을 갖는 제2 p-채널 트랜지스터;

   를 포함하는 집적 회로.
3. 제1항에 있어서, 상기 하부 풀다운 회로 블록은,

   하부 전원선에 결합된 소스, 제1 노드에 결합된 게이트 및 제2 노드에 결합된 드레인을 갖는 제1 n-채널 트랜지스터;

   하부 전원선에 결합된 소스, 상기 제2 노드에 결합된 게이트 및 상기 제1 노드에 결합된 드레인을 갖는 제2 n-채널 트랜지스터;

   를 포함하는 집적 회로.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리 셀은 플래시, EEPROM, EPROM, 플로팅 게이트, HE 또는 DFGSSI 셀을 포함하는 집적 회로.
5. 제1항에 있어서, 상기 래치 회로는,

   제1 노드와 제2 노드 사이에 결합되고 바이어스 전압선에 결합된 게이트를 갖는 제1 n-채널 트랜지스터(704);

   제3 노드와 제4 노드 사이에 결합되고 상기 바이어스 전압선에 결합된 게이트를 갖는 제2 n-채널 트랜지스터(705);

   를 포함하는 집적 회로.
6. 제5항에 있어서, 상기 제1 및 제2 n-채널 트랜지스터(704,705)는 깊은 n-웰 장치(deep n-well device)이고, 그 각각은 n-웰 터브(tub) 내에 있는 p형 확산 터브에 형성되는 집적 회로.
7. 제5항에 있어서, 상기 래치 회로는,

   상기 제2 노드와 제5 노드 사이에 결합된 제1 p-채널 트랜지스터(714); 및

   상기 제4 노드와 제6 노드 사이에 결합된 제2 p-채널 트랜지스터(715);

   를 더 포함하고,

   정상 동작 중에, 상기 제5 노드와 제6 노드는 상보형 논리 신호를 제공하는 집적 회로.
8. 제1항, 제2항, 제3항, 제5항, 제6항 또는 제7항 중 어느 한 항에 있어서, 상기 제1 모드에서, 상기 상부 전원선은 10 볼트 이상인 양의 전압원에 결합되고, 상기 하부 전원선은 접지에 결합되어 있는 집적 회로.
9. 제1항에 있어서, 상기 상부 전류 리미터 회로(908)는 상기 상부 전원선으로부터 인입된 제1 전류를 10 microamp로 제한하고, 상기 하부 전류 리미터 회로(918)는 상기 하부 전원선으로부터 인입된 제2 전류를 10 microamp로 제한하는 집적 회로.
10. 제2항에 있어서, 상기 p-채널 트랜지스터는 3중 n-웰 장치(triple n-well device)인 집적 회로.
11. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제9항 또는 제10항 중 어느 한 항에 있어서, 동작의 하나의 모드 중에, 상기 상부 전원선과 상기 하부 전원선의 전압차는 10 볼트 이상인 집적 회로.
12. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제9항 또는 제10항 중 어느 한 항에 있어서, 상기 래치(702)는 상기 메모리 셀의 프로그래밍 중 디코딩에 사용되는 집적 회로.
13. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제9항 또는 제10항 중 어느 한 항에 있어서, 상기 상부 전원선에 공급된 전압은 제1 온-칩 펌프 회로(on-chip pump circuit)에 의해 생성되고, 상기 하부 전원선에 공급된 전압은 제2 온-칩 펌프 회로에 의해 생성되는 집적 회로.
14. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제9항 또는 제10항 중 어느 한 항에 있어서, 상기 제2 모드에서, 상기 상부 전원선은 0 볼트 이하의 음의 전압원에 결합되고, 상기 하부 전원선은 -5 볼트 미만의 음의 전압원에 결합되는 집적 회로.
15. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항, 제9항 또는 제10항 중 어느 한 항에 있어서, 상기 상부 및 하부 전원선에 공급된 전압은 온-칩 펌프 회로를 사용하여 생성되는 집적 회로.
16. 제1항에 있어서, 상기 비휘발성 메모리 셀의 각각의 로우는 메모리 셀의 로우의 피치 내에 레이아웃된(laid out) 각각의 래치 회로를 갖는 집적 회로.
17. 제16항에 있어서, 상기 비휘발성 메모리 셀은 복수의 뱅크에서 분할되고, 로우에 대한 각각의 래치 회로는, 각각의 뱅크에 하나씩, 복수의 스위치를 갖는 집적 회로.
18. 제17항에 있어서, 4개의 뱅크가 존재하는 집적 회로.
19. 제16항, 제17항 또는 제18항 중 어느 한 항에 있어서, 상기 래치 회로는 온-칩 생성 전압원을 이용하여 전원을 공급받는 집적 회로.
20. 제19항에 있어서, 상기 래치 회로에 공급된 전류는 100 microamp 이하로 제한되는 집적 회로.

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