KR101030032B1

KR101030032B1 - 반도체 패키지 및 그 제조방법

Info

Publication number: KR101030032B1
Application number: KR1020060096780A
Authority: KR
Inventors: 이윤수
Original assignee: 엘지이노텍 주식회사
Priority date: 2006-09-30
Filing date: 2006-09-30
Publication date: 2011-04-20
Anticipated expiration: 2026-09-30
Also published as: KR20080030413A

Abstract

반도체 패키지 및 그 제조방법이 제공된다.

본 발명에 따른 반도체 패키지는 반도체 칩을 실장하기 위한 하나 이상의 다이 부착 패드; 상기 다이 부착 패드 주위에 구비되며, 캐패시터, 인덕터 및 컨택트 패드로 이루어진 군에서 선택된 다수의 단자; 상기 다수의 단자와 상기 반도체 칩을 전기적으로 통전시키기 위한 다수의 본딩 와이어; 및 상기 반도체 칩과 단자 및 와이어 본드를 밀봉하는 절연성 밀봉재를 포함하며; 상기 다이 부착 패드 또는 단자는 0.003∼0.15㎛의 Au도금층, 0.01∼0.15㎛의 Pd+Co합금 도금층, 0.5∼2.5㎛의 Ni도금층으로 이루어진 바텀피니쉬층 및 톱피니쉬층을 포함하는 것을 특징으로 하고, 종래의 도금층 보다 1/10 가량 박막의 도금층을 사용하면서도 우수한 부식저항성 등을 가지기 때문에 제조원가가 저렴하며, 공정시간이 단축되어 공정효율이 우수하다는 장점이 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for preparing the same}

도 1은 종래기술에 따른 플라스틱 칩 캐리어의 개략도이다.

도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략도이다.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략도이다.

도 4는 본 발명에 따른 반도체 패키지 제조방법의 공정도이다.

도 5는 실시예 1에 사용된 Pd+Co합금 도금층과 비교예 1에 사용된 Pd 도금층에 대한 Ac 임피던스의 측정결과이다.

< 도면의 주요 부분에 대한 부호의 설명 >

20 : 단자 22 : 다이 부착 패드

24 : 컨택트 패드 26 : 반도체 칩

28 : 몰딩재 36 : 캐패시터

38 : 본딩 와이어 40 : 솔더 마스크

42 : 솔더 볼 50 : Au 도금층

60 : Pd+Co 합금 도금층 70 : Ni 도금층

80 : Cu 기저층 90 : 표면 조도

본 발명은 반도체 패키지에 관한 것으로서 더욱 상세하게는, 제조 공정이 간단하며 금속 도금의 두께를 기존의 1/10 수준으로 감소시킴으로써 원자재 비용을 절감할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.

일반적으로 반도체 제조 공정을 거쳐 생성된 칩(Chip)의 형태는 오염이 되기 쉽고, 전기적인 배선이 형성되어 있지 않다. 이러한 반도체 칩을 외부 환경으로부터 보호하고 사용이 용이하도록 모양화(형상화)시킬 뿐만 아니라 동작 기능을 보호할 목적으로 행해지는 어셈블리 작업을 통해 반도체 패키지(Package)가 형성된다. 이러한 반도체 패키지는 여러 가지 형태를 띠고 있는 데, 그 종류는 크게 리드를 기판에 삽입하여 납땜하는 형태로 고정시키는 삽입형과, 기판의 표면에 납땜하거나 소켓 등을 이용하여 장착하는 표면실장형으로 나뉠 수 있다. 그리고 리드 단자의 배열 방식에 따라 SIP(Single In-Line Package), DIP(Dual In-Line Package), ZIP(Zigzag In-Line Package), QFT(Quad Flat Package)등으로 분류할 수 있다.

통상적인 QFP 패키지는 반도체 칩의 본딩패드와의 와이어본딩시 랜드역할을 하는 이너리드(inner lead), 상기 이너리드와 전기적으로 연결되어 있으며 인쇄회로기판과의 접속을 위해 아래 방향으로 구부러져 있는 아우터리드(outer lead)를 포함하기 때문에 패키지의 밀도가 제한되고, 상기 패키지의 상면 및 하면 모두가 플라스틱 재질로 몰딩처리가 되어 있으며 통상적으로 상기 패키지의 두께를 1.4mm 이하로 조절하기가 곤란하여 열이 효율적으로 방출되지 못할 뿐만 아니라 하부면, 특히 다이 패드의 하부면의 몰딩부위에서 딜라미네이션(delamination) 현상이 발생하는 문제점이 있었다.

따라서, 리드리스 플라스틱 칩 캐리어(Leadless Plastic Chip Carrier:LPCC)라는 관용명의 반도체 패키지가 개발되었는데, 이는 아우터리드를 제거하고, 패키지의 상부면만 몰딩처리를 하고 다이부착패드(die attatch pad)의 하부면과 이너리드의 하부면이 노출되어 있으며 상기 이너리드의 하부면은 솔더볼 처리가 되어 있어서 인쇄회로기판과 접속이 가능하도록 구성이 되어 있는 반도체 패키지로서 패키지의 밀도가 높고, 반도체 칩에서 발생한 열을 외부로 방출할 수 있는 직접적인 열전도 경로가 제공되기 때문에 열방출 효율이 우수하다는 장점이 있다.

구체적으로 미국등록특허공보 제6964918호에는 하나 이상의 다이부착패드, 하나 이상의 일련의 컨택트패드(contact pad) 및 하나 이상의 컨덕터 또는 인덕터 등을 포함하는 플라스틱 칩 캐리어의 제조방법이 개시되어 있으며, 본 반도체 패키지의 개략도를 도 1에 도시하였다. 도 1을 참조하면, 상기 반도체 패키지는 두개의 반도체 칩(26)이 다이 부착 패드(22)에 실장되고, 상기 반도체 칩(26)은 주변의 캐패시터(36) 및 컨택트 패드(24)에 와이어본딩되어 있으며, 상부가 몰딩재(28)로 몰딩처리 되어 있고, 캐패시터(36)의 하부와 다이 부착 패드(22)의 일부분은 솔더마스크(40) 처리되어 있으며, 컨택트 패드(24)의 하부와 다이 부착 패드(22)의 나머지 부분에는 솔더볼(42)을 구비하고 있다는 것을 알 수 있다. 한편, 상기 플라스틱 칩 캐리어의 제조방법은 구리 캐리어(Cu carrier) 기판 상에 드라이 필름 레지스트 등을 부착하고 포토리소그래피 공정을 통해 도금마스크를 형성한 후, 다층의 금속 도금층을 적층하고 공지의 방법을 이용하여 상기 도금마스크를 제거함으로써, 각각의 다이 부착 패드(22), 캐패시터(36) 및 컨택트 패드(24)를 형성하게 된다. 그 이후, 상기 다이 부착 패드(22) 상에 반도체 칩(26)을 실장하고 상기 캐패시터(36) 및 컨택트 패드(24)와 와이어본딩을 한 후, 몰딩재(28)를 이용하여 몰딩처리 하고 경화시킨 다음, 에칭에 의해 하부의 구리 캐리어 기판을 제거함으로써 상기 다이 부착 패드(22), 컨택트 패드(24) 및 캐패시터(36)의 하부를 노출시키게 된다. 마지막으로, 소정의 부위에 솔더마스크 처리를 한 다음, 노출된 부위에 솔더볼(42)을 구비시켜 완성된다.

상기에서, 금속 도금층은 에칭 배리어로서 약 20㎛의 Au(또는 Pd)도금층, 상부의 기저층(Cu)의 확산방지를 위한 약 40㎛의 Ni도금층, 기저층으로서 약 3 내지 4mm의 Gu도금층, 약 40㎛의 Ni도금층 및 약 20㎛의 Au(또는 Pd)도금층이 순차적으로 적층되어 있는 구조인데, 통상적으로 상기 바텀피니쉬(Bottom finish)층 및 톱피니쉬(Top finish)층으로 사용되는 Au도금층 및 Ni도금층의 두께는 각각 0.5∼1.5㎛과 5∼15㎛으로서 상당히 두꺼운 두께이기 때문에 도금공정의 시간이 많이 소요될 뿐만 아니라, 특히 상기 Au도금층의 경우 귀금속을 사용함에도 도금층의 두께가 두꺼워서 제조원가가 고가라는 단점이 있었다.

따라서, 본 발명이 이루고자 하는 첫 번째 기술적 과제는 바텀피니쉬층 및 톱피니쉬층으로 사용되는 도금층의 두께가 종래의 도금층의 두께보다 대폭 얇으면 서도 부식저항성 및 확산방지성능 등이 우수하기 때문에 제조비용이 저렴하고 공정시간을 대폭 단축시킴으로 공정효율이 우수한 반도체 패키지를 제공하는 것이다.

본 발명이 이루고자 하는 두 번째 기술적 과제는 상기 반도체 패키지의 제조방법을 제공하는 것이다.

본 발명은 상기 기술적 과제를 달성하기 위하여,

반도체 칩(26)을 실장하기 위한 하나 이상의 다이 부착 패드(22);

상기 다이 부착 패드(22) 주위에 구비되며, 캐패시터, 인덕터 및 컨택트 패드로 이루어진 군에서 선택된 다수의 단자(20);

상기 다수의 단자(20)와 상기 반도체 칩(26)을 전기적으로 통전시키기 위한 다수의 본딩 와이어(38); 및

상기 반도체 칩(26)과 단자(20) 및 본딩 와이어(38)을 밀봉하는 절연성 밀봉재(28)를 포함하며;

상기 다이 부착 패드(22) 또는 단자(20)는 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)으로 이루어진 바텀피니쉬층 및 톱피니쉬층을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.

본 발명의 일 실시예에 의하면, 상기 다이 부착 패드(22) 또는 단자(20)는 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛ 의 Ni 도금층(70), 45∼70㎛의 Cu 기저층(80), 0.5∼2.5㎛의 Ni 도금층(70), 0.01∼0.15㎛의 Pd+Co합금 도금층(60) 및 0.003∼0.15㎛의 Au도금층(50)이 순차적으로 적층되어 이루어진 것일 수 있다.

본 발명의 다른 실시예에 의하면, 상기 Pd+Co합금 도금층(60)의 Pd의 함량은 50∼99.9중량%일 수 있다.

또한, 상기 Pd+Co합금 도금층(60)은 95중량%의 Pd과 5중량%의 Co의 합금인 것일 수 있다.

본 발명의 바람직한 실시예에 의하면, 상기 다이 부착 패드(22) 또는 단자(20)의 표면조도(Ra, 90)는 0.001∼0.1㎛인 것일 수 있다.

본 발명은 상기 두 번째 기술적 과제를 달성하기 위하여,

(a) 금속 캐리어의 상부에 드라이 필름 레지스트를 적층하는 단계;

(b) 포토리소그래피를 이용하여 상기 드라이 필름 레지스트를 패턴화하여 도금마스크를 형성하는 단계;

(c) 상기 도금마스크 이외의 부분에 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)이 순차적으로 적층된 바텀피니쉬층을 형성하는 단계; 및

(d) 상기 바텀피니쉬층의 상부에 Cu 기저층(80)을 도금하고, 마이크로 에칭에 의하여 표면 조도(90)를 형성하는 단계를 포함하는 반도체 패키지의 제조방법을 제공한다.

본 발명의 일 실시예에 의하면, 본 발명에 따른 반도체 패키지의 제조방법은 상기 Cu 기저층(80)의 상부에 0.5∼2.5㎛의 Ni 도금층(70), 0.01∼0.15㎛의 Pd+Co합금 도금층(60) 및 0.003∼0.15㎛의 Au도금층(50)이 순차적으로 적층된 톱피니쉬층을 형성하는 단계를 더 포함할 수 있다.

본 발명의 다른 실시예에 의하면, 상기 Pd+Co합금 도금층(60)의 Pd의 함량은 50∼99.9중량%인 것일 수 있다.

본 발명의 바람직한 실시예에 의하면, 상기 톱피니쉬층의 표면조도(Ra)는 0.001∼0.1㎛인 것일 수 있다.

이하, 본 발명을 더욱 상세하게 설명한다.

본 발명에 따른 반도체 패키지는 기존의 QFP 패키지보다 패키지의 밀도가 높고, 반도체 칩(26)에서 발생한 열을 외부로 방출할 수 있는 직접적인 열전도 경로가 제공되기 때문에 열방출 효율이 우수하다는 장점이외에도, 종래의 2층의 바텀피니쉬 또는 탑피니쉬층을 Pd+Co도금층을 포함하는 3층구조로 변경함으로써 도금 두께를 기존의 1/10 수준으로 감소시켜 전체 제조원가를 절감하고 제조공정의 효율을 향상시킬 수 있다는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지는 반도체 칩(26)을 실장하기 위한 하나 이상의 다이 부착 패드(22); 상기 다이 부착 패드(22) 주위에 구비되며, 캐패시터, 인덕터 및 컨택트 패드로 이루어진 군에서 선택된 다수의 단자(20); 상기 다수의 단 자(20)와 상기 반도체 칩(26)을 전기적으로 통전시키기 위한 다수의 본딩 와이어(38); 및 상기 반도체 칩(26)과 단자(20) 및 와이어 본드를 밀봉하는 절연성 밀봉재(28)를 포함하며; 상기 다이 부착 패드(22) 또는 단자(20)는 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)으로 이루어진 바텀피니쉬층 및 톱피니쉬층을 포함하는데, 상기 다이 부착 패드(22)는 반도체 다이(칩)를 실장하기 위한 부분으로서, 종래의 전도성 다이 부착 에폭시 수지 등을 이용하여 반도체 칩(26)을 상기 다이 부착 패드(22)에 접착시킬 수 있다.

한편, 상기 단자(20)는 캐패시터, 인덕터 및 컨택트 패드로 이루어진 군에서 선택된 다수개인 것을 특징으로 하는데, 패키지 내에 인덕터 또는 캐패시터 등을 일체로 형성시킴으로써 다기능 패키지로서의 역할을 할 수 있다는 장점이 있다.

또한, 와이어 본드는 바람직하게는 매우 가는 본딩 와이어에 의해 반도체 칩(26)과 리드, 캐패시터 또는 컨택트 패드 등과 상호 전기 접속이 이루어지도록 하는데, 이러한 본딩식 부착은 열 압축 본딩 또는 기타의 널리 공지된 본딩 방법에 의해 이루어질 수 있다. 상기 본딩 와이어는 당업계에서 통상적으로 사용되는 것인 한, 특별히 제한되지 않으며 예를 들어 금을 사용할 수 있다.

절연성 밀봉재 역시 당업계에서 통상적으로 사용되는 것인 한 특별히 제한되지 않고 사용될 수 있음은 물론이다.

한편, 상기 다이 부착 패드(22) 또는 단자(20)는 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)으로 이루어진 바텀피니쉬층 및 톱피니쉬층을 포함하는데, 이미 언급한 바와 같이, 종래의 바텀피니쉬층 및 톱피니쉬층으로 사용되는 Au도금층(50) 및 Ni 도금층(70)의 두께는 각각 0.3∼1.5㎛과 5∼15㎛으로서 상당히 두꺼운 두께이기 때문에 도금공정의 시간이 많이 소요될 뿐만 아니라, 특히 상기 Au도금층(50)의 경우 귀금속을 사용함에도 도금층의 두께가 두꺼워서 제조원가가 고가라는 단점이 있음에 반하여 본 발명에 따른 바텀피니쉬층과 톱피니쉬층은 Pd+Co합금 도금층(60)을 사용한 3층 구조로서 그 두께가 종래의 1/10 수준이기 때문에 전체 제조비용을 절감하고 공정효율을 증가시킬 수 있다.

본 발명에서 상기 Au도금층(50)은 에칭 배리어로서의 역할을 하며, 솔더와의 젖음성 향상 및 와이어 본딩성을 향상시키기 위해 사용되고, Ni 도금층(70)은 Cu 기저층(80)의 확산을 방지하고 솔더링시 Ni-Sn 합금층을 형성함으로써 솔더와의 접합성을 향상시키는 역할을 한다. 그리고 Pd+Co합금 도금층(60)은 부식저항성을 향상시키고, 상기 Ni 도금층(70)의 확산 방지층으로서의 역할을 한다. 상기 Pd 자체는 도금특성상 도금 입자의 크기가 큰데, Co를 혼합하여 합금 도금층을 형성하게 되면 상기 Co 입자가 미세하게 도금이 형성되어 합금 도금층이 치밀하게 형성되게 된다. 본 발명에서는 상기 Pd+Co합금 도금층(60)의 역할에 의해 Au도금층(50)의 두께를 종래의 0.3∼1.5㎛에서 그 1/10인 0.03∼0.15㎛로 감소시킬 수 있으며, 또한 Ni 도금층(70)의 두께까지 감소시킬 수 있다는 것을 특징으로 한다.

상기 Pd+Co합금 도금층(60)의 Pd의 함량은 50∼99.9중량%일 수 있는데, 50중량% 미만인 때에는 부식저항성이 떨어질 염려가 있고 99.9중량%를 초과하게 되면 Co 첨가의 효과가 거의 없기 때문에 바람직하지 않다. 상기, 합금 도금층의 최적 비율은 95중량%의 Pd과 5중량%의 Co의 합금인 것이 바람직하다.

본 발명에 따른 상기 다이 부착 패드(22) 또는 단자(20)는 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)이 순차적으로 적층된 바텀피니쉬층과, 45∼70㎛의 Cu기저층 및, 0.5∼2.5㎛의 Ni 도금층(70), 0.01∼0.15㎛의 Pd+Co합금 도금층(60) 및 0.003∼0.15㎛의 Au도금층(50)이 순차적으로 적층되어 이루어진 톱피니쉬층으로 이루진 것일 수 있으며, 본 발명에 따른 반도체 패키지에서 상기 다이 부착 패드(22), 컨택트 패드 및 캐패시터의 하부는 소정의 부위에 솔더 마스크(40) 처리가 되어 있고, 노출된 부위에는 솔더 볼(42)을 구비시킬 수 있다.

한편, 상기 다이 부착 패드(22) 또는 단자(20)의 표면조도(Ra)는 0.001∼0.1㎛인 것일 수 있는데, 이는 Cu 기저층(80) 표면을 마이크로 에칭에 의해 표면조도를 부여하고 그 상부에 톱피니쉬층을 도금함으로써 최종 도금층의 표면에 미세조도를 부여할 수 있다. 종래에는 상기 다이 부착 패드(22)의 표면에 브라운 옥사이드(brown oxide)처리를 함으로써 표면조도를 부여하였으며 이러한 브라운 옥사이드 처리를 위해서는 다이 부착 패드(22)의 Cu 기저층(80) 상부에 탑 피니쉬층이 적층되지 않아야 하기 때문에, 이를 위하여 2차적인 드라이 필름 라미네이션과 포토리소그래피공정이 추가되었어야 했으나 본 발명에서는 마이크로 에칭에 의해 표면조도를 부여하기 때문에 상기 2차적인 드라이 필름 라미네이션 및 포토리소그래피 공정을 생략할 수 있다. 상기 표면조도(90)는 반도체 칩(26)과의 접합성을 향상시키 고 와이어 본딩성을 개선하기 위한 것인데, 표면조도의 범위가 특별히 한정되는 것은 아니지만, 0.001∼0.1㎛인 것이 바람직한데, 0.001㎛ 미만이면 조도부여의 효과가 미약하고, 0.1㎛을 초과하게 되면 피니쉬층의 두께에 비하여 표면조도가 과도하기 때문에 바람직하지 않다.

본 발명에 따른 반도체 패키지는 종래의 리드리스 플라스틱 칩 캐리어(Leadless Plastic chip Carrier)의 형태이거나, TAPP(Thin Array Plastic Package) 형태일 수 있으며, 이에 한정되는 것은 아니다.

본 발명에 따른 반도체 패키지의 제조방법은 (a) 금속 캐리어의 상부에 드라이 필름 레지스트를 적층하는 단계; (b) 포토리소그래피를 이용하여 상기 드라이 필름 레지스트를 패턴화하여 도금마스크를 형성하는 단계; (c) 상기 도금마스크 이외의 부분에 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)이 순차적으로 적층된 바텀피니쉬층을 형성하는 단계; 및 (d) 상기 바텀피니쉬층의 상부에 Cu 기저층(80)을 도금하고, 마이크로 에칭에 의하여 표면조도를 형성하는 단계를 포함하며, 도 4에는 본 발명의 일실시예에 따른 반도체 패키지 제조방법의 공정도를 도시하였다.

도 4를 참조하면 S1단계는 구리 캐리어 기판을 전처리하는 단계로서 상기 기판을 전처리 하는 과정은 당업계에서 통상적으로 알려진 것이면 특별히 제한되지 않는다. S2단계는 드라이 필름 레지스트를 상기 기판 상부에 라미네이션하는 단계이며, S3단계는 노광 및 현상을 통하여 도금 마스크를 형성하는 포토리소그래피 공정이다. 다음으로, S4단계에서 바텀피니쉬층을 형성시키는데, 이미 언급한 바와 같 이 0.003∼0.15㎛의 Au도금층(50), 0.01∼0.15㎛의 Pd+Co합금 도금층(60), 0.5∼2.5㎛의 Ni 도금층(70)을 순차적으로 형성하며, 상기 도금방법은 당업계에 통상적으로 알려져 있는 방식인 한 제한없이 사용될 수 있다. 예를 들어, Ni 도금은 일반 썰파민산 도금용액을 사용하고 Au 도금은 KAu(CN)₂을 함유하는저시안 도금용액을 사용할 수 있으며, Pd+Co합금 도금층(60)은 PdCl₂와 아세트산코발트를 함유하는 도금용액을 사용할 수 있다. 한편, 상기 Pd+Co합금 도금층(60)의 도금욕 조건 역시 특별히 제한되는 것은 아니며, 예를 들어, 온도 30∼40℃, pH 7.3∼7.8, 비중 9∼18, 음극전류밀도 0.1∼15로 할 수 있다.

그 다음, Cu 기저층(80)을 도금법에 의해 형성시키는 S5단계인데 상기 Cu 기저층(80)의 두께는 특별히 제한되는 것은 아니지만 45∼70㎛으로 형성시킬 수 있다. S6단계에서는 상기 Cu 기저층(80)을 마이크로 에칭함으로써 그 상면과 측면에 표면조도를 부여하는 단계인데, 이처럼 표면조도를 부여하는 공정에서는 통상 질산, 황산, 염산, 황산동 계열 또는 이들의 혼합액을 사용하여 구리 표면을 미세하게 에칭할 수 있다. 상기 표면조도 부여공정 이후의 표면조도(Ra)는 특별히 한정되는 것은 아니지만 대략 0.001∼0.1㎛일 수 있다. 다음으로 탑피니쉬층을 형성하는 S7단계인데, 상기 탑피니쉬층은 이미 살펴본 바와 같이, 0.5∼2.5㎛의 Ni 도금층(70), 0.01∼0.15㎛의 Pd+Co합금 도금층(60) 및 0.003∼0.15㎛의 Au도금층(50)을 순차적으로 적층시켜 제조한다. 상기 탑피니쉬층은 상기 Cu기저층에 부여되어 있는 표면조도에 의하여 역시 표면조도가 부여되며 이에 의해 반도체 다이와의 접합성이 향상될 수 있다. 상기 탑피니쉬층을 형성시킨 후에는 상기 도금 마스크층을 제거해야 하는데, S8단계에서는 NaOH 또는 KOH를 이용하여 상기 도금 마스크층을 박리할 수 있다. 그 이후의 S9단계에서는 반도체 다이를 다이 부착 패드(22)에 실장하는데, 상기 반도체 다이를 실장하는 방법은 당업계에 통상적으로 사용되는 것이면 제한없이 사용될 수 있으며 예를 들어, 은 함유 에폭시 수지를 이용하여 접합시킬 수 있다. 본 발명에서는 이미 언급한 바와 같이, Cu 기저층(80)에 표면조도를 부여하는 것에 의해 탑피니쉬층의 최상부에도 표면조도가 부여되어 접합성이 향상된다. 다음으로 S10단계에서는 와이어 본딩을 하게 되고, S11단계에서는 당업계에서 통상적으로 사용하는 몰딩재를 이용하여 몰딩처리를 하고 마지막으로 S12단계에서 최하면의 구리 캐리어 기판을 에칭에 의해 제거하여 반도체 패키지를 제조하게 된다.

이하에서는 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명하지만 본 발명이 이에 의해 제한되는 것은 아니며 첨부되는 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.

실시예 1

구리 캐리어 기판을 전처리하고 드라이 필름 레지스트를 상기 기판에 라미네이션한 다음, 노광 및 현상단계를 거쳐 도금 마스크를 형성하였다. 다음으로 KAu(CN)₂를 함유하는 도금용액을 사용하여 0.1㎛의 Au도금층을 형성한 후, 합금비율 Pd 95: Co 5가 되도록 도금용액을 준비하고 온도 35℃, pH 7.3, 비중 9, 음극전류 밀도 100의 도금욕 조건으로 0.05㎛의 Pd+Co합금 도금층을 적층한 다음, 썰파민산 도금용액을 이용하여 1㎛의 Ni도금층을 형성하였다. 다음으로, 50㎛ 두께의 Cu 기저층을 형성하고 그 이후, 상기 바텀피니쉬층의 형성조건과 동일한 조건으로 1㎛의 Ni도금층, 0.05㎛의 Pd+Co합금 도금층 및 0.1㎛의 Au도금층을 순차적으로 적층하여 탑피니쉬층을 형성하였다. 그 후, 상기 도금 마스크층을 박리시키고, 다이 부착 패드에 은 함유 에폭시 수지를 이용하여 반도체 칩을 접합시킨 다음, 와이어 본딩을 하고, 에폭시계 몰딩재를 이용하여 몰딩하고 경화시킨 후, 최하면의 구리 캐리어 기판을 알칼리용액을 사용하여 에칭하여 제거함으로써 반도체 패키지를 제조하였다.

실시예 2

상기 Cu 기저층을 질산용액을 이용하여 마이크로 에칭함으로써 그 상면과 측면에 구리 표면을 미세하게 에칭하여 약 0.05㎛의 표면조도를 부여한 것을 제외하고는 상기 실시예 1과 동일한 방법으로 반도체 패키지를 제조하였다.

비교예 1

Pd+Co합금 도금층 대신에 동일한 두께의 Pd도금층을 형성시킨 것을 제외하고는 상기 실시예 1과 동일한 방법으로 반도체 패키지를 제조하였다.

시험예 1

Ac - 임디던스의 측정

상기 실시예 1 및 비교예 1에 의해 제조된 반도체 패키지에 사용된 Pd+Co 합금 도금층과 Pd 도금층 자체에 대하여 교류 임피던스를 통한 내식성을 평가하고 그 결과를 도 5에 도시하였다. 레퍼런스 전극은 SCE, 대극은 Pt전극을 이용하였고, 전해질은 0.5M의 Na₂SO₄ 용액을 이용하여 3 전극셀을 구성하고 교류 임피던스를 측정함으로써 도금 층의 수소 흡장량이나 핀홀 형성에 기초하여 부식저항성을 분석하였다.

상기에서 살펴본 바와 같이, 본 발명에 따른 반도체 패키지는 종래의 도금층 보다 1/10 가량 박막의 도금층을 사용하면서도 우수한 부식저항성 등을 가지기 때문에 제조원가가 저렴하고, 공정시간이 단축되어 공정효율이 우수하다는 장점이 있다.

Claims

반도체 칩을 실장하기 위한 하나 이상의 다이 부착 패드;

상기 다이 부착 패드 주위에 구비되며, 캐패시터, 인덕터 및 컨택트 패드로 이루어진 군에서 선택된 다수의 단자;

상기 다수의 단자와 상기 반도체 칩을 전기적으로 통전시키기 위한 다수의 본딩 와이어; 및

상기 반도체 칩과 단자 및 와이어 본드를 밀봉하는 절연성 밀봉재를 포함하며;

상기 다이 부착 패드 또는 단자는 0.003∼0.15㎛의 Au도금층, 0.01∼0.15㎛의 Pd+Co합금 도금층, 0.5∼2.5㎛의 Ni도금층으로 이루어진 바텀피니쉬층 및 톱피니쉬층을 포함하는 것을 특징으로 하는 반도체 패키지.
제 1항에 있어서,

상기 다이 부착 패드 또는 단자는 0.003∼0.15㎛의 Au도금층, 0.01∼0.15㎛의 Pd+Co합금 도금층, 0.5∼2.5㎛의 Ni도금층, 45∼70㎛의 Cu기저층, 0.5∼2.5㎛의 Ni도금층, 0.01∼0.15㎛의 Pd+Co합금 도금층 및 0.003∼0.15㎛의 Au도금층이 순차적으로 적층되어 이루어진 것을 특징으로 하는 반도체 패키지.
제 1항에 있어서,

상기 Pd+Co합금 도금층의 Pd의 함량은 50∼99.9중량%인 것을 특징으로 하는 반도체 패키지.
제 2항에 있어서,

상기 Pd+Co합금 도금층은 95중량%의 Pd과 5중량%의 Co의 합금인 것을 특징으로 하는 반도체 패키지.
제 1항에 있어서,

상기 다이 부착 패드 또는 단자의 표면조도(Ra)는 0.015∼0.3㎛인 것을 특징으로 하는 반도체 패키지.
(a) 금속 캐리어의 상부에 드라이 필름 레지스트를 적층하는 단계;

(b) 포토리소그래피를 이용하여 상기 드라이 필름 레지스트를 패턴화하여 도금마스크를 형성하는 단계;

(c) 상기 도금마스크 이외의 부분에 0.003∼0.15㎛의 Au도금층, 0.01∼0.15㎛의 Pd+Co합금 도금층, 0.5∼2.5㎛의 Ni도금층이 순차적으로 적층된 바텀피니쉬층을 형성하는 단계; 및

(d) 상기 바텀피니쉬층의 상부에 Cu 기저층을 도금하고, 마이크로 에칭에 의하여 조도를 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
제 6항에 있어서,

상기 Cu 기저층의 상부에 0.5∼2.5㎛의 Ni도금층, 0.01∼0.15㎛의 Pd+Co합금 도금층 및 0.003∼0.15㎛의 Au도금층이 순차적으로 적층된 톱피니쉬층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
제 6항 또는 제 7항에 있어서,

상기 Pd+Co합금 도금층의 Pd의 함량은 50∼99.9중량%인 것을 특징으로 하는 반도체 패키지의 제조방법.
제 8항에 있어서,

상기 Pd+Co합금 도금층은 95중량%의 Pd과 5중량%의 Co의 합금인 것을 특징으로 하는 반도체 패키지의 제조방법.
제 7항에 있어서,

상기 톱피니쉬층의 표면조도(Ra)는 0.015∼0.3㎛인 것을 특징으로 하는 반도체 패키지의 제조방법.