KR101027092B1

KR101027092B1 - Ｅｓｄ 보호 디바이스

Info

Publication number: KR101027092B1
Application number: KR1020087027239A
Authority: KR
Inventors: 준 우라카와
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2007-05-28
Filing date: 2008-03-07
Publication date: 2011-04-05
Anticipated expiration: 2028-03-07
Also published as: CN101542856B; KR20090034305A; US20090067113A1; EP2061123A1; JPWO2008146514A1; EP2061123A4; US7633735B2; EP2061123B1; WO2008146514A1; CN101542856A; JP4247581B2

Abstract

방전 개시 전압을 정밀하게 설정할 수 있고, 신뢰성이 높은 ESD 보호 디바이스를 제공한다. ESD 보호 디바이스(10)는, (a) 세라믹 다층 기판(12)과, (b) 세라믹 다층 기판(12)의 내부에 형성된 공동부(13)과, (c) 공동부(13) 내에 간격을 두고 선단(17k,19k)끼리가 대향하도록 배치된 대향부(17, 19)를 갖는 적어도 한 쌍의 방전 전극(16, 18)과, (d) 세라믹 다층 기판(12)의 표면에 형성되어 방전 전극(16, 18)과 접속되는 외부 전극(22, 24)을 갖는다. 세라믹 다층 기판(12)은 방전 전극(16, 18)이 제공된 표면 근방으로서 적어도 방전 전극(16, 18)의 대향부(17, 19) 및 대향부(17, 19) 사이의 부분(15)에 인접해서 배치되는 혼합부(14)를 구비한다. 혼합부(14)는 금속 재료(14k)와 세라믹 재료를 포함한다.

ESD 보호 디바이스, 세라믹 다층 기판, 공동부, 방전 전극, 외부 전극

Description

ＥＳＤ 보호 디바이스{ＥＳＤ PROTECTION DEVICE}

본 발명은 ESD 보호 디바이스에 관한 것으로, 상세하게는 세라믹 다층 기판의 공동부 내에 방전 전극이 대향해서 배치된 ESD 보호 디바이스에 있어서 세라믹 다층 기판의 크랙 등에 의한 파괴, 변형을 방지하는 기술에 관한 것이다.

ESD(Electro-Static Discharge; 정전기 방전)는 대전된 도전성의 물체(인체 등)가 다른 도전성의 물체(전자 기기 등)에 접촉, 또는 충분히 접근했을 때에 심한 방전이 발생하는 현상이다. ESD에 의해 전자 기기의 손상이나 오작동 등의 문제가 발생한다. 이것을 방지하기 위해서는 방전시에 발생하는 과대한 전압이 전자 기기의 회로에 가해지지 않도록 할 필요가 있다. 이러한 용도에 사용되는 것이 ESD 보호 디바이스이며, 서지 흡수 소자나 서지 압소버라 불려지고 있다.

ESD 보호 디바이스는, 예를 들면 회로의 신호 선로와 그라운드(접지) 간에 배치된다. ESD 보호 디바이스는 한 쌍의 방전 전극을 이간해서 대향시킨 구조이므로 통상의 사용 상태에서는 높은 저항을 가지고 있고, 신호가 그라운드 측에 흐를 일은 없다. 이에 대하여, 예를 들면 휴대전화 등의 안테나로부터 정전기가 가해지는 경우와 같이 과대한 전압이 가해지면 ESD 보호 디바이스의 방전 전극 간에서 방전이 일어나고, 정전기를 그라운드 측으로 유도할 수 있다. 이에 따라, ESD 디바이 스보다도 후단의 회로에는 정전기에 의한 전압이 인가되지 않고, 회로를 보호할 수 있다.

예를 들면, 도 13의 분해 사시도, 도 14의 단면도에 나타낸 ESD 보호 디바이스는 절연성 세라믹 시트(2)가 적층되는 세라믹 다층 기판(7) 내에 공동부(5)가 형성되어 외부 전극(1)과 도통된 방전 전극(6)이 공동부(5) 내에 대향 배치되고, 공동부(5)에 방전 가스가 가두어져 있다. 방전 전극(6) 간에서 절연 파괴를 일으키는 전압이 인가되면 공동부(5) 내에 있어서 방전 전극(6) 간에서 방전이 일어나고, 그 방전에 의해 과잉 전압을 그라운드로 유도하여 후단의 회로를 보호할 수 있다(예를 들면, 특허문헌1 참조)

특허문헌1: 일본 특허 공개 2001-43954호 공보

그러나, 이러한 ESD 보호 디바이스에서는 다음과 같은 문제점이 있다.

첫번째, 방전 개시 전압의 설정은 주로 방전 전극 간의 간격을 조정함으로써 행한다. 그러나, 디바이스의 제작 변동이나, 소성 시에 있어서의 세라믹 다층 기판과 방전 전극의 수축 거동의 차이 등에 의해 방전 전극 간격이 변동되고, ESD 보호 디바이스의 방전 개시 전압이 변동되기 쉽다. 그 때문에, 방전 개시 전압을 정밀하게 설정할 수 없다.

두번째, 공동부에 있는 방전 전극은 공동부의 기밀성의 저하나, 세라믹 다층 기판의 기재층과 방전 전극의 열팽창율(「열팽창계수」라 불려짐.)의 차이 등에 의해 세라믹 다층 기판으로부터 박리되는 것이 있다. 그러한 경우에는 ESD 보호 디바이스로서 기능하지 않게 되거나, 방전 개시 전압이 변화되거나 해서 ESD 보호 디바이스의 신뢰성이 저하한다.

본 발명은 이러한 실정을 감안하여 방전 개시 전압을 정밀하게 설정할 수 있고, 신뢰성이 높은 ESD 보호 디바이스를 제공하려고 하는 것이다.

본 발명은 상기 과제를 해결하기 위해 이하와 같이 구성된 ESD 보호 디바이스를 제공한다.

ESD 보호 디바이스는 (a) 세라믹 다층 기판과, (b) 상기 세라믹 다층 기판의 내부에 형성된 공동부와, (c) 상기 공동부 내에 간격을 두고 선단끼리가 대향하도록 배치된 대향부를 갖는 한 쌍 이상의 방전 전극과, (d) 상기 세라믹 다층 기판의 표면에 형성되어 상기 방전 전극과 접속되는 외부 전극을 갖는다. 상기 세라믹 다층 기판은 상기 방전 전극이 제공된 표면 근방으로서 적어도 상기 방전 전극의 상기 대향부 및 상기 대향부 사이의 부분에 인접해서 배치되는 금속 재료와 세라믹 재료를 포함하는 혼합부를 구비한다.

상기 구성에 있어서, 방전 전극의 대향부와 세라믹 다층 기판 사이에는 혼합부가 배치되어 있다. 혼합부는 소성 시의 수축 거동이 방전 전극의 대향부의 재료와 동일 또는 유사한 금속 재료와, 소성 시의 수축 거동이 세라믹 다층 기판의 재료와 동일 또는 유사한 세라믹 재료를 포함하므로 혼합부의 소성 시의 수축 거동이 방전 전극의 대향부의 수축 거동과 세라믹 다층 기판의 수축 거동의 중간 상태가 되도록 할 수 있다. 이에 따라, 방전 전극의 대향부와 세라믹 다층 기판의 수축 거동의 차이를 혼합부에서 완화할 수 있고, 소성 시에 있어서의 방전 전극의 박리 등에 의한 불량이나 특성 변동을 작게 할 수 있다. 또한, 방전 전극의 대향부 사이의 간격의 변동도 작아지므로 방전 개시 전압의 변동을 작게 할 수 있다.

또한, 혼합부의 열팽창율이 방전 전극의 대향부의 열팽창율과 세라믹 다층 기판의 열팽창율의 중간값이 되도록 할 수 있다. 이에 따라, 방전 전극의 대향부와 세라믹 다층 기판의 열팽창율의 차이를 혼합부에서 완화할 수 있고, 방전 전극의 박리 등에 의한 불량이나 특성의 경년 변화를 작게 할 수 있다.

더욱이, 방전이 발생하는 방전 전극의 대향부에 인접해서 금속 재료를 포함하는 혼합부가 배치되므로 혼합부에 포함되는 금속 재료의 양이나 종류 등을 조정함으로써 방전 개시 전압을 소망의 값으로 설정할 수 있다. 이에 따라, 방전 개시 전압은 방전 전극의 대향부 사이의 간격을 변화시키는 것만으로 조정할 경우보다도 정밀하게 설정될 수 있다.

바람직하게는, 상기 혼합부는 상기 대향부 및 상기 대향부 사이에만 인접해서 배치된다.

이 경우, 방전 전극의 대향부 및 대향부 사이에 인접하는 영역 이외의 주변 영역에는 금속 재료를 포함하는 혼합부가 배치되지 않으므로 주변 영역의 세라믹 다층 기판의 기재층의 유전율 등의 전기 특성이나 기계적 강도가 혼합부의 금속 재료에 의해 저하되는 것이 없다.

바람직하게는, 상기 방전 전극의 상기 대향부와 상기 혼합부가 겹치는 방향으로 투시되었을 때 상기 혼합부는 상기 공동부의 주변에 접해서 상기 주변보다도 내측에만 형성되어 있다.

이 경우, 혼합부는 공동부의 바로 아래에만 형성되므로 방전 전극의 대향부 사이의 간격의 변동가 작아져 방전 개시 전압을 정밀하게 설정할 수 있다.

바람직하게는, 상기 혼합부에 포함되는 상기 세라믹 재료는 상기 세라믹 다층 기판의 1층 이상을 형성하는 세라믹 재료와 동일하다.

이 경우, 혼합부와 세라믹 다층 기판의 수축 거동이나 열팽창율의 차이가 작아지도록 용이하게 조정될 수 있으므로 방전 전극의 박리 등의 불량을 확실히 방지할 수 있다.

바람직하게는, 상기 혼합부는 상기 금속 재료의 함유율이 10vol%이상, 50vol%이하이다.

이 경우, 혼합부에 있어서 금속 재료의 함유율이 1Ovol%이상이므로 소성 시의 혼합부의 수축 개시 온도가 방전 전극의 대향부의 수축 개시 온도와 세라믹 다층 기판의 수축 개시 온도의 중간값이 되도록 할 수 있다. 한편, 금속 재료의 함유율이 50vol%이하이므로 혼합부 내의 금속 재료에 의해 방전 전극의 대향부 사이가 쇼트될 일은 없다.

바람직하게는, 상기 방전 전극은 상기 세라믹 다층 기판의 외주면으로부터 간격을 두고 형성된다. ESD 보호 디바이스는 (e) 상기 세라믹 다층 기판 내에 있어서 상기 방전 전극과 다른 평면에 형성되어 상기 세라믹 다층 기판의 내부로부터 상기 세라믹 다층 기판의 상기 외주면까지 연장되고, 상기 외부 전극에 접속되는 내부 전극과, (f) 상기 세라믹 다층 기판 내에 있어서 상기 방전 전극과 상기 내부 전극의 사이를 접속하는 비아 전극을 더 구비한다.

이 경우, 방전 전극과 외부 전극이 일평면에서만 접속되지 않기 때문에 외부에서의 수분 진입 등이 적어져 ESD 보호 디바이스의 환경 성능이 향상된다.

바람직하게는, 한 쌍의 상기 방전 전극 중 한쪽은 그라운드 측에 접속되고, 다른 쪽은 회로 측에 접속된다. 상기 한쪽의 상기 방전 전극의 상기 대향부의 폭이 상기 다른 쪽의 상기 방전 전극의 상기 대향부의 폭보다도 넓다.

이 경우, 회로 측에 접속되는 방전 전극의 대향부의 폭이 그라운드 측에 접속되는 방전 전극의 대향부의 폭보다도 좁아지면 회로 측으로부터 그라운드 측으로의 방전이 발생하기 쉬워진다. 그 때문에, 회로의 파괴를 확실히 방지할 수 있다.

바람직하게는, 한 쌍의 상기 방전 전극 중 한쪽은 그라운드 측에 접속되고, 다른 쪽은 회로 측에 접속된다. 상기 다른 쪽의 상기 방전 전극의 상기 대향부의 선단이 뾰족하게 되어 있다.

회로 측에 접속되는 방전 전극의 대향부의 선단이 뾰족하게 되어 있으면 방전이 발생하기 쉬워진다. 그 때문에, 회로의 파괴를 확실히 방지할 수 있다.

바람직하게는, 그라운드 측에 접속되는 방전 전극과 접속되는 외부 전극의 전극 면적이 회로 측에 접속되는 방전 전극과 접속되는 외부 전극의 전극 면적보다도 크다.

그라운드 측 방전 전극에 접속되는 외부 전극의 전극 면적을 크게 함으로써 그라운드로의 접속 저항을 작게 할 수 있어 보다 확실히 방전시킬 수 있다.

바람직하게는, 상기 세라믹 다층 기판의 복수층이 적층된 방향으로 조금 옮겨져 복수 쌍의 상기 방전 전극이 배치된다.

대향하는 한 쌍의 방전 전극에 의해 1개의 소자가 구성되므로 ESD 보호 디바이스에는 복수의 소자가 포함된다. 그 때문에, 하나의 ESD 보호 디바이스를 복수의 회로에 사용할 수 있다. 이에 따라, 전자 기기 내에서의 ESD 보호 디바이스의 사용 개수를 삭감할 수 있어 전자 기기 내의 회로도 소형화할 수 있다.

바람직하게는, 상기 세라믹 다층 기판은 수축 억제층과 기재층이 교대로 적층된 무수축 기판이다.

이 경우, 세라믹 다층 기판에 그 면방향으로 수축되지 않는 소위 무수축 기판을 이용함으로써 대향하는 방전 전극의 대향부 사이의 간격을 정밀하게 형성할 수 있어 방전 개시 전압 등의 특성 변동을 작게 할 수 있다.

본 발명의 ESD 보호 디바이스는 방전 전극의 대향부와 세라믹 다층 기판 사이의 소성 시의 수축 거동이나 소성 후의 열팽창율의 차이를 혼합부에 의해 완화할 수 있으므로 방전 개시 전압을 정밀하게 설정할 수 있어 신뢰성이 높다.

도 1은 ESD 보호 디바이스의 단면도이다.(실시예1)

도 2는 ESD 보호 디바이스의 요점부 확대 단면도이다.(실시예1)

도 3은 도 1의 직선 A-A를 따라 절단한 단면도이다.(실시예1)

도 4는 ESD 보호 디바이스의 단면도이다.(실시예2)

도 5는 ESD 보호 디바이스의 단면도이다.(실시예3)

도 6은 ESD 보호 디바이스의 단면도이다.(실시예4)

도 7은 ESD 보호 디바이스의 단면도이다.(실시예5)

도 8은 ESD 보호 디바이스의 단면도이다.(실시예6)

도 9는 ESD 보호 디바이스의 단면도이다.(실시예7)

도 10은 ESD 보호 디바이스의 단면도이다.(실시예8)

도 11은 ESD 보호 디바이스의 투시도이다.(실시예9)

도 12는 ESD 보호 디바이스의 상면도이다.(실시예9)

도 13은 ESD 보호 디바이스의 분해 사시도이다.(종래 예)

도 14는 ESD 보호 디바이스의 단면도이다.(종래 예)

부호의 설명

10,1Oa,1Ob,lOc,1Od,1Ox,1Oy,1Oz: ESD 보호 디바이스

12: 세라믹 다층 기판 14, 14a: 혼합부

14k: 금속 재료 15: 간격

16,16b,16c,l6d,16s,16t,16x,16y: 방전 전극

17,17x,17y,l7z: 대향부 18,18b,18c,18d,18x,18y,18z: 방전 전극

19,19x,19y,19z: 대향부 22,22x,22y: 외부 전극

24,24x,24y: 외부 전극 42,44,52,54: 외부 전극

100: ESD 보호 디바이스 102: 세라믹 다층 기판

110: 소자 113: 공동부

114: 혼합부 116: 방전 전극

117: 대향부 118: 방전 전극

119: 대향부 120: 소자

123: 공동부 124: 혼합부

126: 방전 전극 127: 대향부

128: 방전 전극 129: 대향부

132,134: 외부 전극

이하, 본 발명의 실시형태로서 실시예를 도 1~도 12를 참조하면서 설명한다.

<실시예1> 실시예1의 ESD 보호 디바이스(10)에 대해서 도 1~도 3을 참조하면서 설명한다. 도 1은 ESD 보호 디바이스(10)의 단면도이다. 도 2는 도 1에 있어서 쇄선으로 나타낸 영역(11)을 모식적으로 나타내는 요부 확대 단면도이다. 도 3은 도 1의 선A-A를 따라 절단한 단면도이다.

도 1에 나타낸 바와 같이, ESD 보호 디바이스(10)는 세라믹 다층 기판(12)의 내부에 공동부(13)가 형성되어 있다. 공동부(13) 내에는 방전 전극(16, 18)의 대향부(17, 19)가 배치되어 있다. 방전 전극(16, 18)은 세라믹 다층 기판(12)의 외주면까지 연장되고, 세라믹 다층 기판(12)의 외측에 형성된 외부 전극(22, 24)에 접속되어 있다. 외부 전극(22, 24)은 ESD 보호 디바이스(10)를 실장하기 위해 이용된다.

도 3에 나타낸 바와 같이, 방전 전극(16, 18)의 대향부(17, 19)는 선단끼리가 서로 대향하고, 방전 전극(16, 18)의 대향부(17, 19) 간에 간격(15)이 형성되어 있다. 외부 전극(22, 24)으로부터 소정값 이상의 전압이 인가되면 방전 전극(16, 18)의 대향부(17, 19) 간에 있어서 방전이 발생한다.

도 1에 나타낸 바와 같이, 방전 전극(16, 18)의 대향부(17, 19) 및 그 사이의 간격(15)에 인접해서 혼합부(14)가 배치되어 있다. 혼합부(14)는 방전 전극(16, 18)의 대향부(17, 19)와 세라믹 다층 기판(12)에 접해 있다. 도 2에 나타낸 바와 같이, 혼합부(14)는 세라믹 재료의 기재 중에 분산된 입자상의 금속 재료(14k)를 포함하고 있다.

혼합부(14)의 기재 중의 세라믹 재료는 세라믹 다층 기판(12)의 세라믹 재료와 동일한 것이어도, 다른 것이어도 좋지만, 동일한 것으로 하면 수축 거동 등을 세라믹 다층 기판(12)에 맞추는 것이 용이해져 사용하는 재료의 종류를 적게 할 수 있다. 또한, 혼합부(14)에 포함되는 금속 재료(14k)는 방전 전극(16, 18)과 동일한 것이어도, 다른 것이어도 좋지만, 동일한 것으로 하면 수축 거동 등을 방전 전극(16, 18)에 맞추는 것이 용이해져 사용하는 재료의 종류를 적게 할 수 있다.

혼합부(14)는 금속 재료(14k)와 세라믹 재료를 포함하므로 혼합부(14)의 소성 시의 수축 거동이 대향부(17, 19)를 포함하는 방전 전극(16, 18)과 세라믹 다층 기판(12)의 중간의 상태가 되도록 할 수 있다. 이에 따라, 방전 전극(16, 18)의 대향부(17, 19)와 세라믹 다층 기판(12)의 소성 시의 수축 거동의 차이를 혼합부(14)에서 완화할 수 있다. 그 결과, 방전 전극(16, 18)의 대향부(17, 19)의 박리 등에 의한 불량이나 특성 변동을 작게 할 수 있다. 또한, 방전 전극(16, 18)의 대향부(17, 19) 사이에 간격(15)의 변동도 작아지므로 방전 개시 전압 등의 특성의 변동을 작게 할 수 있다.

또한, 혼합부(14)의 열팽창율이 방전 전극(16, 18)과 세라믹 다층 기판(12) 의 중간값이 되도록 할 수 있다. 이에 따라, 방전 전극(16, 18)의 대향부(17, 19)와 세라믹 다층 기판(12)의 열팽창율의 차이를 혼합부(14)에서 완화할 수 있다. 그 결과, 방전 전극(16, 18)의 대향부(17, 19)의 박리 등에 의한 불량이나 특성의 경년 변화를 작게 할 수 있다.

더욱이, 혼합부(14)에 포함되는 금속 재료(14k)의 양이나 종류 등을 조정함으로써 방전 개시 전압을 소망의 값으로 설정할 수 있다. 이에 따라, 방전 개시 전압을 방전 전극(16, 18)의 대향부(17, 19) 사이의 간격(15)만으로 조정할 경우보다도 정밀하게 방전 개시 전압을 설정할 수 있다.

다음에, ESD 보호 디바이스(10)의 제작 예에 대해서 설명한다.

(1) 재료의 준비

세라믹 재료에는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료를 이용했다. 각 소재를 소정의 조성이 되도록 조합, 혼합하고, 800~1000℃에서 가소(假燒)했다. 얻어진 가소 분말을 지르코니아 볼 밀로 12시간 분쇄하고, 세라믹 분말을 얻었다. 이 세라믹 분말에 톨루엔ㆍ에키넨(EKINEN) 등의 유기 용매를 더해 혼합한다. 더욱이, 바인더, 가소제를 더해 혼합하고, 슬러리를 얻는다. 이렇게 하여 얻어진 슬러리를 닥터 블레이드(doctor blade)법에 의해 형성하고, 두께50㎛의 세라믹 그린 시트를 얻는다.

또한, 전극 페이스트를 제작한다. 평균 입경 약2㎛의 Cu분말80wt%와 에틸 셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고, 3개의 롤로 교반, 혼합함으로써 전극 페이스트를 얻었다.

더욱이, Cu분말과 상기 세라믹 재료 가소 후 세라믹 분말을 소정의 비율로 조합하고, 마찬가지로 바인더 수지와 용제 첨가함으로써 세라믹과 금속의 혼합 페이스트를 얻었다. 혼합 페이스트는 수지와 용제를 20wt%로 하고, 나머지의 80wt%를 세라믹과 Cu분말로 했다.

다음에 표 1에 나타낸 바와 같이, 세라믹/Cu분말의 체적 비율이 다른 혼합 페이스트를 준비했다.

또한, 수지와 용제만으로 이루어지는 수지 페이스트도 마찬가지의 방법으로 제작한다. 수지 재료에는 소성 시에 분해, 소실하는 수지를 이용한다. 예를 들면, PET, 폴리프로필렌, 엘틸 셀룰로오스, 아크릴 수지 등이다.

(2) 스크린 인쇄에 의한 혼합 재료, 전극, 수지 페이스트의 도포

세라믹 그린 시트 상에 혼합부(14)를 형성하기 위해 세라믹/금속 혼합 페이스트를 2㎛~l00㎛정도의 두께로 소정의 패턴이 되도록 스크린 인쇄로 도포한다. 세라믹/금속 혼합 페이스트의 두께가 클 경우 등에는 세라믹 그린 시트에 미리 형성된 오목부에 세라믹/금속 혼합 페이스트를 충전하도록 해도 개의치 않는다.

그 위에, 전극 페이스트를 도포해서 대향부(17, 19) 사이에 방전 갭을 갖는 방전 전극(16, 18)을 형성한다. 여기에서는, 방전 전극(16, 18)의 굵기를 100㎛, 방전 갭 폭[대향부(17, 19) 사이의 간극의 치수]을 30㎛가 되도록 형성했다. 더욱이, 그 위에 공동부(13)를 형성하기 위해 수지 페이스트를 도포한다.

(3) 적층, 압착

통상의 세라믹 다층 기판과 마찬가지로, 세라믹 그린 시트를 적층하고, 압착한다. 여기에서는 두께0.3mm, 그 중앙에 방전 전극(16, 18)의 대향부(17, 19), 공동부(13)가 배치되도록 적층했다.

(4) 커트, 단면 전극 도포

LC 필터와 같은 칩 타입의 전자 부품과 마찬가지로, 마이크로커터로 커팅해서 각 칩으로 나눈다. 여기에서는 1.0mm×0.5mm가 되도록 커팅했다. 그 후 단면에 전극 페이스트를 도포하고, 외부 전극(22, 24)을 형성한다.

(5) 소성

이어서, 통상의 세라믹 다층 기판과 마찬가지로, N₂ 분위기중에서 소성한다. 또한, ESD에 대한 응답 전압을 내리기 위해 공동부(13)에 Ar, Ne 등의 희가스를 도입할 경우에는 세라믹 재료의 수축, 소결이 행하여지는 온도 영역을 Ar, Ne 등의 희가스 분위기로 소성하면 좋다. 산화되지 않는 전극 재료(Ag 등)의 경우에는 대기분위기에서도 개의치 않는다.

(6) 도금

LC 필터와 같은 칩 타입의 전자 부품과 마찬가지로, 외부 전극 상에 전해Ni-Sn 도금을 행한다.

이상에 의해, 단면이 도 1 및 도 2와 같이 이루어지는 ESD 보호 디바이스(10)가 완성된다.

또한, 세라믹 재료는 특히 상기의 재료에 한정되는 것은 아니고, 절연성의 것이면 좋기 때문에 포스터라이트에 유리를 첨가한 것이나, CaZrO₃에 글래스를 첨가한 것 등 다른 것을 이용해도 좋다. 전극 재료도 Cu뿐만아니라, Ag, Pd, Pt, Al, Ni, W나 이들의 조합이라도 좋다. 또한, 세라믹/금속의 혼합 재료는 페이스트로서 형성할 뿐만아니라, 시트화해서 배치해도 좋다.

또한, 공동부(13)를 형성하기 위해 수지 페이스트를 도포했지만, 수지가 아니더라도 카본 등 소성로 소실하는 것이면 좋고, 또한 페이스트화해서 인쇄로 형성하지 않더라도, 수지 필름 등을 소정의 위치만 붙이도록 해서 배치해도 좋다.

상술한 제작 예의 ESD 보호 디바이스(10)의 100개의 시료에 대해서 방전 전극(16, 18) 사이의 쇼트, 소성 후의 단선, 디라미네이션의 유무를 내부 단면 관찰에 의해 평가했다.

더욱이, 페이스트의 수축 개시 온도를 비교했다. 구체적으로는, 각 페이스트 단체의 수축 거동을 조사하기 위해 페이스트를 건조 후 그 분말을 프레스하고, 높이3mm의 압착체를 제작하고, TMA(열기계분석)법으로 측정을 행했다. 세라믹의 수축 개시 온도는 페이스트No.1과 같이 885℃이었다.

또한, ESD에 대한 방전 응답성을 평가했다. ESD에 대한 방전 응답성은 IEC의 규격, IEC61000-4-2에 정해져 있는 정전기 방전 이뮤니티(immunity) 시험에 의해 행해졌다. 접촉 방전에서 8kV인가해서 시료의 방전 간극 간에서 방전이 생기는 지의 여부를 조사했다.

다음의 표 2에 세라믹/금속 혼합 페이스트 조건과 평가 결과를 나타냈다.

표 2에 있어서 ※를 부여한 시료No.는 본 발명의 범위 외를 나타내고 있다.

즉, 세라믹/금속의 혼합 페이스트 중에 점유되는 금속의 비율이 5vol%보다 낮을 경우에는(페이스트 No.1), 페이스트의 수축 개시는 세라믹과 거의 변화되지 않고, 전극(페이스트 No.8)의 수축 개시 온도인 680℃에 비해서 약200℃의 차이가 있다. 이 때문에, 시료에는 소성 후에 쇼트, 단선이 발생하고 있다. 또한, 내부 관찰에서는 디라미네이션, 방전 전극의 박리가 나타났다.

세라믹/금속의 혼합 페이스트 중에 점유되는 금속의 비율이 1Ovol% 이상으로 되면 페이스트의 수축 개시 온도가 전극의 수축 개시 온도에 근접하고, 전극과 세라믹의 중간 부근의 온도로 되어 있다. 이 경우, 시료에는 쇼트, 단선, 전극 박리, 디라미네이션의 발생은 보여지지 않았다. 또한, ESD에 대한 방전 응답성은 세라믹/금속 혼합 페이스트를 배치함으로써 악화되어 있지 않고, 양호하다. 또한, 방전 전극간 갭 폭의 편차도 작았다.

더욱이, 세라믹/금속의 혼합 페이스트 중에 점유되는 금속의 비율이 커지고, 60vol% 이상으로 되면 혼합 페이스트 중의 금속 입자 끼리가 접촉함으로써 방전 전극간의 쇼트가 소성후에 발생해 버리기 때문에 바람직하지 못하다.

시료 No.3~6과 같이, 혼합 재료 중의 금속 비율을 10vol%이상, 50vol%이하로 함으로써 상기 불량이 없어진다. 특히, 30vol%이상, 50vol%이하가 보다 바람직하다. 즉, 혼합부(14)에 있어서의 금속 재료(14k)의 함유율은 10vol%이상, 50vol%이하가 바람직하고, 30vol% 상, 50vol%이하가 보다 바람직하다.

이상에 설명한 바와 같이, 전극 재료와 세라믹 재료의 혼합에 의해 세라믹 재료와 전극 재료의 중간의 수축 거동을 가지는 재료가 얻어진다. 이것을 전극과 세라믹의 사이 및 방전 갭부에 배치해서 혼합부를 형성함으로써 방전 전극과 세라믹 다층 기판 사이에 미치는 응력을 작게 할 수 있고, 방전 전극의 단선이나 방전 전극부의 디라미네이션, 공동부에서의 전극 박리에 의한 쇼트나 전극의 수축 편차에 의한 방전 갭 폭의 편차 등이 생기기 어려워진다.

<실시예2> 실시예2의 ESD 보호 디바이스(10a)에 대해서 도 4르 참조하면서 설명한다. 실시예2의 ESD 보호 디바이스(10a)는 실시예1의 ESD 보호 디바이스(10)와 거의 마찬가지로 구성되어 있다. 이하에서는 상위점을 중심으로 설명하고, 동일 구성 부분에는 동일 부호를 이용한다.

도 4는 도 1과 마찬가지로 방전 전극(16, 18)에 수직한 단면도이다. 도 4에 나타낸 바와 같이, ESD 보호 디바이스(10a)는 공동부(13)의 바로 아래에만 혼합부(14a)가 형성되어 있다. 즉, 혼합부(14a)는 방전 전극(16, 18)의 대향부(17, 19)와 혼합부(14)가 겹치는 방향(도에 있어서 상하 방향)으로 투시되었을 때 공동부(13)의 주변에 접하고, 또한 공동부(13)의 주변보다도 내측에만 형성되어 있다.

이와 같이 혼합부(14a)를 공동부(13)의 바로 아래에만 형성함으로써 공동부(13)의 형상의 변동이 작아진다. 그 결과, 방전 전극(16, 18)의 대향부(17, 19) 사이의 간격(15)의 변동이 작아지고, 방전 개시 전압을 정밀하게 설정할 수 있다.

<실시예3> 실시예3의 ESD 보호 디바이스(10b)에 대해서 도 5를 참조하면서 설명한다. 실시예3의 ESD 보호 디바이스(10b)는 실시예1, 2과 거의 마찬가지로 구성되어 있다. 이하에서는 상위점을 중심으로 설명하고, 동일 구성 부분에는 동일 부호를 이용한다.

도 5는 방전 전극(16b, 18b)에 수직한 단면도이다. 도 5에 나타낸 바와 같이, ESD 보호 디바이스(10b)는 세라믹 다층 기판(12)의 중심부에만 방전 전극(16b, 18b)이 형성되고, 방전 전극(16b, 18b)과 다른 평면에 내부 전극(36, 38)이 형성되고, 방전 전극(16b, 18b)과 내부 전극(36, 38) 사이에 세라믹 다층 기판(12)의 적어도 1층을 관통하는 비아 전극(32, 34)이 형성되어 있다. 방전 전극(16b, 18b)과 외부 전극(22, 24)은 비아 전극(32, 34)과 내부 전극(36, 38)을 통해서 전기적으로 접속되어 있다.

실시예3의 ESD 보호 디바이스(10b)는 방전 전극(16b, 18b)과 외부 전극(22, 24)이 일평면에서만 접속되지 않기 때문에 외부로부터의 수분 진입 등이 적어지고, 환경 성능이 향상된다.

<실시예4> 실시예4의 ESD 보호 디바이스(10c)에 대해서 도 6을 참조하면서 설명한다. 실시예4의 ESD 보호 디바이스(10c)는 실시예1~3과 거의 마찬가지로 구성되어 있다. 이하에서는 상위점을 중심으로 설명하고, 동일 구성 부분에는 동일 부호를 이용한다.

도 6은 방전 전극(16c, 18c)에 수직한 단면도이다. 도 6에 나타낸 바와 같이, ESD 보호 디바이스(10c)는 세라믹 다층 기판(12)의 중심부에만 방전 전극(16c, 18c)이 형성되고, 세라믹 다층 기판(12)의 상면(12s)에 외부 전극(42, 44)이 형성되고, 방전 전극(16c, 18c)과 외부 전극(42, 44) 사이에 비아 전극(46, 48)이 형성되어 있다. 방전 전극(16c, 18c)과 외부 전극(42, 44)은 비아 전극(46, 48)을 통해서 전기적으로 접속되어 있다.

외부 전극(42, 44)은 미도시의 회로 기판의 실장 전극과, 와이어 본딩에 의해 접속된다.

또한, 도 6에서는 혼합부(14)가 공동부(13)의 바로 아래 영역보다 외측에도 형성되어 있을 경우를 예시하고 있지만, 실시예3의 혼합부(14a)와 같이 공동부(13)의 바로 아래 영역 내에만 혼합부를 형성해도 개의치 않는다. 또한, 외부 전극(42, 44)을 세라믹 다층 기판(12)의 하면(12t)에 제공하도록 구성해도 개의치 않는다.

<실시예5> 실시예5의 ESD 보호 디바이스(10d)에 대해서 도 7을 참조하면서 설명한다. 실시예5의 ESD 보호 디바이스(10d)는 실시예1~3과 거의 마찬가지로 구성되어 있다. 이하에서는 상위점을 중심으로 설명하고, 동일 구성 부분에는 동일 부호를 이용한다.

도 7은 방전 전극(16d, 18d)에 수직한 단면도이다. 도 7에 나타낸 바와 같이, ESD 보호 디바이스(10d)는 세라믹 다층 기판(12)의 중심부에만 방전 전극(16d, 18d)이 형성되고, 세라믹 다층 기판(12)의 하면(12t)에 외부 전극(52, 54)이 형성되고, 방전 전극(16d, 18d)과 외부 전극(52, 54) 사이에 비아 전극(56, 58)이 형성되어 있다. 방전 전극(16d, 18d)과 외부 전극(52, 54)은 비아 전극(56, 58)을 통해서 전기적으로 접속되어 있다.

외부 전극(52, 54)은 미도시의 회로 기판의 설치 전극에 땜납 또는 범프 등에 의해 접속된다.

또한, 도 7에서는 혼합부(14a)가 공동부(13)의 바로 아래 영역에만 형성되어 있을 경우를 예시하고 있지만, 실시예1의 혼합부(14)과 같이 혼합부를 공동부의 바로 아래 영역보다 외측에도 형성해도 좋다. 또한, 외부 전극(52, 54)을 세라믹 다층 기판(12)의 상면(12s)에 제공하도록 구성해도 개의치 않는다.

<실시예6> 실시예6의 ESD 보호 디바이스(10x)에 대해서 도 8을 참조하면서 설명한다.

도 8은 도 3과 마찬가지로 방전 전극(16x, 18x)에 평행한 단면도이다. 도 8에 나타낸 바와 같이, 공동부(13) 내에 배치되어 있는 한쪽의 방전 전극(18x)의 대향부(19x)의 폭은 공동부(13) 내에 배치되어 있는 다른 쪽의 방전 전극(16x)의 대향부(17x)의 폭보다도 넓다. 한쪽의 방전 전극(18x)은 외부 전극(24x)을 통해서 그라운드 측에 접속된다. 다른 쪽의 방전 전극(16x)은 외부 전극(22x)을 통해서 정전기로부터 보호되는 미도시의 회로 측에 접속된다. 또한, 그라운드 측의 외부 전극(24x)은 회로 측의 외부 전극(22x)보다도 그 전극 면적이 크다.

회로 측에 접속되는 방전 전극(16x)의 대향부(17x)의 폭이 그라운드 측에 접속되는 방전 전극(18x)의 대향부(19x)의 폭보다도 좁으면 회로 측으로부터 그라운드 측으로의 방전이 발생하기 쉬워진다. 또한, 그라운드 측의 외부 전극(24x)의 전극 면적을 크게 함으로써 그라운드로의 접속 저항을 작게 할 수 있고, 회로 측으로부터 그라운드 측으로의 방전이 더욱 발생하기 쉬워진다. 그 때문에, ESD 보호 디바이스(10x)는 회로의 파괴를 확실히 방지할 수 있다.

<실시예7> 실시예7의 ESD 보호 디바이스(10y)에 대해서 도 9를 참조하면서 설명한다.

도 9는 방전 전극(16y, 18y)에 평행한 단면도이다. 도 9에 나타낸 바와 같이, 공동부(13) 내에 배치되어 한쪽의 방전 전극(18y)의 대향부(19y)의 선단(19s)은 직선 형상이며 평평하지만, 공동부(13) 내에 배치되어 있는 다른 쪽의 방전 전극(16y)의 대향부(17y)의 선단(17s)은 뾰족하게 되어 있다. 한쪽의 방전 전극(18y)은 외부 전극(24y)을 통해서 그라운드 측에 접속된다. 다른 쪽의 방전 전극(16y)은 외부 전극(22y)을 통해서 정전기로부터 보호되는 미도시의 회로 측에 접속된다.

방전 전극(16y)의 대향부(17y)의 선단(17s)가 뾰족하게 되어 있으면 방전이 발생하기 쉬워진다. 그 때문에, ESD 보호 디바이스(10y)는 회로의 파괴를 확실히 방지할 수 있다.

<실시예8> 실시예8의 ESD 보호 디바이스(10z)에 대해서 도 10을 참조하면서 설명한다.

도 10은 방전 전극(16s, 16t; 18z)에 평행한 단면도이다. 도 10에 나타낸 바와 같이, 두개의 방전 전극(16s, 16t)과 하나의 방전 전극(18z)이 한 쌍이 되고, 각각의 대향부(17z, 19z)가 공동부(13) 내에 배치되어 있다. 한쪽의 방전 전극(18z)의 대향부(19z)의 선단(19t)은 직선 형상으로 평평하지만, 다른 쪽의 방전 전극(16s, 16t)의 대향부(17z)의 선단(17t)은 뾰족하게 되어 있다. 한쪽의 방전 전극(18z)은 외부 전극(24)을 통해서 그라운드 측에 접속되는 다른 쪽의 방전 전극(16s, 16t)은 외부 전극(22s, 22t)을 통해서 회로 측에 접속된다.

회로 측의 방전 전극(16s, 16t)의 대향부(17z)의 선단(17t)이 뾰족하게 되어 있으면 방전이 발생하기 쉬워진다. 그 때문에, ESD 보호 디바이스(10z)는 회로의 파괴를 확실히 방지할 수 있다.

방전 전극(18z)과 한쪽의 방전 전극(16s) 사이와, 방전 전극(18z)과 다른 쪽의 방전 전극(16t) 사이에 있어서, 각각 별개로 방전이 발생하기 때문에 방전 전극(16s, 16t)을 각각 다른 회로에 접속해서 이용할 수 있다. 이 경우, 전자 기기 내에서의 ESD 보호 디바이스의 사용 개수를 삭감할 수 있고, 전자 기기 내의 회로도 소형화할 수 있다.

<실시예9> 실시예9의 ESD 보호 디바이스(100)에 대해서 도 11 및 도 12를 참조하면서 설명한다.

도 11은 ESD 보호 디바이스(100)를 방전 전극(116, 118, 126, 128)과 평행한 방향으로 투시한 투시도이다 도 12는 ESD 보호 디바이스(100)의 표면도이다.

도 11에 나타낸 바와 같이, ESD 보호 디바이스(100)에는 세라믹 다층 기판(102)의 내부에 2조의 소자(110, 120)가 형성되어 있다. 각 소자(110, 120)는 실시예1과 마찬가지로, 방전 전극(116, 118; 126, 128)의 대향부(117, 119; 127, 129)가 공동부(113, 123) 내에 배치되고, 방전 전극(116, 118, 126, 128)의 대향부(117, 119; 127, 129) 및 대향부(117, 119; 127, 129)의 사이의 부분에 인접해서 혼합부(114, 124)가 배치되어 있다. 혼합부(114, 124)는 방전 전극(116, 118, 126, 128)의 대향부(117, 119; 127, 129)와 세라믹 다층 기판(102)에 접해 있다. 방전 전극(116, 118; 126, 128)은 각각 외부 전극(122, 124; 132, 134)에 접속되어 있다. 도 11에 나타낸 바와 같이, 각 소자의 110,120 방전 전극(116, 118; 126, 128)은 세라믹 다층 기판(102)의 복수층이 적층된 방향으로 조금 옮겨져서 배치되어 있다.

ESD 보호 디바이스(100)는 복수의 소자(110, 120)를 포함하기 때문에 하나의 ESD 보호 디바이스(100)를 복수의 회로에 사용할 수 있다. 이에 따라, 전자 기기 내에서의 ESD 보호 디바이스의 사용 개수를 삭감할 수 있고, 전자 기기 내의 회로도 소형화할 수 있다.

<변형 예> ESD 보호 디바이스의 세라믹 다층 기판에 수축 억제층과 기재층이 교대로 적층된 무수축 기판을 이용한다.

기재층은 제 1 세라믹 재료를 포함하는 1매 또는 복수 매의 세라믹 그린 시트가 소결되어 이루어지고, 세라믹 다층 기판의 기판 특성을 지배한다. 수축 억제층은 제 2 세라믹 재료를 포함하는 1매 또는 복수 매의 세라믹 그린 시트가 소결되어 이루어진다.

각 기재층의 두께는 소성 후에 8㎛~100㎛인 것이 바람직하다. 각 기재층의 소성후의 두께는 반드시 상기 범위내에 한정되는 것은 아니지만, 구속층에 의해 소성 시에 구속될 수 있는 최대 두께 이하로 억제하는 것이 바람직하다. 기재층의 두께는 반드시 각 층이 동일한 필요는 없다.

제 1 세라믹 재료로서는 소성 중에 그 일부(예를 들면, 글래스 성분)가 구속층에 침투되는 것이 이용된다. 또한, 제 1 세라믹 재료로서는 은이나 구리 등의 저융점 금속으로 이루어지는 도체 패턴과 동시 소성할 수 있도록 비교적 저온, 예를 들면 1050℃이하로 소성 가능한 LTCC(저온 소성 세라믹; Low Temperature Co-fired Ceramic)를 이용하는 것이 바람직하다. 구체적으로는, 알루미나와 붕규산계 글래스를 혼합한 유리 세라믹이나, 소성 중에 유리 성분을 생성하는 Ba-Al-Si-O계 세라믹 등을 이용할 수 있다.

제 2 세라믹 재료는 기재층으로부터 침투해 온 제 1 세라믹 재료의 일부에 의해 고착됨에 따라 구속층이 고화됨과 아울러, 인접하는 기재층과 구속층이 접합된다.

제 2 세라믹 재료로서는 알루미나나 지르코니아를 이용할 수 있다. 구속층은 제 1 세라믹 재료보다도 높은 소결 온도를 갖는 제 2 세라믹 재료를 미소결인 채로 함유한다. 그 때문에, 구속층은 기재층에 대하여 소성 과정으로 면방향의 수축을 억제하는 기능을 발휘한다. 또한, 전술한 바와 같이, 구속층은 제 1 세라믹 재료의 일부가 침투함으로써 고착, 접합된다. 그 때문에, 엄밀하게는 기재층 및 구속층의 상태나 소망의 구속력, 소성 조건에도 의존하지만, 구속층의 두께는 대체로 소성 후에 1㎛~1O㎛인 것이 바람직하다.

방전 전극, 내부 전극이나 비아 전극의 전극 재료는 기재층과 동시 소성이 가능한 도전성 성분을 주성분으로 하는 것이면 좋고, 널리 공지의 것이 사용가능하다. 구체적으로는, Cu, Ag, Ni, Pd, 및 그것들의 산화물, 합금 성분이 사용가능하다.

< 정리> 이상으로 설명한 바와 같이, 금속 재료와 세라믹 재료의 혼합에 의해 세라믹 재료와 전극 재료의 중간의 수축 거동을 갖는 재료를 방전 전극과 세라믹 다층 기판 사이 및 방전 전극의 선단 간의 갭부에 배치해서 혼합부를 형성하면 방전 전극과 세라믹 다층 기판 사이에 작용하는 응력을 작게 할 수 있고, 방전 전극의 단선이나 방전 전극의 디라미네이션, 공동부에서의 방전 전극의 박리나 방전 전극의 수축 편차에 의한 방전 갭 폭의 편차, 쇼트 등이 생기기 어려워진다.

따라서, ESD 보호 디바이스의 방전 개시 전압을 정밀하게 설정할 수 있고, ESD 보호 디바이스의 신뢰성을 높일 수 있다.

또한, 본 발명은 상기한 실시형태에 한정되는 것은 아니고, 여러가지 변경을 더해서 실시하는 것이 가능하다.

Claims

세라믹 다층 기판;

상기 세라믹 다층 기판의 내부에 형성된 공동부;

상기 공동부 내에 간격을 두고 선단끼리가 대향하도록 배치된 대향부를 갖는 적어도 한 쌍의 방전 전극; 및

상기 세라믹 다층 기판의 표면에 형성되어 상기 방전 전극과 접속되는 외부 전극을 갖는 ESD 보호 디바이스에 있어서:

상기 세라믹 다층 기판은 상기 방전 전극이 제공된 표면에 있어서 적어도 상기 방전 전극의 상기 대향부 및 상기 대향부 사이의 부분에 접하여 배치되는 금속 재료와 세라믹 재료를 포함하는 혼합부를 구비한 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항에 있어서,

상기 혼합부는 상기 대향부 및 상기 대향부 사이에만 접하여 배치된 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 방전 전극의 상기 대향부와 상기 혼합부가 겹치는 방향으로 투시되었을 때 상기 혼합부는 상기 공동부의 주변에 접해서 상기 주변보다도 내측에만 형성되 어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 혼합부에 포함되는 상기 세라믹 재료는 상기 세라믹 다층 기판의 1층 이상을 형성하는 세라믹 재료와 동일한 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 혼합부는 상기 금속 재료의 함유율이 10vol%이상, 50vol%이하인 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 방전 전극은 상기 세라믹 다층 기판의 외주면으로부터 간격을 두고 형성되고,

상기 세라믹 다층 기판 내에 있어서 상기 방전 전극과 다른 평면에 형성되어 상기 세라믹 다층 기판의 내부로부터 상기 세라믹 다층 기판의 상기 외주면까지 연장되고, 상기 외부 전극에 접속되는 내부 전극; 및

상기 세라믹 다층 기판 내에 있어서 상기 방전 전극과 상기 내부 전극 간을 접속하는 비아 전극을 더 구비한 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

한 쌍의 상기 방전 전극 중 한쪽은 그라운드 측에 접속되고, 다른 쪽은 회로 측에 접속되며;

상기 한쪽의 상기 방전 전극의 상기 대향부의 폭이 상기 다른 쪽의 상기 방전 전극의 상기 대향부의 폭보다도 넓은 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

한 쌍의 상기 방전 전극 중 한쪽은 그라운드 측에 접속되고, 다른 쪽은 회로 측에 접속되며;

상기 다른 쪽의 상기 방전 전극의 상기 대향부의 선단이 뾰족하게 되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제 7 항에 있어서,

상기 그라운드 측에 접속되는 한쪽의 상기 방전 전극과 접속되는 상기 외부 전극의 전극 면적이 상기 회로 측에 접속되는 다른 쪽의 상기 방전 전극과 접속되는 상기 외부 전극의 전극 면적보다도 큰 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 세라믹 다층 기판의 복수층이 적층된 방향으로 시프팅되어 복수 쌍의 상기 방전 전극이 배치된 것을 특징으로 하는 ESD 보호 디바이스.
제 1 항 또는 제 2 항에 있어서,

상기 세라믹 다층 기판은 수축 억제층과 기재층이 교대로 적층된 무수축 기판인 것을 특징으로 하는 ESD 보호 디바이스.