KR101026801B1

KR101026801B1 - 박막 트랜지스터 표시판 및 그 제조 방법

Info

Publication number: KR101026801B1
Application number: KR1020030090803A
Authority: KR
Inventors: 정진구
Original assignee: 삼성전자주식회사
Priority date: 2003-12-12
Filing date: 2003-12-12
Publication date: 2011-04-04
Anticipated expiration: 2023-12-12
Also published as: KR20050058822A

Abstract

화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판에서, 표시 영역 및 구동 회로 영역에 형성되어 있는 박막 트랜지스터는 다결정 규소층의 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 0도 이상 내지 45도 이하의 경사각을 이루는 복수개의 제1 박막 트랜지스터, 채널 영역의 전하 이동 방향이 그레인 성장 방향과 45도 이상 내지 90도 이하의 경사각을 이루는 복수개의 제2 박막 트랜지스터를 포함하며, 제1 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있고, 제2 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있지 않는 박막 트랜지스터 표시판.

SLS, LDD, CMOS, 그레인, 채널

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL, AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 한 실시예를 설명하기 위한 박막 트랜지스터 표시판의 개략적인 배치도이고,

도 2는 도 1의 표시 영역에 형성되어 있는 박막 트랜지스터 표시판의 배치도이고, 도 3은 도 2의 박막 트랜지스터 표시판을 III-III'선을 따라 잘라 도시한 단면도로서, C 영역은 저농도 도핑 영역이 형성되어 있는 n-TFT 영역, D 영역은 저농도 도핑 영역이 형성되어 있지 않는 n-TFT 영역, E 영역은 저농도 도핑 영역이 형성되어 있는 p-TFT 영역 및 D 영역은 저농도 도핑 영역이 형성되어 있지 않는 p-TFT 영역을 도시한 도면이고,

도 4는 도 1의 구동 회로 영역에 형성되어 있는 박막 트랜지스터를 개략적으로 도시한 단면도로서, G 영역은 저농도 도핑 영역이 형성되어 있는 n-TFT 영역, H 영역은 저농도 도핑 영역이 형성되어 있지 않는 n-TFT 영역, I 영역은 저농도 도핑 영역이 형성되어 있는 p-TFT 영역 및 J 영역은 저농도 도핑 영역이 형성되어 있지 않는 p-TFT 영역을 도시한 도면이고,

도 5는 SLS 결정화 방식에 의해 결정화된 다결정 규소층의 그레인 성장 방향을 도시한 도면이고,

도 6은 듀얼TFT를 형성한 경우에, 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 평행한 TFT와 채널 영역의 전하 이동 방향이 그레인 성장 방향과 수직인 TFT가 모두 나타나는 것을 도시한 도면이고,

도 7a 및 도 7b는 2 종류의 TFT를 형성시키는 경우에, 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 평행한 TFT와, 채널 영역의 전하 이동 방향이 그레인 성장 방향과 수직인 TFT를 각각 도시한 도면이고,

도 8 내지 도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면으로서, 표시 영역 중 저농도 도핑 영역이 형성되어 있는 n-TFT 영역, 저농도 도핑 영역이 형성되어 있지 않는 n-TFT 영역 및 구동 회로 영역 중 저농도 도핑 영역이 형성되어 있지 않는 p-TFT 영역을 대표적으로 도시한 도면이고,

도 22a 및 도 22b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 설명하기 위한 도면으로서, 도 22a는 채널 영역의 폭이 큰 제1 박막 트랜지스터를 도시한 도면이고, 도 22b는 채널 영역의 폭이 작은 제2 박막 트랜지스터를 도시한 도면이다.

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로 서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터(Thin Film Transistor, TFT)를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.

이러한 박막 트랜지스터는 비정질 규소층(Amorphous Silicon, a-Si) 또는 다결정 규소(Polycrystalline Silicon, poly-Si)층을 반도체층으로 가지며, 게이트 전극과 반도체층의 상대적인 위치에 따라 탑 게이트(top gate) 방식과 바텀 게이트(bottom gate) 방식으로 나눌 수 있다. 다결정 규소 박막 트랜지스터 표시판의 경우, 게이트 전극이 반도체층의 상부에 위치하는 탑 게이트 방식이 주로 이용된다. 탑 게이트 방식에서는 다결정 규소층이 절연 기판 위에 형성되고, 다결정 규소층 위에 게이트 절연막이 형성되며, 게이트 절연막 위에 게이트 배선 및 유지 전극선이 형성된다.

다결정 규소를 이용한 박막 트랜지스터 표시판은 종래의 비정질 규소를 이용한 박막 트랜지스터 표시판에 비해 높은 전하 이동도(mobility)를 가지고 있어서 액정 패널 내부에 구동 회로가 내장된 액정 표시 장치의 구현이 가능하며, 높은 해상도의 고화질 제품의 개발이 가능하다.

이 중 비정질 규소층을 다결정 규소층으로 변환시키는 결정화 공정은 폴리 박막 트랜지스터 표시판 제조 공정 중 핵심 공정이라 할 수 있으며, TFT 특성에 영향을 주는 문턱 전압(Vth), 전하 이동도(mobility) 값을 결정하는 절대적인 요인이다. 현재 다결정 규소(poly-Si)로의 결정화를 위한 방식으로 레이저(laser)를 이용한 방식이 널리 이용되고 있으며 ELA(Eximer Laser Annealing) 결정화 방식과 SLS(Sequential Lateral Solidification) 결정화 방식이 사용되고 있다.

이 중 SLS 결정화 방식은 엑시머 레이저 소스(excimer laser source)를 사용하여 측면으로 그레인(grain)을 성장시키는 방식이다. SLS 결정화 방식은 ELA 결정화 방식에 비해 TFT 특성 향상 및 수율(through put) 향상과 같은 장점이 있지만, SLS 결정화 방식을 사용하여 비정질 규소층을 다결정 규소층으로 형성한 경우에는 스캔 방향(scan direction)에 따라 그레인들이 측면으로 성장하게 되어 TFT의 채널(channel)의 방향이 그레인의 성장 방향과 어떤 위치에 놓이게 되는가에 따라 TFT 특성 값이 크게 달라지게 된다.

이와 같이, 다결정 규소층을 가지는 액정 패널 위에 TFT 채널의 방향을 어떻게 배치하느냐 즉, TFT의 배열을 어떻게 하느냐에 따라 액정 표시 장치의 화상 특성이 영향을 받게 된다.

본 발명의 기술적 과제는 SLS 결정화 방식에 의한 다결정 규소층의 그레인의 성장 방향과 TFT 채널의 방향과의 관계에 따른 특성 저하를 방지하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.

본 발명에 따른 박막 트랜지스터 표시판은 화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판에서, 상기 표시 영역 및 구동 회로 영역에 형성되어 있는 박막 트랜지스터는 다결정 규소층의 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 0도 이상 내지 45도 이하의 경사각을 이루는 복수개의 제1 박막 트랜지스터, 채널 영역의 전하 이동 방향이 그레인 성장 방향과 45도 이상 내지 90도 이하의 경사각을 이루는 복수개의 제2 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있고, 상기 제2 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있지 않는 것이 바람직하다.

또한, 본 발명에 따른 박막 트랜지스터 표시판은 화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판에서, 상기 표시 영역 및 구동 회로 영역에 형성되어 있는 박막 트랜지스터 중 채널 영역의 폭이 큰 제1 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있고, 채널 영역의 폭이 작은 제2 박막 트랜 지스터에는 저농도 도핑 영역이 형성되어 있지 않는 것이 바람직하다.

또한, 상기 제1 및 제2 박막 트랜지스터는 절연 기판 위에 형성되어 있으며, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역사이에 위치하고 있는 채널 영역을 포함하는 다결정 규소층, 상기 다결정 규소층을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극, 상기 게이트 전극을 덮고 있는 제1 층간 절연막, 상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막과 상기 다결정 규소층을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 소스영역 및 드레인 영역과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하며, 상기 제1 박막 트랜지스터는 상기 소스 영역과 채널 영역 사이 및 상기 드레인 영역과 채널 영역 사이에 저농도 도핑 영역이 형성되어 있는 것이 바람직하다.

또한, 상기 다결정 규소층의 채널 영역의 전하 이동 방향은 상기 소스 영역에서 상기 드레인 영역으로 전하가 이동하는 방향인 것이 바람직하다.

또한, 상기 표시 영역에 형성되어 있는 박막 트랜지스터 위에는 제2 층간 절연막이 형성되어 있고, 상기 제2 층간 절연막 위에는 화소 전극이 형성되어 있으며, 상기 화소 전극은 상기 제2 층간 절연막을 관통하고 있는 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 것이 바람직하다.

또한, 상기 표시 영역 및 구동 회로 영역에 p형 박막 트랜지스터와 n형 박막 트랜지스터가 혼재되어 있는 CMOS 구조인 것이 바람직하다.

또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 화상을 표시하 는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판의 제조 방법에서, 상기 표시 영역 및 구동 회로 영역에 형성되는 박막 트랜지스터 중 다결정 규소층의 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 0도 이상 내지 45도 이하의 경사각을 이루는 복수개의 제1 박막 트랜지스터에는 저농도 도핑 영역을 형성하고, 채널 영역의 전하 이동 방향이 그레인 성장 방향과 45도 이상 내지 90도 이하의 경사각을 이루는 복수개의 제2 박막 트랜지스터에는 저농도 도핑 영역을 형성하지 않는 것이 바람직하다.

또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판의 제조 방법에서, 상기 표시 영역 및 구동 회로 영역에 형성되는 박막 트랜지스터 중 채널 영역의 폭이 큰 제1 박막 트랜지스터에는 저농도 도핑 영역을 형성하고, 채널 영역의 폭이 작은 제2 박막 트랜지스터에는 저농도 도핑 영역을 형성하지 않는 것이 바람직하다.

또한, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 제조하는 방법은 절연 기판 위에 다결정 규소층, 하층 게이트 절연막, 상층 게이트 절연막 및 게이트 도전층을 형성하는 단계, 상기 게이트 도전층 위에 제1 감광막을 형성하고, 상기 제1 감광막 중 상기 제1 박막 트랜지스터의 저농도 도핑 영역에 대응하는 제1 부분에 트렌치를 형성하는 단계, 상기 트렌치에 의해 노출된 상기 게이트 도전층 및 상층 게이트 절연막의 제1 부분을 식각하는 단계, 상기 제1 감광막을 제거하고, 상기 게 이트 도전층 위에 제2 감광막을 형성하고, 상기 제2 감광막을 노광 및 현상하여 상기 제1 박막 트랜지스터의 채널 영역 및 저농도 도핑 영역에 대응하는 제1 게이트 패턴과, 상기 제2 박막 트랜지스터의 채널 영역에 대응하는 제2 게이트 패턴을 형성하는 단계, 상기 제1 및 제2 게이트 패턴을 식각 방지막으로 하여 상기 게이트 도전층, 하층 및 상층 게이트 절연막의 제2 부분을 식각하여 게이트 전극을 형성하는 단계, 상기 제2 게이트 패턴을 제거하여 상기 제1 박막 트랜지스터의 하층 게이트 절연막의 제1 부분을 노출하는 단계, 다결정 규소층에 n+ 형 또는 p+ 형 불순물을 도핑하여 소스, 채널 및 드레인 영역을 형성하는 단계, 다결정 규소층에 n- 형 또는 p- 형 불순물을 도핑하여 상기 제1 박막 트랜지스터에 저농도 도핑 영역을 형성하는 단계를 포함하는 것이 바람직하다.

또한, 노출된 상기 하층 게이트 절연막의 제1 부분에 대응하는 다결정 규소층을 제외한 다결정 규소층에 n+ 형 또는 p+ 형 불순물을 도핑하여 소스, 채널 및 드레인 영역을 형성하고, 노출된 상기 하층 게이트 절연막의 제1 부분에 대응하는 다결정 규소층에 n- 형 또는 p- 형 불순물을 도핑하여 저농도 도핑 영역을 형성하는 것이 바람직하다.

또한, 상기 저농도 도핑 영역은 제1 박막 트랜지스터의 소스 영역 및 채널 영역 사이와 드레인 영역 및 채널 영역사이에 형성하는 것이 바람직하다.

또한, 상기 하층 게이트 절연막 및 상층 게이트 절연막은 각각 SiO₂ 및 SiNx인 것이 바람직하다.

또한, 상기 게이트 전극 위에 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 및 게이트 절연막을 식각하여 상기 소스 영역 및 상기 드레인 영역을 각각 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계, 상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계, 상기 데이터선 위에 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막 위에 상기 드레인 전극을 노출하는 제3 접촉구를 형성하는 단계, 상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명을 설명하기 위한 박막 트랜지스터 표시판의 개략적인 배치도이다.

도 1에 도시된 바와 같이, 박막 트랜지스터 표시판은 절연 기판(110) 위에 화소 전극과 이를 스위칭하기 위한 박막 트랜지스터 등이 형성되어 있는 표시 영역(A)과 표시 영역(A)을 구동하기 위해 표시 영역(A)의 주변에 형성되어 있는 구동 회로 영역(B)으로 이루어진다.

표시 영역(A) 및 구동 회로 영역(B)에는 화상 표시 및 신호 제어를 위하여 CMOS(Complementary Metal Oxide Silicon) 트랜지스터 등의 회로 소자가 형성되어 있다.

즉, 구동 회로 영역(B)에는 n-TFT 및 p-TFT가 함께 형성되어 있고, 화소 영역(A)에는 n-TFT 또는 p-TFT 중 어느 하나가 형성되어 있다. p-TFT보다 n-TFT의 전기적 특성이 좋기 때문에 화소 영역(A)에는 n-TFT를 일반적으로 형성하나 본 발명의 한 실시예에서는 화소 영역(A)에 n-TFT 및 p-TFT가 모두 형성되어 있는 것으로 설명한다.

도 2는 도 1의 표시 영역에 형성되어 있는 박막 트랜지스터 표시판의 배치도이고, 도 3은 도 2의 박막 트랜지스터 표시판을 III-III'선을 따라 잘라 도시한 단면도로서, C 영역은 저농도 도핑 영역(152)이 형성되어 있는 n-TFT 영역, D 영역은 저농도 도핑 영역(152)이 형성되어 있지 않는 n-TFT 영역, E 영역은 저농도 도핑 영역(152)이 형성되어 있는 p-TFT 영역 및 D 영역은 저농도 도핑 영역(152)이 형성되어 있지 않는 p-TFT 영역을 도시한 도면이다.

표시 영역에 형성하는 박막 트랜지스터는 필요에 따라 위의 4가지 종류 박막 트랜지스터 중 하나를 사용하거나 또는 둘 이상을 혼합하여 사용할 수 있다.

도 4는 도 1의 구동 회로 영역(B)에 형성되어 있는 박막 트랜지스터를 개략적으로 도시한 단면도로서, G 영역은 저농도 도핑 영역(152)이 형성되어 있는 n-TFT 영역, H 영역은 저농도 도핑 영역(152)이 형성되어 있지 않는 n-TFT 영역, I 영역은 저농도 도핑 영역(152)이 형성되어 있는 p-TFT 영역 및 J 영역은 저농도 도핑 영역(152)이 형성되어 있지 않는 p-TFT 영역을 도시한 도면이다.

도 2 내지 도 4에 도시된 바와 같이, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 표시 영역(C, D, E, F)에는 투명한 절연 기판(100) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있다. 차단층(111) 위에 소스 영역(153), 드레인 영역(155), 채널 영역(154)이 포함된 다결정 규소층(150)이 형성되어 있다.

이 때, 소스 영역(153)과 드레인 영역(155)에는 n형 도전형 불순물이 고농도로 도핑되고 채널 영역(154)에는 불순물이 도핑되지 않은 n-TFT 영역은 저농도 도핑 영역(Lightly Doped Drain, LDD)(152)이 형성되어 있는 C 영역과 저농도 도핑 영역(152)이 형성되어 있지 않는 D 영역으로 구분된다.

그리고, 소스 영역(153)과 드레인 영역(155)에는 p형 도전형 불순물이 고농도로 도핑되고 채널 영역(154)에는 불순물이 도핑되지 않은 p-TFT 영역은 저농도 도핑 영역(152)(Lightly Doped Drain, LDD)(152)이 형성되어 있는 E 영역과 저농도 도핑 영역(152)이 형성되어 있지 않는 F 영역으로 구분된다.

저농도 도핑 영역(152)은 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지한다.

이러한 다결정 규소층에 대해 이하에서 도 5 내지 도 7b를 참조하여 상세히 설명한다.

도 5에는 SLS(Sequential Lateral Solidification) 결정화 방식에 의해 결정화된 다결정 규소층(150)의 그레인 성장 방향이 도시되어 있다.

도 5에 도시된 바와 같이, SLS 결정화 방식을 이용하여 비정질 규소층을 다결정 규소층(150)으로 결정화할 경우, 측면으로 일정하게 성장한 그레인(5)이 형성된다.

그레인(5)의 성장 방향(k)과 평행인 방향을 a-a' 방향이라 하고, 그레인(5)의 성장 방향(k)과 수직인 방향을 b-b' 방향이라 정의한다.

이 때, TFT의 채널 영역(154)과 그레인(5)의 성장 방향(k)과의 관계에 따라 TFT의 특성 값이 달라지게 된다.

즉, 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 0도 이상 내지 45도 이하의 경사각을 이루는 경우가 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 45도 이상 내지 90도 이하의 경사각을 이루는 경우보다 전하 이동도가 높기 때문에 TFT 특성이 우수하게 된다. 여기서, 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향은 소스 영역(153)에서 드레인 영역(155)으로 전하가 이동하는 방향(a-a', b-b', 도 6 내지 도 7b 참조)이다.

특히, 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 평행한 경우가 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 수직인 경우보다 전하 이동도가 높기 때문에 TFT 특성이 우수하게 된다.

그러나, 듀얼(dual) TFT를 형성하거나 2 내지 3 이상의 TFT를 형성시키는 경우와 같이, 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향과 평행하거나 수직인 TFT를 박막 트랜지스터 표시판의 표시 영역(A) 및 구동 회로 영역(B)에 혼용하여 사용하게 되는 경우에는 상기와 같이 TFT 특성이 우수한 방향으로만 채널 영역(154)을 형성할 수는 없다.

도 6에는 듀얼(dual) TFT를 형성한 경우에, 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 평행한 TFT와 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 수직인 TFT가 모두 나타나는 것을 도시하였고, 도 7a 및 도 7b에는 2 종류의 TFT를 형성시키는 경우에, 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 평행한 TFT와, 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 수직인 TFT를 각각 도시하였다.

도 6 내지 도 7b에 도시된 바와 같이, a-a' 방향으로 채널 영역(154)이 형성된 TFT는 전하 이동도가 높고, b-b' 방향으로 채널 영역(154)이 형성된 TFT는 전하 이동도가 낮게 된다.

이와 같이, 전하 이동도의 차이가 크므로 랜덤(random)한 그레인을 형성하는 ELA(Eximer Laser Annealing) 결정화 방식보다 SLS 결정화 방식은 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 평행하거나 수직인 TFT를 혼용하여 사용하게 되는 경우에는 전체적인 액정 표시 장치의 I-V 특성 저하에 의해 화상 저하 현상이 발생하게 된다. SLS 결정화 방식을 이용한 TFT의 경우 일자형 채널(channel)만을 형성하지 않은 경우, 즉, ㄱ 자형 또는 T 자형 TFT를 형성하는 경우에는 ELA 결정화 방식을 이용한 TFT보다 표시 영역의 화상 특성은 저하되게 된다는 문제점이 있다.

이를 방지하기 위해 본 발명의 한 실시예에서는 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 0도 이상 내지 45도 이하의 경사각을 이루는 복수개의 제1 박막 트랜지스터에는 저농도 도핑 영역(152)이 형성되어 있고, 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 45도 이상 내지 90도 이하의 경사각을 이루는 복수개의 제2 박막 트랜지스터에는 저농도 도핑 영역(152)이 형성되어 있지 않도록 한다.

이를 이하에서 도 6 내지 도 7b를 참조하여 상세히 설명한다.

도 3, 도 4, 도 6 및 도 7a에 도시된 바와 같이, 박막 트랜지스터 표시판의 TFT 중 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 0도 이상 내지 45도 이하의 경사각을 이루는 복수개의 제1 박막 트랜지스터(C 영역, E 영역, G 영역 및 I 영역)에는 저농도 도핑 영역(152)을 형성함으로써 오프 전류(off current) 형성을 방지하고, 핫 캐리어(hot carrier)에 의한 채널 영역(154)의 손상을 방지한다.

그리고, 도 3, 도 4, 도 6 및 도 7b에 도시된 바와 같이, 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 45도 이상 내지 90도 이하의 경사각을 이루는 복수개의 제2 박막 트랜지스터(D 영역, F 영역, H 영역 및 J 영역)에는 저농도 도핑 영역(152)이 형성되어 있지 않음으로써 전하 이동도를 향상시킬 수 있다.

또한, 표시 영역(A)에 'ㄱ' 자형 또는 ' T' 자형 TFT를 형성할 경우, TFT 특성이 우수한 a-a' 방향과 평행한 채널 영역(154)을 가지는 TFT에는 저농도 도핑 영역(152)을 형성하여 오프 전류를 낮춘다. 그리고, TFT 특성이 나쁜 b-b' 방향과 평행한 채널 영역(154)을 가지는 TFT에는 저농도 도핑 영역(152)을 형성하지 않음으로써 SLS 결정화 방식에 의한 표시 영역의 TFT 효과를 극대화시킨다.

따라서, 그레인의 성장 방향(k)과 채널 영역(154)의 전하 이동 방향이 수평이거나 수직인 복수개의 TFT가 혼합되어 있는 액정 표시 장치의 전체적인 특성 저하 현상을 방지 할 수 있으며, 특히, 표시 영역에서의 오프 전류 문제를 해결할 수 있다.

다결정 규소층(150)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 이 때, 채널을 형성하는 다결정 규소층(150)과 게이트 절연막(140)사이의 계면의 결함(defect)을 최소화하기 위하여 산화 규소(SiO₂)를 하층 게이트 절연막(140a)으로 사용하고, 질화 규소(SiNx)를 상층 게이트 절연막(140b)으로 사용한다. 그리고, 저농도 도핑 영역(152)이 형성되어 있는 TFT 영역의 하층 게이트 절연막은 채널 영역(154) 및 저농도 도핑 영역(152)과 중첩되는 부분에 형성되어 있고, 상층 게이트 절연막은 채널 영역(154)과 중첩되는 부분에 형성되어 있다.

그리고, 저농도 도핑 영역(152)이 형성되어 있지 않은 TFT 영역의 상층 및 하층 게이트 절연막은 채널 영역(154)과 중첩되는 부분에 형성되어 있다.

그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 다결정 규소층(150)의 채널 영역(154)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124)으로 사용된다. 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.

또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(도시하지 않음)이 게이트선(121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다.

게이트선(121) 및 유지 전극선은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.

게이트선(121)을 및 유지 전극선이 형성되어 있는 기판(110) 위에는 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 SiO₂/SiN로 이루어진 이중층으로 형성한다. 즉, 제1 층간 절연막(601)의 하층은 산화 규소(SiO₂)층, 상층은 질화 규소(SiNx)층으로 이루어진다. SiO₂ 단일층보다는 SiO₂/SiN 이중층으로 형성하면 SiO₂ 단일층으로 형성할 때보다 박막 트랜지스터의 신뢰성이 향상된다.

소스 영역(153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구 (141, 142)가 제1 층간 절연막(601)을 관통하여 형성되어 있다.

제1 층간 절연막(601) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(141)를 통해 소스 영역(153)과 연결되어 있으며 소스 영역(153)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.

그리고, 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(142)를 통해 드레인 영역(155)과 연결되어 있는 드레인 전극(175)이 형성되어 있다.

데이터선(171) 및 드레인 전극(175)은 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위의 몰리브덴 계열의 금속으로 이루어진다. 또한, 데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막일 수도 있으며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.

데이터선(171) 및 드레인 전극(175)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다.

그리고, 표시 영역(A)에는 제2 층간 절연막(602)은 드레인 전극(175)을 드러내는 제3 접촉구(143)를 가진다. 그리고 제2 층간 절연막(602) 위에 ITO로 이루어진 화소 전극(190)이 형성되어 있다.

그러나, 구동 회로 영역(B)에는 이러한 제3 접촉구 및 화소 전극이 형성되지 않는다.

상기에 기술된 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법을 이하에서 도면을 참조하여 상세히 설명한다.

도 8 내지 도 21은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 도면으로서, 표시 영역(A) 중 저농도 도핑 영역(152)이 형성되어 있는 n-TFT 영역(C 영역), 저농도 도핑 영역(152)이 형성되어 있지 않는 n-TFT 영역(D 영역) 및 구동 회로 영역(B) 중 저농도 도핑 영역(152)이 형성되어 있지 않는 p-TFT 영역(J 영역)을 대표적으로 도시한 도면이다.

먼저 도 8에 도시된 바와 같이, 화소 영역(A) 및 구동 회로 영역(B)이 정의되어 있는 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명한 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO₂) 또는 질화 규소(SiNx)를 약1,000Å의 두께로 증착하여 형성한다. 이러한 차단층(111)의 형성에는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition ; PECVD)법을 사용한다. 여기서 LPCVD법은 그 증착 온도가 550℃이상이며, PECVD법은 SiF4/SiH4/H2 혼합 가스를 사용하여 400℃ 이하에서 증착을 진행한다.

다음으로, 도 9에 도시된 바와 같이, 차단층(111)의 상면에 비정질 규소층 (150)을 형성한다. 비정질 규소층(150)은 비정질 규소를 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 약 500Å의 두께로 증착하여 형성한다. 그리고, 비정질 규소층(150)을 SLS 결정화 방식으로 결정화한 후 사진 식각 방법으로 패터닝하여 다결정 규소층(150p, 150q, 150r)을 형성한다.

다음으로, 도 10에 도시된 바와 같이, 다결정 규소층(150p, 150q, 150r) 위에 게이트 절연막(140)을 형성한다. 이러한 게이트 절연막(140)은 하층 게이트 절연막(140a) 및 상층 게이트 절연막(140b)을 차례로 형성하여 이루어진다. 하층 게이트 절연막(140a) 및 상층 게이트 절연막(140b)은 PECVD 법이나 LPCVD 법으로 각각 SiO₂ 및 SiNx를 500 Å이하의 두께로 증착한다. 그리고, 게이트 절연막 (140)위에 게이트 도전층(120)을 형성한다. 이러한 게이트 도전층(120)은 게이트 절연막(140)의 상면에 알루미늄(Al) 또는 알루미늄 네오디뮴(AlNd)과 같은 알루미늄 함 유 금속층을 증착하여 형성한다.

다음으로, 도 11에 도시된 바와 같이, 게이트 도전층(120) 위에 제1 감광막을 형성하고, p-TFT 영역(J)의 제1 감광막(PR1p)을 노광, 현상 및 식각하여 게이트 전극(124p)을 형성한다. 이 때, n-TFT 영역 중 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 평행한 TFT 즉, a-a' 방향으로 채널 영역(154)이 형성된 TFT 영역(C)의 제1 감광막(PR1q)에는 저농도 도핑 영역(152)에 대응하는 부분에 트렌치(trench)(52)를 형성하고, 노광 및 현상하여 게이트 도전층(120)을 식각한다. 이러한 트렌치(52)는 1 ㎛ 정도의 폭으로 형성하는 것이 바람직하다.

다음으로, 도 12에 도시된 바와 같이, 상층 게이트 절연막(140b)인 질화 규소층(SiNx)식각한다.

그리고, p-TFT 영역(J)의 노출된 다결정 규소층(150p)에 고농도의 p형 불순물 즉, p+형 불순물이 산화 규소층(140a)을 통과할 수 있도록 고 에너지로 도핑하여 소스, 드레인 및 채널 영역(153p, 154p, 155p)을 형성한다. 채널 영역(154p)은 불순물이 도핑되지 않은 영역으로 게이트 전극(124p) 아래에 위치하며 소스 영역(153p)과 드레인 영역(155p)을 분리시킨다. 이 때, n-TFT 영역(C, D)은 제1 감광막(PR1q, PR1r)에 의해 덮여 보호되므로 p+형 불순물이 도핑되지 않는다.

다음으로, 도 13에 도시된 바와 같이, 제1 감광막(PR1p, PR1q, PR1r)을 제거하고, 게이트 전극(124p) 및 게이트 도전층(120) 위에 제2 감광막을 형성하고, 제2 감광막을 노광 및 현상하여 제1 박막 트랜지스터의 채널 영역(154q) 및 저농도 도 핑 영역(152)에 대응하는 제1 감광막 패턴(PR2q)과, 제2 박막 트랜지스터의 채널 영역(154r)에 대응하는 제2 감광막 패턴(PR2r)을 형성한다. 이 때, p-TFT 영역 위에 형성된 제2 감광막(PR2p)은 노광 및 현상이 되지 않으므로, p-TFT를 보호하는 역할을 한다. 이러한 제1 감광막 패턴(PR2q)은 저농도 도핑 영역(152)을 형성하기 위해 채널 영역(154q)보다 소정 길이 만큼 폭이 넓은 패턴으로 형성한다.

여기서, 제1 박막 트랜지스터(C 영역)는 박막 트랜지스터 표시판의 TFT 중 다결정 규소층(150)의 채널 영역(154)의 전하 이동 방향이 다결정 규소층(150)의 그레인 성장 방향(k)과 0도 이상 내지 45도 이하의 경사각을 이루는 TFT이며, 제2 박막 트랜지스터(D 영역)는 채널 영역(154)의 전하 이동 방향이 그레인 성장 방향(k)과 45도 이상 내지 90도 이하의 경사각을 이루는 TFT이다.

다음으로, 도 14에 도시된 바와 같이, n-TFT 영역의 제1 및 제2 감광막 패턴(PR2q, PR2r)을 식각 방지막으로 하여 게이트 도전층(120), 하층 및 상층 게이트 절연막(140b, 140a)을 차례로 식각하여 게이트 전극(124q, 124r)을 형성한다.

다음으로, 도 15에 도시된 바와 같이, n-TFT 영역의 제1 및 제2 감광막 패턴(PR2q, PR2r) 및 p-TFT 영역의 제2 감광막(PR2p)을 제거하고, 다시 p-TFT 영역 위에 제3 감광막(PR3p)을 형성함으로써, 제1 박막 트랜지스터의 저농도 도핑 영역(152)에 대응하는 하층 게이트 절연막(141a)을 노출하고, 다결정 규소층(150q, 150r)에 n+ 형 불순물을 도핑하여 소스, 채널 및 드레인 영역(153q, 153r, 154q, 154r, 155q, 155r)을 형성한다. 채널 영역(154q, 154r)은 불순물이 도핑되지 않은 영역으로 게이트 전극(124q, 124r) 아래에 위치하며 소스 영역(153q, 153r)과 드레인 영역(155q, 155r)을 분리시킨다.

하층 게이트 절연막(140a)이 제거된 부분에는 저에너지로 도핑이 가능하며, 하층 게이트 절연막이 제거되지 않은 부분(140a)에는 도핑이 되지 않는다.

이 때, p-TFT 영역 위에 형성된 제3 감광막(PR3p)은 p-TFT를 보호하는 역할을 한다.

다음으로, 도 16에 도시된 바와 같이, 노출된 하층 게이트 절연막(141a)을 관통하여 다결정 규소층(150q)에 저농도의 n형 불순물 즉, n- 형 불순물을 도핑함으로써 제1 박막 트랜지스터(C)에 저농도 도핑 영역(152)을 형성한다. 이 때, p-TFT 영역 위에 형성된 제3 감광막(PR3p)은 p-TFT를 보호하는 역할을 한다. 그리고, 하층 게이트 절연막(140a)을 통과하여 n- 도핑을 하기 위해서는 고에너지의 헤비 도핑(heavy doping)을 실시하는 것이 바람직하다.

이와 같이, 게이트 절연막(140)을 이중 막(SiO₂ 및 SiNx)으로 형성함으로써 저농도 도핑 영역(152)에 대한 도핑량(dose)의 조절이 용이하고, 건식 식각시 선택비 있는 식각 공정으로 n+ 또는 p+ 도핑 영역을 형성할 수 있다는 장점이 있다.

다음으로, 도 17에 도시된 바와 같이, p-TFT 영역 위에 형성된 제3 감광막(PR3p)을 제거함으로써 n형 및 p형 박막 트랜지스터의 다결정 규소층(150p, 150q, 150r)의 형성 공정은 완료된다. 이러한 n형 및 p형 박막 트랜지스터 영역의 형성 공정은 순서가 바뀌어도 무방하다.

이와 같이, a-a' 방향으로 채널 영역(154q)이 형성되어 있는 n-TFT(C 영역) 에는 저농도 도핑 영역(152)을 형성하고, b-b' 방향으로 채널 영역(154r)이 형성되어 있는 n-TFT(D 영역)에는 저농도 도핑 영역(152)을 형성하지 않는다.

따라서, SLS 결정화에 의해 나타나는 그레인의 성장 방향과 채널 영역의 방향이 수평이거나 수직인 TFT가 혼재되어 있으므로 해서 발생하는 TFT 특성 저하 현상을 방지 할 수 있으며, 표시 영역에서의 오프 전류 문제를 해결할 수 있다.

종래에는 저농도 도핑 영역(152)을 필요한 영역에만 형성시키는 경우에 별도의 도핑 마스크(doping mask) 공정이 필요하였으나, 본 발명에 따른 박막 트랜지스터 표시판의 제조방법은 저농도 도핑 영역(152)을 형성하기 위한 도핑 마스크(doping mask)(Cr, SiNx)를 사용하는 공정을 생략할 수 있으며, 게이트선을 과식각(over etching)함으로써 저농도 도핑 영역(152)을 형성하는 방법을 사용하지 않음으로써 게이트선의 선폭의 조절이 용이하다는 장점이 있다.

다음으로, 도 18에 도시된 바와 같이, 소스 영역(153p, 153q, 153r), 드레인 영역(155p, 155q, 155r) 및 채널 영역(154p, 154q, 154r)5이 형성된 절연 기판(110)의 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이러한 제1 층간 절연막(601)은 우선, 산화 규소(SiO₂)층을 형성한 후에 질화 규소(SiNx)층을 형성하여 이중층으로 이루어진다.

다음으로, 도 19에 도시된 바와 같이, 제1 층간 절연막(601)을 식각하여 제1 접촉구(141) 및 제2 접촉구(142)를 형성함으로써 각각 소스 영역(153) 및 드레인 영역(155)을 노출하도록 한다.

다음으로, 도 20에 도시된 바와 같이, 소스 전극(173p, 173q, 173r) 및 드레인 전극(175p, 175q, 175r)을 제1 층간 절연막(601) 위에 형성한다. 소스 전극 (173p, 173q, 173r)은 제1 접촉구(141)를 통해 소스 영역(153p, 153q, 153r)과 연결되고, 드레인 전극(175p, 175q, 175r)의 일단은 제2 접촉구(142)를 통해 드레인 영역(155p, 155q, 155r)과 연결된다. 그리고, 제1 층간 절연막(601) 위에 제2 층간 절연막(602)을 형성한다.

그리고, 도 21에 도시된 바와 같이, 표시 영역(C, D)에는 드레인 전극(175p, 175q, 175r)을 노출하는 제3 접촉구(143)를 제2 층간 절연막(602)에 형성한다. 그리고, 제2 층간 절연막(602) 위에 ITO를 증착하고 이를 패터닝하여 화소 전극(190)을 형성한다. 이 경우, 드레인 전극(175p, 175q, 175r)의 타단은 제3 접촉구(143)를 통해 화소 전극(190)과 연결된다.

본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 박막 트랜지스터 부분의 확대 배치도가 도 22a 및 도 22b에 도시되어 있다. 여기서, 앞서 도시된 도면에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다.

도 22a에는 채널 영역(154s)의 폭(w1)이 큰 제1 박막 트랜지스터가 도시되어 있고, 도 22b에는 채널 영역(154t)의 폭(w2)이 작은 제2 박막 트랜지스터가 도시되어 있다.

도 22a에 도시된 바와 같이, 제1 박막 트랜지스터는 게이트 전극(124s), 소스 전극(173s), 드레인 전극(175s) 및 다결정 규소층(150s)을 포함한다.

게이트 전극(124s)을 사이에 두고 소스 전극(173s) 및 드레인 전극(175s)이 대향하고 있으며, 소스 전극(173s) 및 드레인 전극(175s)과 게이트 전극(124s)의 일부에 중첩되어 다결정 규소층(150s)이 형성되어 있다. 다결정 규소층(150s)은 소스 전극(173s)과 연결되는 소스 영역(153s), 드레인 전극(175s)과 연결되는 드레인 영역(155s)을 포함하며, 소스 영역(153s) 및 드레인 영역(155s) 사이에는 채널 영역(154s)이 형성되어 있다.

채널 영역(154s)의 폭이 큰 경우에는 전하 이동도가 높으나, 핫 캐리어(hot carrier) 현상이 발생하기 쉬우므로, 저농도 도핑 영역(152)을 형성한다.

그리고, 도22b에 도시된 바와 같이, 제2 박막 트랜지스터는 게이트 전극(124t), 소스 전극(173t), 드레인 전극(175t) 및 다결정 규소층(150t)을 포함한다.

게이트 전극(124t)을 사이에 두고 소스 전극(173t) 및 드레인 전극(175t)이 대향하고 있으며, 소스 전극(173t) 및 드레인 전극(175t)과 게이트 전극(124t)의 일부에 중첩되어 다결정 규소층(150t)이 형성되어 있다. 다결정 규소층(150t)은 소스 전극(173t)과 연결되는 소스 영역(153t), 드레인 전극(175t)과 연결되는 드레인 영역(155t)을 포함하며, 소스 영역(153t) 및 드레인 영역(155t) 사이에는 채널 영역(154t)이 형성되어 있다.

채널 영역(154t)의 폭이 작은 경우에는 전하 이동도가 낮으므로 저농도 도핑 영역(152)을 형성하지 않는 것이 바람직하다.

이와 같이, 채널 영역(154t)의 폭(w2)이 작은 TFT에는 저농도 도핑 영역(152)을 형성하지 않고, 채널 영역(154s)의 폭(w1)이 큰 TFT에는 저농도 도핑 영역(152)을 형성함으로써, 채널 영역의 폭이 크거나 작은 TFT가 혼재되어 있는 액정 표시 장치에서 TFT 특성의 저하를 방지할 수 있다.

한편, 표시 영역(A)에 형성되어 있는 제1 박막 트랜지스터에는 저농도 도핑 영역(152)이 형성되어 있고, 구동 회로 영역에 형성되어 있는 제2 박막 트랜지스터에는 저농도 도핑 영역(152)이 형성되어 있지 않는 박막 트랜지스터 표시판의 제조를 별도의 광 마스크 공정(photo mask process)을 적용하지 않고, 상기와 같은 방법으로 적용가능하다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에 따른 박막 트랜지스터 표시판 및 그 제조 방법은 a-a' 방향으로 채널이 형성되어 있는 n-TFT에는 저농도 도핑 영역을 형성하고, b-b' 방향으로 채널이 형성되어 있는 n-TFT에는 저농도 도핑 영역을 형성하지 않음으로써 SLS 결정화에 의해 나타나는 그레인의 성장 방향과 채널의 방향이 수평이거나 수직인 TFT가 혼재되어 있는 CMOS 구조의 액정 표시 장치에서 발생하는 TFT 특성 저하 현상을 방지 할 수 있으며, 표시 영역에서의 오프 전류 문제를 해결할 수 있다.

또한, 채널 영역의 크기가 작은 TFT에는 저농도 도핑 영역을 형성하지 않고, 채널 영역의 크기가 큰 TFT에는 저농도 도핑 영역을 형성함으로써, 채널 영역의 크기가 크거나 작은 TFT가 혼재되어 있는 액정 표시 장치에서 TFT 특성의 저하를 방지할 수 있다.

또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 저농도 도핑 영역이 형성되는 영역과 저농도 도핑 영역이 형성되지 않는 영역을 모두 형성하는 경우에 별도의 광 마스크 공정(photo mask process)을 적용하지 않는다는 장점이 있다.

Claims

화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판에서,

상기 박막 트랜지스터 표시판은 상기 표시 영역 및 구동 회로 영역에 형성되어 있는 박막 트랜지스터를 포함하고,

상기 박막 트랜지스터는 다결정 규소층의 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 0도 이상 내지 45도 이하의 경사각을 이루는 복수 개의 제1 박막 트랜지스터와 채널 영역의 전하 이동 방향이 그레인 성장 방향과 45도 이상 내지 90도 이하의 경사각을 이루는 복수 개의 제2 박막 트랜지스터를 포함하며,

상기 제1 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있고, 상기 제2 박막 트랜지스터에는 저농도 도핑 영역이 형성되지 않는 박막 트랜지스터 표시판.
화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판에서,

상기 박막 트랜지스터 표시판은 상기 표시 영역 및 구동 회로 영역에 형성되어 있으며 채널 영역의 폭이 서로 다른 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,

상기 제1 박막 트랜지스터의 채널 영역의 폭은 상기 제2 박막 트랜지스터의 채널 영역의 폭보다 더 크고,

상기 제1 박막 트랜지스터에는 저농도 도핑 영역이 형성되어 있고, 상기 제2 박막 트랜지스터에는 저농도 도핑 영역이 형성되지 않는 박막 트랜지스터 표시판.
제1항 또는 제2항에서,

상기 제1 및 제2 박막 트랜지스터는 절연 기판 위에 형성되어 있으며, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역사이에 위치하고 있는 채널 영역을 포함하는 다결정 규소층,

상기 다결정 규소층을 덮고 있는 게이트 절연막,

상기 게이트 절연막 위에 형성되어 있는 게이트 전극,

상기 게이트 전극을 덮고 있는 제1 층간 절연막,

상기 제1 층간 절연막 위에 형성되어 있으며, 상기 제1 층간 절연막과 상기 게이트 절연막을 관통하고 있는 제1 접촉구 및 제2 접촉구를 통하여 상기 소스영역 및 드레인 영역과 각각 연결되어 있는 소스 전극 및 드레인 전극을 포함하며,

상기 제1 박막 트랜지스터는 상기 소스 영역과 채널 영역 사이 및 상기 드레인 영역과 채널 영역 사이에 저농도 도핑 영역이 형성되어 있는 박막 트랜지스터 표시판.
제3항에서,

상기 다결정 규소층의 채널 영역의 전하 이동 방향은 상기 소스 영역에서 상기 드레인 영역으로 전하가 이동하는 방향인 박막 트랜지스터 표시판.
제4항에서,

상기 표시 영역에 형성되어 있는 박막 트랜지스터 위에는 제2 층간 절연막이 형성되어 있고,

상기 제2 층간 절연막 위에는 화소 전극이 형성되어 있으며, 상기 화소 전극은 상기 제2 층간 절연막을 관통하고 있는 제3 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 표시판.
제4항에서,

상기 표시 영역 및 구동 회로 영역에 p형 박막 트랜지스터와 n형 박막 트랜지스터가 혼재되어 있는 CMOS 구조인 박막 트랜지스터 표시판.
화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판의 제조 방법에서,

상기 박막 트랜지스터 표시판은

상기 표시 영역 및 구동 회로 영역에 형성되어 있으며 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 박막 트랜지스터를 포함하고,

상기 제1 박막 트랜지스터는 다결정 규소층의 채널 영역의 전하 이동 방향이 다결정 규소층의 그레인 성장 방향과 0도 이상 내지 45도 이하의 경사각을 이루며, 저농도 도핑 영역을 포함하도록 형성하고,

상기 제2 박막 트랜지스터는 다결정 규소층의 채널 영역의 전하 이동 방향이 그레인 성장 방향과 45도 이상 내지 90도 이하의 경사각을 이루며, 저농도 도핑 영역을 형성하지 않는 박막 트랜지스터 표시판의 제조 방법.
화상을 표시하는 표시 영역, 상기 표시 영역을 구동하기 위해 상기 표시 영역의 주변에 형성되어 있는 구동 회로 영역을 포함하는 박막 트랜지스터 표시판의 제조 방법에서,

상기 박막 트랜지스터 표시판은

상기 표시 영역 및 구동 회로 영역에 형성되어 있으며 채널 영역의 폭이 서로 다른 제1 박막 트랜지스터와 제2 박막 트랜지스터를 포함하고,

상기 제1 박막 트랜지스터의 채널 영역의 폭은 상기 제2 박막 트랜지스터의 채널 영역의 폭 보다 더 크고,

상기 제1 박막 트랜지스터의 다결정 규소층에는 저농도 도핑 영역을 형성하고, 상기 제2 박막 트랜지스터의 다결정 규소층에는 저농도 도핑 영역을 형성하지 않는 박막 트랜지스터 표시판의 제조 방법.
제7항 또는 제8항에서,

상기 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 제조하는 방법은

절연 기판 위에 다결정 규소층, 하층 게이트 절연막, 상층 게이트 절연막 및 게이트 도전층을 형성하는 단계,

상기 게이트 도전층 위에 제1 감광막을 형성하고, 상기 제1 감광막 중 상기 제1 박막 트랜지스터의 저농도 도핑 영역에 대응하는 제1 부분에 트렌치를 형성하는 단계,

상기 트렌치에 의해 노출된 상기 게이트 도전층 및 상층 게이트 절연막의 제1 부분을 식각하는 단계,

상기 제1 감광막을 제거하고, 상기 게이트 도전층 위에 제2 감광막을 형성하고, 상기 제2 감광막을 노광 및 현상하여 상기 제1 박막 트랜지스터의 채널 영역 및 저농도 도핑 영역에 대응하는 제1 감광막 패턴과, 상기 제2 박막 트랜지스터의 채널 영역에 대응하는 제2 감광막 패턴을 형성하는 단계,

상기 제1 및 제2 감광막 패턴을 식각 방지막으로 하여 상기 게이트 도전층, 하층 및 상층 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계,

상기 다결정 규소층에 n+ 형 또는 p+ 형 불순물을 도핑하여 상기 제1 및 제2 박막 트랜지스터의 소스, 채널 및 드레인 영역을 형성하는 단계,

상기 제1 감광막 패턴을 제거하여 상기 제1 박막 트랜지스터의 하층 게이트 절연막의 제1 부분을 노출하는 단계,

상기 다결정 규소층에 n- 형 또는 p- 형 불순물을 도핑하여 상기 제1 박막 트랜지스터에 저농도 도핑 영역을 형성하는 단계

를 포함하는 박막 트랜지스터 표시판의 제조 방법.
삭제
제9항에서,

상기 저농도 도핑 영역은 제1 박막 트랜지스터의 소스 영역 및 채널 영역 사이와 드레인 영역 및 채널 영역 사이에 형성하는 박막 트랜지스터 표시판의 제조 방법.
제9항에서,

상기 하층 게이트 절연막 및 상층 게이트 절연막은 각각 SiO₂ 및 SiNx인 박막 트랜지스터 표시판의 제조 방법.
제9항에서,

상기 게이트 전극 위에 제1 층간 절연막을 형성하는 단계,

상기 제1 층간 절연막 및 게이트 절연막을 식각하여 상기 소스 영역 및 상기 드레인 영역을 각각 노출하는 제1 접촉구 및 제2 접촉구를 형성하는 단계,

상기 제1 층간 절연막 위에 상기 제1 접촉구를 통하여 상기 소스 영역과 연결되는 소스 전극과 상기 제2 접촉구를 통하여 상기 드레인 영역과 연결되는 드레인 전극을 포함하는 데이터선을 형성하는 단계,

상기 데이터선 위에 제2 층간 절연막을 형성하는 단계,

상기 제2 층간 절연막 위에 상기 드레인 전극을 노출하는 제3 접촉구를 형성 하는 단계,

상기 제2 층간 절연막 위에 상기 제3 접촉구를 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조방법.