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KR101022580B1 - 대용량 반도체 메모리 장치 및 그 제조 방법 - Google Patents

대용량 반도체 메모리 장치 및 그 제조 방법 Download PDF

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KR101022580B1
KR101022580B1 KR1020090014096A KR20090014096A KR101022580B1 KR 101022580 B1 KR101022580 B1 KR 101022580B1 KR 1020090014096 A KR1020090014096 A KR 1020090014096A KR 20090014096 A KR20090014096 A KR 20090014096A KR 101022580 B1 KR101022580 B1 KR 101022580B1
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Abstract

3차원 구조의 대용량 반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는 반도체 기판 상에 형성된 복수의 로직 소자들, 로직 소자들을 덮는 제 1 층간 절연막, 제 1 층간 절연막 상에 형성된 접합층, 접합층 상에 적층되며, 로직 소자들과 연결된 복수의 메모리 소자들, 메모리 소자들을 덮는 제 2 층간 절연막 및 제 2 층간 절연막 상에 형성되어, 로직 소자들과 전기적으로 연결된 입출력 금속 패드를 포함한다.
3차원 구조, 접합, SSD

Description

대용량 반도체 메모리 장치 및 그 제조 방법{Mass storage semiconductor memory device and method for fabricating the same}
본 발명은 반도체 대용량 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고용량 및 고집적화시킬 수 있는 3차원 구조의 대용량 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 자기 디스크들이 전통적으로 사용되었다. 그러나, 반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 EEPROM 기반(예컨대, NAND-타입 EEPROM 또는 NOR-타입 EEPROM)의 불휘발성 메모리를 데이터 저장 장치로서 사용하는 솔리드 스테이트 디스크(Solid State Disk; SSD)가 점차 사용되고 있다.
SSD는 하드 디스크 드라이브(Hard Disk Drive; HDD)에서 필수적으로 사용되는 모터와 같은 기계적인 구동 장치를 포함하고 있지 않으므로, 동작시 상기 SSD에서는 열과 소음이 거의 발생하지 않는다. 또한, SSD는 빠른 엑세스 레이트(fast access rate), 고집적도, 및 외부 충격에 대한 안정성 때문에 데이터 저장 장치로서 선호되고 있다. 또한, SSD의 데이터 전송 속도는 HDD의 데이터 전송 속도 보다 상당히 빠르다.
이에 따라 본 발명이 해결하고자 하는 과제는 고용량 및 고집적화시킬 수 있는 3차원 구조의 대용량 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 고용량 및 고집적화시킬 수 있는 3차원 구조의 대용량 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 대용량 반도체 메모리 장치는 반도체 기판 상에 형성된 복수의 로직 소자들, 로직 소자들을 덮는 제 1 층간 절연막, 제 1 층간 절연막 상에 형성된 접합층, 접합층 상에 적층되며, 로직 소자들과 연결된 복수의 메모리 소자들, 메모리 소자들을 덮는 제 2 층간 절연막 및 제 2 층간 절연막 상에 형성되어, 로직 소자들과 전기적으로 연결된 입출력 금속 패드를 포함하며, 로직 소자들은, 입출력 금속 패드를 통한 데이터의 입출력을 제어하는 입출력 제어 회로, 메모리 소자들 각각에 대응되며, 메모리 소자들을 제어하는 복수의 메모리 소자 제어 회로들 및 입출력 제어 회로 및 메모리 소자 제어 회로들을 제어하는 중앙 제어 회로를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법은, 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에, 로직 소자들을 형성하고, 로직 소자들을 덮는 제 1 층간 절연막을 형성하고, 제 1 층간 절연막 상에 접합층을 형성하고, 접합층 상에 로직 소자들과 연결되는 복수의 메모리 소자들을 적층하고, 메모리 소자들을 덮는 제 2 층간 절연막을 형성하고, 제 2 층간 절연막들 상에, 로직 소자들과 전기적으로 연결된 입출력 금속 패드를 형성하는 것을 포함하며, 로직 소자들을 형성하는 것은, 입출력 금속 패드를 통한 데이터의 입출력을 제어하는 입출력 제어 회로, 메모리 소자들 각각에 대응되며, 메모리 소자들을 제어하는 복수의 메모리 소자 제어 회로들 및 입출력 제어 회로 및 메모리 소자 제어 회로들을 제어하는 중앙 제어 회로를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 대용량 반도체 메모리 장치 및 그 제조 방법에 따르면, 하나의 반도체 칩 내에, 메인 메모리, 버퍼 메모리 및 제어 회로들이 3차원 구조로 배치됨으로써, 반도체 메모리 장치의 집적도 및 저장 용량을 보다 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명 은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 제 1 실시예에 따른 대용량 반도체 메모리 장치에 대해 상세히 설명한다. 도 1은 본 발명의 제 1 실시예에 따른 대용량 반도체 메모리 장치의 단면도이다. 도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 대용량 반도체 메모리 장치에 구비되는 반도체 소자의 단면도들이다.
본 발명의 제 1 실시예에 따른 대용량 반도체 메모리 장치는, DRAM(Dynamic Random Access Memory), FRAM(Ferroelectrics Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), 플래(flash) 메모리 등 메모리를 기반으로 한 데이터 저장장치인 솔리드 스테이트 드라이브(SSD: Solid State Drive)이다.
도 1을 참조하면, 반도체 기판(100) 상에 로직 소자들(10)이 배치되며, 로직 소자들(10) 상부에 메모리 소자들(20, 30, 40)이 배치된다. 로직 소자들(10) 상부에 배치된 메모리 소자들(20, 30, 40)은 버퍼 메모리 소자(20) 및 메인 메모리 소자들(30, 40)을 포함한다. 이와 같이, 반도체 기판(100) 상에 형성된 로직 소자(10) 및 메모리 소자(20, 30, 40)들은 하나의 칩(one chip)을 구성한다.
보다 상세히 설명하면, 반도체 기판(100) 상의 로직 소자들(10)은, NMOS 및 PMOS 트랜지스터들(110), 배선(122), 저항(미도시) 및 다이오드(미도시) 등으로 구성될 수 있다. 로직 소자들(10)은 데이터의 입출력, 데이터의 읽기, 쓰기 및 삭제 동작을 제어한다. 구체적으로, 로직 소자들(10)은, 입출력 제어 회로(10a), 중앙 제어 회로(10b), 버퍼 메모리 제어 회로(10b) 및 메인 메모리 제어 회로(10d)를 포함한다.
입출력 제어 회로(10a)는 외부로부터 데이터의 입출력을 제어하며, 중앙 제어 회로(10b)는 로직 소자(10) 및 메모리 소자들(20, 30, 40)들 간의 동작을 제어하고, 전체 저장 장치의 동작을 제어한다. 그리고, 버퍼 메모리 제어 회로(10b) 및 메인 메모리 제어 회로(10d)는 각각 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)를 제어한다.
이와 같은 로직 소자(10)들은 다층의 제 1 층간 절연막들(120, 130, 140)에 걸쳐 형성될 수 있다. 로직 소자(10)들을 덮는 최상층의 제 1 층간 절연막(140) 상에는 접합층(150)이 위치한다.
접합층(150)은 층간 절연막(140) 상에 반도체 메모리 소자들을 형성하기 위한 반도체 기판(도 2a 및 도 2b 참조)을 접합시키기 위한 것이다. 접합층(150)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다.
여기서, 접합층(150)을 금속 물질로 형성하는 경우, 배선으로서 동작할 수도 있다. 접합층(150)은 로직 소자(10)와 버퍼 메모리 소자(20)를 연결하는 콘택(222)들이 형성된 소정 영역들에서 국소적으로 제거될 수 있다.
접합층(150) 상에는 버퍼 메모리 소자(20a)가 배치될 수 있다. 버퍼 메모리 소자(20a)는 메인 메모리 소자(20b)에 데이터를 효율적으로 기입 및 독출하기 위해 메인 메모리 소자(20b)들과 별도의 층에 구비된다. 버퍼 메모리 소자(20a)는 하부에 위치하는 중앙 제어 회로(10b) 및 버퍼 메모리 제어 회로(10c)와 연결되어, 그 동작이 제어될 수 있다. 버퍼 메모리 소자(20)는 다층의 제 2 층간 절연막들(220, 230, 240)들에 의해 덮여 있으며, 최상층의 제 2 층간 절연막(240) 상에는 접합층(250)이 형성된다.
버퍼 메모리 소자(20) 상에는 접합층(250)을 통해 메인 메모리 소자(20a)가 적층된다. 메인 메모리 소자(20b)는 콘택(222, 322, 422)을 통해 하부의 중앙 제어 회로(10b) 및 메인 메모리 제어 회로(10d)와 연결되어, 그 동작이 제어될 수 있다. 또한, 메인 메모리 소자(20b)는 차례로 적층된 제 1 및 제 2 메인 메모리 소자들(30, 40)을 포함할 수 있다.
제 1 메인 메모리 소자(30)는 제 3 층간 절연막들(320, 330, 340)에 의해 덮여 있으며, 제 3 층간 절연막(340) 상의 접합층(350)을 통해 제 2 메인 메모리 소자(40)가 적층된다.
본 발명의 일 실시예에서는 메인 메모리 소자들(30, 40)이 2층에 걸쳐 적층된 것으로 설명하였으나, 메인 메모리 소자들(30, 40)은 2층 이상에 걸쳐 적층될 수 있다. 즉, 메인 메모리 소자들(30, 40)을 복수의 층에 걸쳐 적층함으로써, 대용량 반도체 메모리 장치의 면적을 증가시키지 않으면서, 메모리 용량을 증가시킬 수 있다.
이와 같이, 반도체 기판(100) 상에 적층된 로직 소자(10), 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)들의 최상층에는 입출력 금속 패드(500)이 배치될 수 있다. 즉, 입출력 금속 패드(500)을 통해 데이터가 출력 및 입력될 수 있다. 그리고, 입출력 금속 패드(500)은 제 1 내지 제 4 층간 절연막들(120~140, 220~240, 320~340, 420~430)을 관통하는 콘택들(222, 322, 422)을 통해, 입출력 제어 회로(10a)와 연결된다.
한편, 로직 소자(10) 상에 배치되는 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)들은 서로 다른 층에 배치되며, 배치되는 순서는 본 발명의 실시예들에 제한되지 않는다.
또한, 로직 소자(10) 상에 적층된 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)들은, DRAM(Dynamic Random Access Memory), FRAM(Ferroelectrics Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 및/또는 플래시(flash) 메모리 등으로 구성될 수 있다. 즉, 버퍼 및 메인 메모리 소자들(20a, 20b)은 스위칭 소자(도 2a 및 도 2b 참조) 및 데이터 저장 소자(미도시)들로 이루어질 수 있다. 또한, 버퍼 및 메인 메모리 소자들(20a, 20b)들은 전하 저장층 및 제어 게이트들로 이루어질 수 있다.
본 발명의 제 1 실시예에 구비된 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)들의 구조에 대해 도 2a 및 도 2b를 참조하여 보다 상세히 설명한다.
도 2a를 참조하면, 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)들은, 수직 채널을 갖는 트랜지스터(210) 및 데이터 저장 소자(224)을 포함할 수 있다.
보다 상세히 설명하면, 접합층(150) 상에 서로 다른 도전형의 불순물층(202, 204, 206)이 번갈아 적층된 구조의 반도체 패턴(SP)들이 복수 개 배치된다. 반도체 패턴(SP)들은 제 1 도전형 반도체 패턴들(202, 206)과 제 2 도전형 반도체 패턴(204)이 서로 번갈아 적층된다. 그리고, 제 1 도전형 반도체 패턴(202, 206)이 최하층 및 최상층에 배치된다. 본 발명의 제 1 실시예에서, 수직 채널 트랜지스터(210, 310, 410)이 NMOS 트랜지스터인 경우, 제 1 도전형은 n형이고, 제 2 도전형은 p형이다. 그리고, 수직 채널 트랜지스터(210, 310, 410)이 PMOS 트랜지스터인 경우, 제 1 도전형이 p형이고, 제 2 도전형이 n형이다. 그리고, 최하층 및 최상층에 위치하는 제 1 도전형 반도체층 패턴들(202, 206)은 트랜지스터들의 소오스/드레인 영역에 해당하며, 제 1 도전형 반도체층 패턴들(202, 206) 사이의 제 2 도전형 반도체층 패턴(204)은 채널 영역에 해당한다.
또한, 각각의 반도체 패턴(SP)은 기둥 형태를 가질 수 있으며, 반도체 패턴(SP)의 측벽 중심부에는 스페이서 형태의 게이트 전극(208)이 형성된다. 그리고, 반도체 패턴(SP)과 게이트 전극(208) 사이에는 게이트 절연막(미도시)이 개재된다.
반도체 패턴(SP)의 둘레에 형성된 게이트 전극(208)은 인접한 반도체 패턴들(SP)의 둘레에 형성된 게이트 전극(208)들과 서로 접촉될 수 있다. 즉, 반도체 패턴(SP)들은 측벽에 형성된 게이트 전극(208)이 서로 맞닿을 수 있도록 소정 간격 이격되어 배치된다. 이에 따라, 복수 개의 기둥형 반도체 패턴(SP)들의 둘레에 형성된 게이트 전극(208)들에 의해 하나의 게이트 전극 라인이 이루어질 수 있다.
또한, 기둥형 반도체 패턴들(SP)의 상면에는 각각 콘택 플러그 및 배선(224)들이 연결된다. 배선(224)은 데이터 저장 소자의 데이터 저장 전극일 수 있다.
도 2b를 참조하면, 버퍼 메모리 소자(20a) 및 메인 메모리 소자(20b)들은, 수평 채널을 갖는 트랜지스터(210, 310, 410) 및 데이터 저장 소자(224)을 포함할 수 있다.
보다 상세히 설명하면, 접합층(150) 상에는 접합된 단결정 반도체 기판(200)이 위치한다. 접합 반도체 기판(200)은 소자 분리막 영역(203)들에 의해 활성 영역이 정의되어 있으며, 활성 영역 상에 수평 채널을 갖는 트랜지스터들이 형성된다. 여기서, 소자 분리막(203)들은 접합 반도체 기판(200)을 관통하여 형성될 수 있다. 그리고, 트랜지스터들은 접합 반도체 기판(200) 상에 형성된 게이트 패턴(208)들과, 게이트 패턴(208)들 양측의 접합 반도체 기판(200) 내에 형성된 소오스/드레인 영역(202)을 포함한다. 이 때, 소오스/드레인 영역(202)은 접합 반도체 기판(200) 내에 소정 깊이에 불순물이 주입되어 형성되거나, 접합 반도체 기판(200)의 바닥까지 불순물이 주입되어 형성될 수 있다. 또한, 접합 반도체 기판(200) 상에서, 서로 인접한 트랜지스터들(210, 310, 410) 은 게이트 패턴(210)들 사이에 소오스/드레인 영역(202)을 공유할 수 있다.
또한, 소오스/드레인 영역에는 콘택 플러그 및 배선(224)들이 연결될 수 있으며, 배선(224)은 데이터 저장 소자의 데이터 저장 전극일 수 있다. 구체적으로, 버퍼 또는 메인 메모리 소자(20a, 20b)들이 DRAM 소자인 경우, 트랜지스터들(210, 310, 410)에 데이터 저장 소자로서 캐패시터(미도시)가 연결된다. 또한, 버퍼 또는 메인 메모리 소자(20a, 20b)들이 PRAM 소자인 경우, 트랜지스터들(210, 310, 410)에 데이터 저장 소자로서 상변화 물질막이 연결된다. 또한, 버퍼 또는 메인 메모리 소자(20a, 20b)들이 FRAM 소자인 경우, 데이터 저장 소자로서 강유전체 물질막이 연결된다.
도 1 및 도 3 내지 도 7을 참조하여 본 발명의 제 1 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 3을 참조하면, 제 1 반도체 기판(100) 상에 입출력 제어 회로(10a), 중앙 제어 회로(10b), 버퍼 메모리 제어 회로(10b) 및 메인 메모리 제어 회로(10d)를 포함하는 로직 소자들(10)을 형성한다. 즉, 제 1 반도체 기판(100) 상에, NMOS 및/또는 PMOS 트랜지스터들(110)을 저항(미도시), 다이오드(미도시) 및 배선들(122)을 형성하여 로직 소자들을 형성한다.
보다 상세히 설명하면, 제 1 반도체 기판(100) 내에 소자 분리막(미도시)들을 형성하여, 활성 영역을 정의한다. 여기서, 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들, 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다.
제 1 반도체 기판(100) 상에, 게이트 전극들을 형성하고, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소오스/드레인 영역들을 형성한다. 이에 따라 제 1 반도체 기판(100) 상에 트랜지스터(110)들이 형성될 수 있다.
트랜지스터(110)들 상에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막들(120~140)을 형성한다. 여기서, 제 1 층간 절연막들(120~140) 내에는 콘택 및 배선들(122)과, 저항(미도시) 및 다이오드(미도시)들이 매립될 수 있다.
이 때, 제 1 층간 절연막(120~140) 내에 매립되는 콘택 및 배선들(122)은 저저항, 낮은 스트레스, 우수한 단차 도포성 및 우수한 열 팽창 계수를 갖는 내화 금속(refractory metal) 물질로 형성될 수 있다. 이에 따라, 후속에서 진행되는 메모리 소자들을 형성시, 고온 공정의 영향을 적게 받는다. 이에 따라 로직 소자들(10)의 전기적 특성 및 신뢰성이 유지될 수 있다. 이러한 내화 금속 물질로는 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막, 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등일 수 있다.
이어서, 최상층에 위치하는 제 1 층간 절연막(140) 상에, 메모리 소자들을 형성하기 위한 반도체 기판을 접합시킬 수 있도록 접합층(150)을 형성한다. 구체적으로, 접합층(150)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다.
여기서, 접합층(150)을 금속 물질로 형성하는 경우, 금속 물질은 제 1 층간 절연막들(120~140)에 매립된 콘택 및 배선들(122)을 이루는 도전 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. 그리고, 접합층(150)은 반도체 기판과의 접합시에 표면의 미세 불균일로 인하여 형성될 수 있는 보이드(void)를 방지하기 위해, 평탄화 공정시 낮은 온도에서 리플로우될 수 있는 물질로 형성한다. 즉, 접합 층(150)은 상부에 반도체 기판을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다.
도 4를 참조하면, 접합층(150) 상에 제 2 반도체 기판(209)을 준비한다. 보다 상세히 설명하면, 제 2 반도체 기판(209)은 단결정 반도체 기판으로서, 표면으로부터 소정 깊이까지 하나의 불순물층(200)을 포함하거나, 다수의 불순물층들(200)을 포함할 수 있다. 여기서, 다수의 불순물층들(200)은 단결정 반도체 기판(209) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판을 형성하기 위한 에피택시얼 성장 과정 중에 불순물을 첨가하여 형성할 수 있다.
이 때, 제 2 반도체 기판(209)에 포함된 하나의 불순물층(200)은 n형 또는 p형 불순물이 도핑된 단결정 반도체 불순물층(201)일 수 있다. 그리고, 제 2 반도체 기판(209)에 포함된 복수의 불순물층들(200)은 n형 불순물층과 p형 불순물층이 교대로 위치할 수 있도록 불순물을 번갈아 이온주입하여 형성될 수 있다.
또한, 불순물층들(200)을 포함하는 제 2 반도체 기판(200) 내에는, 불순물층(200)과 단결정 반도체 기판(209) 계면에 분리층(201)을 포함한다. 분리층(201)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이로 (예를 들면, Si-Ge) 생긴 변형층(Strained Layer)을 말한다. 또한, 분리층(201)은 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입하여(exfoliating implant) 형성할 수도 있다. 이러한 분리 층(201)은 제 2 반도체 기판(200)을 접합층(150) 상에 접합시킨 후, 단결정 반도체 기판 영역을 제거할 때, 불순물층들(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(201)은 불순물층들(200)만 남기고, 단결정 반도체 기판을 정확하고, 쉽게 분리시킬 수 있는 역할을 한다.
이후, 불순물층(200)의 표면이 접합층(150)과 마주보도록 하여, 제 2 반도체 기판(200)을 접합층(150) 상에 접합시킨다. 제 2 반도체 기판(200)을 접합층(150) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다.
이와 같이, 접합층(150) 상에 불순물층들(200)을 포함하는 제 2 반도체 기판(209)을 접착시킬 때, 제 2 반도체 기판(209) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 제 2 반도체 기판(209)을 접합층(150) 상에 정확히 정렬시키는 것이 요구되지 않는다.
제 2 반도체 기판(209)을 접합층(150) 상에 완전히 접합시킨 다음에는, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. 이에 따라 금속 물질로 이루어진 접합층(150) 상에 불순물층(200)이 형성될 수 있다.
보다 상세히 설명하면, 접합된 제 2 반도체 기판(200)에서 분리층(201)이 노출될 때까지, 단결정 반도체 영역을 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. 분리층(201)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진 행하여 불순물층(200)의 표면을 노출시킨다.
불순물층(200)을 노출시키는 것은, 제 2 반도체 기판(209) 내에서 불순물층들(200)과 분리층(201)에서의 불순물 농도 구배가 다르므로, 반도체 기판에 대한 선택적 식각이 가능하다. 또는, 분리층(201)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(201)을 따라 균열이 발생하여 단결정 반도체 영역과 다수의 불순물층(200)을 분리할 수도 있다.
도 5를 참조하면, 접합층(150) 상에 단결정 반도체 기판의 접합을 통해 형성된 단결정 반도체 불순물층을 이용하여 메모리 소자들을 형성한다. 메모리 소자들은 버퍼 메모리 소자이거나 메인 메모리 소자일 수 있다. 본 발명의 제 1 실시예에서는 로직 소자들(10) 상에 버퍼 메모리 소자(20a)를 먼저 형성하는 것으로 설명한다. 그리고, 메모리 소자들(20a)은 DRAM, FRAM, SRAM, PRAM, MRAM 및/또는 플래시 메모리 등으로 형성될 수 있다. 예를 들어, 메모리 소자들(20a)은 수직 또는 수평 채널을 갖는 트랜지스터들 및 데이터 저장 소자들로 이루어질 수 있다.
도 5에 도시된 메모리 소자들(20a)을 형성하는 것은 도 2a 및 도 2b를 참조하여 보다 상세히 설명된다.
즉, 접합층(150) 상에 다수의 불순물층들이 형성된 경우, 다수의 불순물층들을 패터닝하여 도 2a에 도시된 바와 같이, 트랜지스터를 형성하기 위한, 기둥 형태의 반도체 패턴들(SP)을 형성한다. 보다 상세히 설명하면, 다수의 반도체층들에 대 해 사진 식각 공정을 진행하여, 반도체층 패턴들(SP)을 형성할 수 있다. 즉, n/p/n형 또는 p/n/p형의 반도체 패턴(SP)이 형성될 수 있다. 이와 같이 형성된 기둥 형태의 반도체 패턴들(SP)은 수직 트랜지스터의 채널 영역(204) 및 소스/드레인 영역(202, 206)에 해당할 수 있다.
접합층(150) 상에 반도체 패턴들(SP)을 형성한 다음에는, 반도체 패턴들(SP) 중, 가운데에 위치하는 불순물층(204)의 양측에 스페이서 형태의 게이트 전극(208)을 형성한다. 스페이서 형태의 게이트 전극(208)은 게이트용 도전막을 반도체 패턴의 표면을 따라 컨포말하게 형성한 후, 이방성 식각함으로써 형성될 수 있다. 이 때, 게이트 전극(208)은 인접한 반도체 패턴(SP)의 측벽에 형성된 게이트 전극(208)들과 서로 접촉되도록 형성된다.
한편, 접합층(150) 단결정 반도체 불순물층, 즉 제 2 반도체 기판(200)을 형성한 후에, 도 2b에 도시된 바와 같이, 수평 채널을 갖는 트랜지스터들을 형성할 수도 있다.
상세히 설명하면, 접합된 단결정 제 2 반도체 기판(200) 내에 소자 분리막(203)을 형성하여 활성 영역을 정의한다. 그리고 나서, 단결정 제 2 반도체 기판(200) 상에, 게이트 절연막 및 게이트 도전막 패턴들을 형성하여 게이트 전극들을 형성한다. 그리고, 게이트 전극들 양측의 제 2 반도체 기판(200) 내에 불순물을 도우핑하여 소오스/드레인 영역들(202)을 형성한다. 여기서, 인접한 게이트 전극들 사이에는 공통의 소오스 영역(202)을 형성할 수도 있다.
도 6을 참조하면, 접합층(150) 상에 수직 또는 수평 채널의 트랜지스터(210)들을 갖는 버퍼 메모리 소자(20a)들을 형성한 후, 메모리 소자들을 덮는 제 2 층간 절연막(220)을 형성하고, 버퍼 메모리 소자(20a)들과 연결되는 콘택 및 배선(224)들을 형성한다. 그리고, 버퍼 메모리 소자(20a)들 하부의 로직 소자들(10)과 연결되는 콘택(222)들을 형성한다. 구체적으로, 입출력 제어 회로(10a), 버퍼 메모리 제어 회로(10c) 및 메인 메모리 제어 회로(10d) 각각과 연결되는 콘택들(222)을 형성한다. 이 때, 콘택들(222)은 내화 금속 물질로 형성될 수 있다. 콘택들(222)을 형성함으로써, 버퍼 메모리 소자(20a)들은 하부의 버퍼 메모리 제어 회로(10c)와 전기적으로 연결된다.
도 7을 참조하면, 버퍼 메모리 소자들(20a)을 덮는 최상층의 제 2 층간 절연막(220~240) 표면에 접합층(250)을 형성한다. 이후, 접합층(250) 상에 메인 메모리 소자들을 형성하기 위한 단결정 반도체 기판을 접합시킨다. 그리고, 도 4 내지 도 5를 참조하여 상술한 것처럼, 단결정 반도체 기판을 이용하여 메인 메모리 소자들(20b)을 형성하고, 메인 메모리 소자들(20b)과 메인 메모리 제어 회로(10d)를 연결하는 콘택들(322)을 형성한다.
한편, 메인 메모리 소자들(20b)은 상술한 공정을 반복하여 반도체 기판의 접합을 통해 다층에 걸쳐 수직적으로 적층될 수 있다.
수직적으로 적층된 메모리 소자들(20b)을 형성한 다음, 다시 도 1을 참조하면, 반도체 기판(100)의 최상층에 입출력 금속 패드(500)를 형성한다. 입출력 금속 패드(500)는 하부의 입출력 제어 회로(10a)와 접속된 콘택들(222, 322, 422)과 접촉된다.
이하, 도 8을 참조하여 본 발명의 제 2 실시예에 따른 대용량 반도체 메모리 장치에 대해 상세히 설명한다. 제 2 실시예에 대해서는, 본 발명의 제 1 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 1 실시예와의 차이점에 대해 상세히 설명한다.
도 8을 참조하면, 본 발명의 제 2 실시예에 따른 대용량 반도체 메모리 장치는 제 1 칩(1)과 제 2 칩(2)이 접합을 통해 적층되며, 쓰루 실리콘 비아(510; through silicon via)를 통해 제 1 칩(1)과 제 2 칩(2)이 서로 전기적으로 연결된다. 즉, 로직 소자(10)와, 로직 소자(10) 상부에 메모리 소자들(20, 30)을 포함하는 제 1 및 제 2 칩들(1, 2)이 접합을 통해 수직으로 적층된 구조를 갖는다.
보다 상세히 설명하면, 하부에 배치되는 제 1 칩(1)은 반도체 기판(100) 상에 배치된 로직 소자들(10), 로직 소자(10)들 상부의 메모리 소자들(20, 30)을 포함한다.
로직 소자들(10)은 데이터의 입출력, 데이터의 읽기, 쓰기 및 삭제 동작을 제어한다. 구체적으로, 로직 소자들(10)은, 입출력 제어 회로(10a), 중앙 제어 회로(10b), 버퍼 메모리 제어 회로(10b) 및 메인 메모리 제어 회로(10d)를 포함한다. 여기서, 입출력 제어 회로(10a)는 복수 개가 설치될 수 있으며, 각각 하부에 위치하는 제 1 칩(1)과, 상부에 위치하는 제 2 칩(2)에 연결될 수 있다.
로직 소자들(10) 상부에는 버퍼 메모리 소자(20a) 및 메인 메모리 소자(30a)들이 차례로 적층된다. 버퍼 메모리 소자(20a) 및 메인 메모리 소자(30a)들은 접합층(150, 250)을 통해 로직 소자(10) 상부에 차례로 적층될 수 있다. 접합층들(150, 250)은 도전성 접착 물질로 형성되어, 배선으로서 동작할 수도 있다. 그리고 접합층들(150, 250)은, 로직 소자(10)와 메모리 소자들(20a, 30a)을 연결하는 콘택(222)들이 형성된 소정 영역들에서 국소적으로 제거될 수 있다.
버퍼 메모리 소자(20a)는 콘택(222)을 통해 하부에 위치하는 중앙 제어 회로(10b) 및 버퍼 메모리 제어 회로(10c)와 연결되어, 그 동작이 제어될 수 있다. 또한, 메인 메모리 소자(30a)는 콘택들(222, 322)을 통해 하부의 중앙 제어 회로(10b) 및 메인 메모리 제어 회로(10d)와 연결되어, 그 동작이 제어될 수 있다.
한편, 버퍼 메모리 소자(20a) 상의 메인 메모리 소자(30a)는 접합을 통해 복수 층에 걸쳐 적층될 수 있다. 즉, 메인 메모리 소자(30a) 상부에 다른 메인 메모 리 소자들(미도시)이 접합될 수 있다.
또한, 제 1 칩(1)에서, 메인 메모리 소자(30a)를 덮는 최상층의 제 3 층간 절연막(330) 상에는 접합 패드들(355, 357)이 형성된다. 접합 패드들(355, 357)은 각각, 콘택 플러그들을 통해, 제 1 칩(1)의 입출력 제어 회로(10a) 및 메인 메모리 제어 회로(10e)와 연결될 수 있다. 그리고, 접합 패드들(355, 357)은 제 2 칩(2)의 반도체 기판(100)의 하부면과 접합된다.
제 2 칩(2)은 입출력 제어 회로(10a)를 제외하고, 실질적으로 제 1 칩(1)과 동일할 수 있다. 즉, 제 2 칩(2)은 반도체 기판(100) 상에 3차원 구조로 형성된 로직 소자들(10) 및 메모리 소자들(20a, 30a)을 포함한다.
구체적으로, 제 2 칩(2)에서 반도체 기판(100) 상의 로직 소자들(10)은 중앙 제어 회로(10b) 및 메인 메모리 제어 회로(10d)를 포함한다. 그리고, 로직 소자(10) 상부에는 복수 개의 메모리 소자들(20a, 30a)이 적층된다. 메모리 소자들(20, 30)은 복수 개의 메인 메모리 소자들(20a, 30a)이 적층되어 이루어질 수 있다. 즉, 제 2 칩(2)은 제 1 칩(1)과 달리 버퍼 메모리 소자가 생략될 수도 있다. 그러나, 본 발명의 제 2 실시예는 이에 한정되지 않으며, 버퍼 메모리 소자를 포함할 수도 있다.
또한, 제 2 칩(2)은, 반도체 기판(100) 및 제 1 내지 제 3 층간 절연막 들(120~140, 220~240, 320)을 관통하여 접합 패드들(355, 357)과 접촉되는 쓰루 실리콘 비아(510)를 포함한다. 즉, 쓰루 실리콘 비아(510)는, 제 1 칩(1)에서 입출력 제어 회로(10a)와 연결된 배선(400)과 전기적으로 연결된다.
또한, 제 2 칩(2)의 최상층에는 제 1 및 제 2 칩(1, 2)에 공통으로 이용되는 입출력 금속 패드(520)이 형성된다. 입출력 금속 패드(520)은 제 1 칩(1)에 구비된 입출력 제어 회로(10a)와 연결될 수 있으며, 입출력 금속 패드(520)을 통해 제 1 및 제 2 칩(1, 2)으로 데이터가 출력 및 입력될 수 있다.
이와 같이, 3차원 구조의 제 1 및 제 2 칩(1, 2)을 적층하여 대용량 반도체 메모리 장치를 구성함으로써, 고용량 및 고집적의 반도체 메모리 장치를 구현할 수 있다.
이하, 도 8 및 도 9 내지 도 11을 참조하여 본 발명의 제 2 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 본 발명의 제 2 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법에 대해서는, 본 발명의 제 1 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 1 실시예와의 차이점에 대해 상세히 설명한다.
도 9를 참조하면, 먼저 제 1 칩(1)을 형성한다. 제 1 칩(1)을 형성하는 것은, 제 1 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법과 실질적으로 동일하다. 간단히 설명하면, 반도체 기판(100) 상에 입출력 제어 회로(10a), 중앙 제어 회로(10b), 버퍼 메모리 제어 회로(10c) 및 메인 메모리 제어 회로들(10d, 10e)을 포함하는 로직 소자들(10)을 형성한다. 로직 소자들(10)은 복수 개의 트랜지스터(10)들과, 콘택 및 배선들(122)로 형성될 수 있다. 그리고, 로직 소자들(10)은 제 1 층간 절연막들(120~140)에 의해 매립되며, 최상층의 제 1 층간 절연막(140) 상에는 접합층(150)이 형성된다.
이 후, 접합층(150) 상에 단결정 반도체 기판을 접합한 후, 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 형성한다. 그리고, 버퍼 및/또는 메인 메모리 소자들(20a, 30a)과 버퍼 및/또는 메인 메모리 제어 회로들(10c, 10d, 10e)이 연결될 수 있도록 콘택들(222, 322)을 형성한다.
적층된 버퍼 및/또는 메인 메모리 소자들(20a, 30a)은 제 2 및 제 3 층간 절연막들(220~240, 320~330)에 매립되며, 최상층에 위치하는 제 3 층간 절연막(330) 내에는 상부에 접합될 제 2 칩과 접속되는 콘택 패드들(400)을 형성한다.
또한, 최상층에 위치하는 제 3 층간 절연막(330) 상에는 제 2 칩(도 10의 2 참조)을 접합시키고, 제 2 칩(도 10의 2 참조)과 제 1 칩(1)의 전기적 연결을 위해, 접합 패드들(355, 357)을 형성한다. 접합 패드들(355, 357)은 입출력 제어 회로(10a) 및 메인 메모리 제어 회로(10e)와 연결된 콘택 패드들(400)과 각각 연결된 다.
도 10을 참조하면, 제 1 칩(도 9의 1)과 접합될 제 2 칩(2)을 별도로 형성한다. 제 2 칩(2)을 형성하는 것은 제 1 칩(1)의 형성 방법과 실질적으로 동일하다. 간단히 설명하면, 제 2 칩(2)의 반도체 기판(100) 상에, 제 2 칩(2)의 동작을 제어하는 중앙 제어 회로(10b)와, 버퍼 또는 메인 메모리 소자들(20a, 30a)을 제어하는 메인 메모리 제어 회로(10d)를 형성한다. 또한, 로직 소자들(10) 상에는 상술한 것처럼, 접합층(150, 250)을 이용한 단결정 반도체 기판의 접합을 통해 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 적층한다. 그리고, 메인 메모리 제어 회로(10d)와 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 연결하는 콘택 플러그들(222, 322)을 형성한다.
이후, 제 2 칩(2)의 반도체 기판(100)의 하부면으로부터 반도체 기판(100) 및 제 1 내지 제 3 층간 절연막들(120~140, 220~240, 320)을 순차적으로 식각하여, 콘택 홀을 형성하고, 콘택 홀 내에 도전 물질을 매립하여 쓰루 실리콘 비아들(510)을 형성한다. 쓰루 실리콘 비아(510)는 콘택 플러그들(222, 322)과 연결되어 제 2 칩(2)의 메인 메모리 제어 회로(10d)와 전기적으로 연결될 수 있다. 또한, 쓰루 실리콘 비아(510)는 제 2 칩(2) 내에서 로직 소자들(10b, 10d) 및 메모리 소자들(20a, 30a)과 전기적 연결되지 않는 독립적인 구조물일 수 있다.
이어서, 제 2 칩(2)의 반도체 기판(100) 하부면에, 각각의 쓰루 실리콘 비 아(510)와 접촉되는 접합 패드들(520, 530)을 형성한다.
도 11을 참조하면, 제 1 칩(1)의 접합 패드들(355, 357)과, 제 2 칩(2)의 접합 패드들(52, 530)이 서로 마주보도록 하여, 제 1 칩(1)과 제 2 칩(2)을 접합시킨다. 구체적으로, 제 1 칩(1) 제 3 층간 절연막(330)과 제 2 칩(2)의 반도체 기판(100)의 바닥면이 접합된다.
다시, 도 8을 참조하면, 제 1 칩(1)과 제 2 칩(2)을 접합함에 따라, 접합 패드들(355, 357)이 서로 접합된다. 이에 따라, 제 2 칩(2)의 쓰루 실리콘 비아들(510)이, 제 1 칩(1)의 입출력 제어 회로(10a) 및 메인 메모리 제어 회로(10e)에 각각 연결될 수 있다.
이어서, 제 2 칩(1)의 최상층에 쓰루 실리콘 비아(510)와 연결되는 입출력 금속 패드(550)를 형성한다. 입출력 금속 패드(520)는 쓰루 실리콘 비아(510)를 통해 제 1 칩(1)의 입출력 제어 회로(10a)와 접속된다.
이하, 도 12를 참조하여 본 발명의 제 3 실시예에 따른 대용량 반도체 메모리 장치에 대해 상세히 설명한다. 제 3 실시예에 대해서는, 본 발명의 제 2 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 2 실시예와의 차이점에 대해 상세히 설명한다.
도 12를 참조하면, 본 발명의 제 3 실시예에 따른 대용량 반도체 메모리 장 치는 제 1 칩(1)과 제 2 칩(2)을 포함하며, 제 1 칩(1)과 제 2 칩(2)이 솔더 범프(solder bump; 450)를 통해 전기적으로 연결된다.
구체적으로, 제 1 칩(10)은 반도체 기판(100) 상에 로직 소자(10) 및 메모리 소자들(20, 30)이 차례로 적층된 3차원 구조를 가지며, 각 로직 및 메모리 소자들(10, 20, 30)은 접합층들(150, 250)을 통해 접합되어 있다.
그리고, 제 1 칩(1)에서, 로직 소자(10)는 입출력 제어 회로(10a), 중앙 제어 회로(10b), 버퍼 메모리 제어 회로(10b) 및 메인 메모리 제어 회로(10d)를 포함한다. 또한, 제 1 칩(1)에서, 로직 소자들(10) 상부의 메모리 소자들(20, 30)은 버퍼 메모리 소자(20a) 및 메인 메모리 소자(30a)를 포함한다. 버퍼 및 메인 메모리 소자들(20a, 30a)은 각각 콘택들(222, 322)을 통해 대응되는 버퍼 및 메인 메모리 제어 회로들(10c, 10d)과 연결된다.
또한, 제 1 칩(1)에서 최상층에 위치하는 제 3 층간 절연막(330) 상에는 입출력 금속 패드(410)와, 칩들을 연결하기 위한 접속 패드(420)가 위치한다.
입출력 금속 패드(410)는 솔더 범프(450)를 통해 외부의 다른 반도체 장치의 리드(lead; 470)와 연결될 수 있다. 즉, 입출력 금속 패드(410)을 통해 외부의 다른 반도체 장치로 데이터를 출력하거나 입력 받을 수 있다. 그리고, 접속 패드(420)는 솔더 범프(450)를 통해 다른 제 2 칩(2)과 전기적으로 연결될 수 있다.
제 2 칩(2)은 제 1 칩(1)에 구비된 입출력 제어 회로(10a)를 제외하고, 실질적으로 제 1 칩(1)과 동일할 수 있다. 즉, 제 2 칩(2)은 반도체 기판(100) 상에 3차원 구조로 형성된 로직 소자들(10) 및 메모리 소자들(20a, 30a)을 포함한다. 로직 소자들(10)에서 메인 메모리 제어 회로(10d)는 콘택들(222, 322)을 통해 각 층의 메인 메모리 소자들(20a, 30a)과 연결된다.
또한, 제 2 칩(2)에서 최상층에 위하는 제 3 층간 절연막(330) 상에는 제 1 칩(1)과 접속될 수 있는 접속 패드(420)가 위치한다. 접속 패드(420)는 콘택들(222, 322)을 통해, 반도체 기판(100) 상에 형성된 메인 메모리 제어 회로(10d)와 연결된다.
제 1 칩(1)과 제 2 칩(2)에 각각 형성된 접속 패드(420)는 솔더 범프(450)를 통해 서로 접속될 수 있다. 이와 같이, 솔더 범프(450)를 통해 제 1 및 제 2 칩들(1, 2)이 전기적으로 연결됨에 따라, 제 2 칩(2)으로 데이터의 입출력이 제 1 칩(1)을 통해 제어될 수 있다.
이하, 도 12 내지 도 14을 참조하여 본 발명의 제 3 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다. 본 발명의 제 3 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법에 대해서는, 본 발명의 제 2 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 2 실시예와의 차이점에 대해 상세히 설명한다.
도 13을 참조하면, 제 1 칩(1)을 형성한다. 제 1 칩(1)을 형성하는 것은, 제 1 실시예에 따른 대용량 반도체 메모리 장치의 제조 방법과 실질적으로 동일하다. 간단히 설명하면, 반도체 기판(100) 상에 입출력 제어 회로(10a), 중앙 제어 회로(10b), 버퍼 메모리 제어 회로(10c) 및 메인 메모리 제어 회로들(10d, 10e)을 포함하는 로직 소자들(10)을 형성한다. 로직 소자들(10)은 복수 개의 트랜지스터(10)들과, 콘택 및 배선들(122)로 형성될 수 있다.
로직 소자들(10)을 제 1 층간 절연막들(120~140)로 매립하고, 최상층의 제 1 층간 절연막(140) 상에 접합층(150)을 통해 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 적층한다.
그리고, 최상층의 제 3 층간 절연막(330) 상에 입출력 금속 패드(410) 및 접속 패드(420)들을 형성한다. 입출력 금속 패드(410)는 콘택들(222, 322)을 통해 하부의 입출력 제어 회로(10a)와 접속되며, 접속 패드(420)는 콘택들(222, 322)을 통해 하부의 메인 메모리 제어 회로(10e)와 연결된다.
도 14를 참조하면, 제 1 칩(도 9의 1)과 접합될 제 2 칩(2)을 별도로 형성한다. 제 2 칩(2)을 형성하는 것은 제 1 칩(1)의 형성 방법과 실질적으로 동일하다. 간단히 설명하면, 제 2 칩(2)의 반도체 기판(100) 상에, 제 2 칩(2)의 동작을 제어하는 중앙 제어 회로(10b)와 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 제어하는 버퍼 및/또는 메인 메모리 제어 회로(10d)를 형성한다.
로직 소자들(10) 상에는 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 적층하고, 콘택들(222, 322)을 통해 버퍼 및/또는 메인 메모리 소자들(20a, 30a)을 하부의 버퍼 및/또는 메인 메모리 제어 회로(10d)와 전기적으로 연결한다.
그리고, 최상층의 제 3 층간 절연막(330) 상에, 콘택들(222, 322)을 통해 하부의 메인 메모리 제어 회로(10d)와 연결되는 접속 패드(420)들을 형성한다.
다시 도 12를 참조하면, 제 1 칩(1)의 제 3 층간 절연막(330)과, 제 2 칩(2)의 제 3 층간 절연막(330)이 서로 마주보도록 하여, 제 1 및 제 2 칩(1, 2)의 접속 패드(420)들을 서로 접합시킨다. 접속 패드(420)들은 솔더 범프(450)를 통해 상호 접속될 수 있다.
제 1 칩(1)과 제 2 칩(2)을 서로 접속시킨 다음에는, 제 1 칩(1)의 입출력 금속 패드(410)에, 외부의 다른 반도체 장치의 리드(lead; 470)를 접속시킨다.
이하, 도 15를 참조하여 본 발명의 제 4 실시예에 따른 대용량 반도체 메모리 장치에 대해 상세히 설명한다. 제 4 실시예에 대해서는, 본 발명의 제3 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 3 실시예와의 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 본 발명의 제 4 실시예에 따른 대용량 반도체 메모리 장치는 하이브리드(hybrid) 반도체 메모리 장치이다. 구체적으로, 대용량 반도체 메 모리 장치는 솔리드 스테이트 드라이브인 제 1 칩(1)과, 하드 디스크 드라이브(HDD)로 구성된다.
제 1 칩(1)은 제 3 실시예에서 상세히 설명된 제 1 칩과 실질적으로 동일하게 구성될 수 있다. 즉, 제 1 칩(1)은 로직 소자(10) 및 반도체 소자들(20, 30)이 접합을 통해 3차원 구조로 적층된다. 제 1 칩(1)에서 로직 소자(10)는, 다른 실시예들에서와 달리, 하드 디스크 드라이브(HDD)를 제어하기 위한 HDD 제어 회로(10e)를 더 포함한다. HDD 제어 회로(10e)는 제 1 내지 제 3 층간 절연막들을 관통하는 콘택들을 통해 접속 패드(420)와 연결된다. 그리고, 접속 패드(420)에는 솔더 범프를 통해 하드 디스크 드라이브(HDD)가 연결된다.
도 16은 본 발명의 실시예들에 따라, 원 칩(one chip)으로 제조된 대용량 반도체 메모리 장치를 구비하는 반도체 장치를 나타내는 개략도이다.
도 16을 참조하면, 로직 소자와, 복수 개의 메모리 소자들이 접합층을 통해 접합되어 원 칩으로 제조된 대용량 반도체 메모리 장치(1000)가 인쇄 회로 기판(1010) 상에 실장될 수 있다. 원 칩으로 제조된 대용량 반도체 메모리 장치(1000)는 인쇄 회로 기판(1010)에 형성된 입출력 패드(1020)를 통해 외부 호스트(미도시)로부터 신호가 입출력될 수 있다.
이와 같이, 원 칩으로 제조된 대용량 반도체 장치는 인쇄 회로 기판에 실장되어, 컴팩트 플래시 카드(compact flash), SD 카드(Secure Digital Card), SM 카드(Smart Media Card), MMC(Multimedia Card), USB 또는 메모리 스틱(Memory Stick) 등에 이용될 수 있다.
도 17은 본 발명의 실시예들에 따라, 원 칩(one chip)으로 제조된 대용량 반도체 메모리 장치의 블록도이다.
도 17을 참조하면, 본 발명의 실시예들에 따라 원 칩으로 제조된 대용량 반도체 메모리 장치(1000)는 중앙 제어 회로인 프로세서(1001), 비휘발성 메모리 인터페이스(1002), 복수 개의 비휘발성 메모리부(1003), 휘발성 메모리부(1004) 및 버퍼부(1005)를 포함한다. 그리고, 대용량 반도체 메모리 장치(1000)는 호스트 인터페이스(1100)와 연결된다.
호스트 인터페이스(1100)는 외부 호스트(미도시)와 버스를 통해 직접 연결되어, 외부 호스트로부터 버스를 통해 신호들을 입력받는다. 상기 외부 호스트로부터 제어신호, 어드레스 및 데이터 등이 입력된다. 호스트 인터페이스(1100)는 ATA 등의 소정의 프로토콜에 따라 외부 호스트와 인터페이스를 수행할 수 있다.
외부 호스트로부터 입력된 신호들은, 상기 호스트 인터페이스(1100)에서 비휘발성 및 휘발성 메모리부들(1003, 1004)을 제어하기 위한 내부 신호들로 변경되며, 내부 신호들은 프로세서(1001)로 입력된다. 프로세서(1001)는 입력된 내부 신호들에 따라 선택된 메모리부들(1003, 1004)에 데이터의 기록/독출 동작을 수행한다.
버퍼부(1005)는, 자주 액세스되는 데이터를 임시 저장한다. 버퍼부(240)를 구비함에 따라, 외부 호스트(미도시)가 원 칩의 대용량 반도체 메모리 장치(1000) 를 액세스할 때, 데이터 독출 동작에 소요되는 시간을 감소시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 11은 본 발명 제 1 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 12 내지 도 19는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 20 내지 도 27은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 28 내지 도 37은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다.

Claims (32)

  1. 반도체 기판 상에 형성된 복수의 로직 소자들;
    상기 로직 소자들을 덮는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 형성된 접합층;
    상기 접합층 상에 적층되며, 상기 로직 소자들과 연결된 복수의 메모리 소자들;
    상기 메모리 소자들을 덮는 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상에 형성되어, 상기 로직 소자들과 전기적으로 연결된 입출력 금속 패드를 포함하되,
    상기 로직 소자들은, 상기 입출력 금속 패드를 통한 데이터의 입출력을 제어하는 입출력 제어 회로; 상기 메모리 소자들 각각에 대응되며, 상기 메모리 소자들을 제어하는 복수의 메모리 소자 제어 회로들; 및 상기 입출력 제어 회로 및 상기 메모리 소자 제어 회로들을 제어하는 중앙 제어 회로를 포함하는 대용량 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 소자들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectrics Random Access Memory) , MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 및 플래시 메모리 중 적어도 둘 이상을 포함하는 대용량 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 소자들은 버퍼 메모리 소자 및 메인 메모리 소자를 포함하는 대용량 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 버퍼 메모리 소자는 상기 메인 메모리 소자의 상부 또는 하부에 접합층을 통해 접합된 대용량 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 소자들은 수직 채널 또는 수평 채널을 갖는 트랜지스터들을 포함하는 대용량 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 수직 채널을 갖는 트랜지스터들은,
    기둥 형태를 가지며, 서로 반대되는 도전형의 불순물층이 번갈아 적층된 반도체 패턴들;
    상기 반도체 패턴들의 측벽 중심부들을 둘러싸는 게이트 전극; 및
    상기 반도체 패턴들의 측벽들과 상기 게이트 전극 사이에 형성된 게이트 절연막을 포함하는 대용량 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 반도체 패턴은 p형/n형/p형 불순물층 또는 n형/p형/n형 불순물층으로 이루어진 대용량 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 수평 채널을 갖는 트랜지스터들은,
    상기 접합층 상에 접합된 단결정 반도체 기판;
    상기 단결정 반도체 기판 상에 적층된 게이트 절연막 및 게이트 전극; 및
    상기 게이트 절연막 및 상기 게이트 전극 양측의 상기 단결정 반도체 기판 내에 형성된 불순물 영역들을 포함하는 대용량 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 반도체 기판, 상기 복수의 로직 소자들, 상기 제 1 층간 절연막, 상기 접합층, 상기 메모리 소자들 및 상기 제 2 층간 절연막은 하나의 제 1 칩을 구성하고, 상기 제 1 칩은 복수 개를 포함하되,
    상기 복수 개의 제 1 칩 중 어느 하나의 상기 제 1 칩의 상기 제 2 층간 절연막과, 다른 하나의 상기 제 1 칩의 상기 반도체 기판의 바닥면이 서로 접합된 대 용량 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수 개의 제 1 칩들을 수직으로 관통하여, 상기 제 1 칩들의 로직 소자와 전기적으로 연결되 비아를 더 포함하며,
    상기 입출력 금속 패드는 상기 복수 개의 제 1 칩들 중 최상층에 위치하는 제 1 칩 상에 형성되어 상기 비아와 전기적으로 연결된 대용량 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 반도체 기판, 상기 복수의 로직 소자들, 상기 제 1 층간 절연막, 상기 접합층, 상기 메모리 소자들 및 상기 제 2 층간 절연막은 하나의 제 1 칩을 구성하고, 상기 제 1 칩은 복수 개를 포함하되,
    상기 복수 개의 제 1 칩 각각은, 상기 제 2 층간 절연막 상에 형성되어 상기 로직 소자들과 전기적으로 연결된 접속 패드를 더 포함하며,
    상기 복수 개의 제 1 칩들은 범프를 통해 상기 접속 패드들이 서로 접합된 대용량 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 입출력 금속 패드는 상기 복수 개의 제 1 칩들 중 어느 하나의 제 1 칩 에 형성된 대용량 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제 2 층간 절연막 상에 형성되어 상기 로직 소자들과 전기적으로 연결된 접속 패드; 및
    상기 접속 패드와 전기적으로 연결된 하드 디스크 드라이브를 더 포함하는 대용량 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 하드 디스크 드라이브는 상기 로직 소자들에 의해 제어되는 대용량 반도체 메모리 장치.
  15. 제 1 반도체 기판을 제공하고,
    상기 제 1 반도체 기판 상에, 로직 소자들을 형성하고,
    상기 로직 소자들을 덮는 제 1 층간 절연막을 형성하고,
    상기 제 1 층간 절연막 상에 접합층을 형성하고,
    상기 접합층 상에 상기 로직 소자들과 연결되는 복수의 메모리 소자들을 적층하고,
    상기 메모리 소자들을 덮는 제 2 층간 절연막을 형성하고,
    상기 제 2 층간 절연막들 상에, 상기 로직 소자들과 전기적으로 연결된 입출 력 금속 패드를 형성하는 것을 포함하며,
    상기 로직 소자들을 형성하는 것은,
    상기 입출력 금속 패드를 통한 데이터의 입출력을 제어하는 입출력 제어 회로; 상기 메모리 소자들 각각에 대응되며, 상기 메모리 소자들을 제어하는 복수의 메모리 소자 제어 회로들; 및 상기 입출력 제어 회로 및 상기 메모리 소자 제어 회로들을 제어하는 중앙 제어 회로를 형성하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 메모리 소자들을 형성하는 것은,
    DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectrics Random Access Memory) , MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 및 플래시 메모리 중 적어도 둘 이상을 포함하여 형성하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 메모리 소자들을 형성하는 것은,
    버퍼 메모리 소자 및 메인 메모리 소자들을 형성하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 버퍼 메모리 소자는 상기 메인 메모리 소자의 상부 또는 하부에 형성하는 것인 대용량 반도체 메모리 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 메모리 소자들을 형성하는 것은,
    상기 접합층 상에 단결정 반도체 기판을 접합시키고, 상기 단결정 반도체 기판에 상기 메모리 소자들을 형성하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 단결정 반도체 기판을 접합시키는 것은,
    상기 단결정 반도체 기판을 준비하고,
    상기 단결정 반도체 기판의 상면으로부터 일정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층들을 형성하고,
    상기 접합층과 상기 불순물층이 마주하도록 상기 단결정 반도체 기판을 접합시키고,
    상기 불순물층 표면이 노출될 때까지 상기 단결정 반도체 기판의 일부를 제거하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 다수의 불순물층들을 형성하는 것은, 상기 단결정 반도체 기판의 상면으로부터 p형/n형/p형 불순물층 또는 n형/p형/n형 불순물층을 형성하는 대용량 반도체 메모리 장치의 제조 방법.
  22. 제 20 항에 있어서,
    상기 다수의 불순물층들을 형성한 다음,
    상기 단결정 반도체 기판 내에서, 상기 불순물층과 접하는 깊이에 분리층을 형성하는 것을 더 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 분리층을 형성하는 것은, 기포층으로 형성하는 대용량 반도체 메모리 장치의 제조 방법.
  24. 제 20 항에 있어서,
    상기 단결정 반도체 기판을 접합시킨 다음,
    상기 다수의 불순물층들을 패터닝하여, 기둥 형태의 반도체 패턴들을 형성하고,
    상기 반도체 패턴의 둘레를 감싸는 게이트 전극을 형성하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  25. 제 19 항에 있어서,
    상기 단결정 반도체 기판을 접합시키는 것은,
    상기 단결정 반도체 기판을 준비하고,
    상기 단결정 반도체 기판의 상면으로부터 일정 깊이까지 균일하게 불순물이 도핑된 불순물층을 포함하는 상기 단결정 반도체 기판을 제공하고,
    상기 층간 절연막의 상면과 상기 불순물층이 마주하도록 상기 단결정 반도체 기판을 접합시키고,
    상기 불순물층 표면이 노출될 때까지 상기 단결정 반도체 기판의 일부를 제거하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  26. 제 20 항에 있어서,
    상기 다수의 불순물층들을 형성한 다음,
    상기 단결정 반도체 기판 내에서, 상기 불순물층과 접하는 깊이에 분리층을 형성하는 것을 더 포함하는 단결정 반도체 기판을 제공하는 대용량 반도체 메모리 장치의 제조 방법.
  27. 제 25 항에 있어서,
    상기 단결정 반도체 기판을 접합시킨 다음,
    상기 제 2 반도체 기판 상에 게이트 전극들을 형성하고, 상기 게이트 전극들 양측에 불순물 영역들을 형성하는 것을 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  28. 제 15 항에 있어서,
    상기 반도체 기판, 상기 복수의 로직 소자들, 상기 제 1 층간 절연막, 상기 접합층, 상기 메모리 소자들 및 상기 제 2 층간 절연막을 형성하여 하나의 제 1 칩을 형성하는 것을 포함하되, 상기 제 1 칩은 복수 개를 형성하고,
    상기 복수 개의 제 1 칩 중 어느 하나의 상기 제 1 칩의 상기 제 2 층간 절연막과, 다른 하나의 상기 제 1 칩의 상기 반도체 기판의 바닥면을 서로 접합시키는 것을 더 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 복수 개의 제 1 칩들을 수직으로 관통하여, 상기 복수 개의 제 1 칩들 중 하부에 위치하는 제 1 칩의 로직 소자와 전기적으로 연결되는 비아를 형성하는 것을 더 포함하며,
    상기 입출력 금속 패드는, 상기 복수 개의 제 1 칩들 중 최상층에 위치하는 제 1 칩의 상기 제 2 층간 절연막들 상에 형성하여 상기 비아와 연결되는 대용량 반도체 메모리 장치의 제조 방법.
  30. 제 15 항에 있어서,
    상기 반도체 기판, 상기 복수의 로직 소자들, 상기 제 1 층간 절연막, 상기 접합층, 상기 메모리 소자들 및 상기 제 2 층간 절연막을 형성하여 하나의 제 1 칩을 형성하는 것을 포함하되, 상기 제 1 칩은 복수 개를 형성하고,
    상기 복수 개의 제 1 칩 각각의 상기 제 2 층간 절연막 상에, 상기 로직 소자들과 전기적으로 연결된 접속 패드를 형성하고,
    상기 복수 개의 제 1 칩들의 상기 접속 패드들을 범프를 통해 서로 접합시키는 것을 더 포함하는 대용량 반도체 메모리 장치의 제조 방법.
  31. 제 30 항에 있어서,
    상기 입출력 금속 패드는 상기 복수 개의 제 1 칩들 중 어느 하나의 제 1 칩의 상기 제 2 층간 절연막 상에 형성하는 대용량 반도체 메모리 장치의 제조 방법.
  32. 제 15 항에 있어서,
    상기 제 2 층간 절연막 상에 상기 로직 소자들과 전기적으로 연결된 접속 패드를 형성하고,
    상기 접속 패드와 전기적으로 연결된 하드 디스크 드라이브를 형성하는 것을 더 포함하는 대용량 반도체 메모리 장치의 제조 방법.
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