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KR101021176B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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KR101021176B1
KR101021176B1 KR1020030046293A KR20030046293A KR101021176B1 KR 101021176 B1 KR101021176 B1 KR 101021176B1 KR 1020030046293 A KR1020030046293 A KR 1020030046293A KR 20030046293 A KR20030046293 A KR 20030046293A KR 101021176 B1 KR101021176 B1 KR 101021176B1
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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 금속 플러그와 금속배선 간에 오정렬(mis align)이 발생되는 경우, 이를 보상하기 위하여 상기 금속 플러그의 상부중 일부를 노출시켜 후속 금속배선 형성공정을 실시함으로써 오버레이 마진(overlay margin)을 확보할 수 있는 반도체 소자의 금속배선 형성방법이 개시된다.
금속배선, 금속 플러그, 구리 금속층, 층간절연막 리세스

Description

반도체 소자의 금속배선 형성방법{Method for forming a metal line in semiconductor device}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 종래기술에서 발생되는 기생 스페이서를 설명하기 위하여 도시한 TEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 게이트 산화막
14 : 폴리실리콘막 16 : 게이트 전극
18 : 소오스/드레인 영역 20 : 제1 층간절연막
22 : 금속 플러그 24 : 확산방지막
26 : 제2 층간절연막 28 : 베리어막
30 : 금속배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속플러그와 금속배선 간의 기생 스페이서로 인해 접촉면적이 감소되는 현상을 방지하여 이 들 간의 접촉저항을 개선시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에 있어서는, 금속배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막이 증착된 후, 상기 도전체막이 통상의 포토리소그래피(photography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝됨으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 상기 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형 성한 후 도전재료로 상기 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선재료로 상기 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 동시에 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이 외에도 다양한 방법들이 제시되고 있다.
그러나, 구리는 실리콘내의 인터스티셜 사이트(interstitial site)를 통한 확산이 매우 빠르게 이루어져 트랜지스터의 포화전류(saturation current), 문턱전압(threshold voltage) 및 누설전류(leakage current) 등 특성을 열화시키는 문제가 발생된다. 이로 인하여, 실리콘 기판과의 접촉을 위한, 즉 메탈콘택(metal contact)공정에서는 플러그(plug)로 구리 금속층이 사용될 수 없게 된다. 따라서, 메탈콘택을 위한 콘택홀(contact hole) 내에는 텅스텐 플러그(W plug)가 매립된 후, CMP(Chemical Mechanical Polishing)을 이용한 평탄화 공정이 진행된다. 이와 같이 메탈콘택을 텅스텐 플러그로 형성할 경우에는, 도 6에 도시된 바와 같이 텅스텐 플러그와 구리 금속배선 간에 기생 스페이서가 발생되고, 이로 인하여 접촉면적이 줄어드는 결과가 발생된다. 이러한 결과는 배선저항의 증가를 야기시키고, 배선의 신뢰성을 저하시키게 된다. 더욱이 배선용 트렌치의 라인-엔드-쇼트링(line-end-shorting)에 의한 영향과 30nm 이상의 노광장비의 오버레이 마진(overlay margin)을 고려한다면, 0.13㎛ 이하의 테크놀로지(technology)에서는 쉽게 발견할 수 있게 된다.
따라서, 본 발명의 바람직한 실시예는 금속플러그와 금속배선 간의 기생 스페이서로 인해 접촉면적이 감소되는 현상을 방지하여 이 들 간의 접촉저항을 개선시키는데 그 목적이 있다.
본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법은, 제1 층간절연막 내에 베리어막을 구비한 텅스텐 금속 플러그가 형성된 반도체 기판을 제공하는 단계, 상기 텅스텐 금속 플러그의 양측벽의 일부가 노출되도록 상기 제1 층간절연막을 습식식각으로 리세스(recess)하는 단계, 상기 노출된 텅스텐 금속 플러그의 상부 모서리를 라운딩처리하는 단계, 상기 기판 전면에 확산방지막을 형성하는 단계, 상기 확산방지막 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 패터닝하여 상기 텅스텐 금속 플러그와 상기 확산방지막 및 제1 층간절연막의 일부분이 노출되도록 트렌치를 형성하는 단계 및 상기 트렌치가 매립되도록 금속배선을 형성하는 단계를 포함한다.
상기 습식식각은 BOE 용액을 사용하며, 상기 습식식각공정은 상기 제1 층간절연막이 상기 금속 플러그에 비해 식각률이 높도록 실시된다.
상기 습식식각공정은 상기 제1 층간절연막의 식각률이 적어도 50Å/min이며, 상기 제1 층간절연막의 두께는 100Å 내지 2000Å이다.
상기 금속 플러그의 상부 모서리를 라운딩 처리하는 단계는 SF6/Cl2/BCl3를 포함하는 혼합가스를 주 식각가스로 사용하고, O2, N2, Ar 또는 He를 포함하는 첨가가스를 사용한다.
상기 금속 플러그의 상부 모서리를 라운딩 처리하는 단계는 Ar, O2, N2 또는 He를 포함하는 첨가가스를 이용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 다양한 웰(well)영역과 문턱전압 이온주입영역이 포함되는 반도체 구조물층(미도시)이 형성된 반도체 기판(10)이 제공된다. 이어서, 전체 구조 상부에 게이트 산화막(12), 폴리실리콘막(14) 및 금속 실리사이드층(미도시)이 순차적으로 증착된 후 패터닝되어 게이트 전극(16)이 형성된다. 이후, 게이트 전극(16)의 양측벽에는 LDD(Lightly Doped Drain) 스페이서가 형성된다. 이어서, 소오스/드레인 이온주입공정을 실시하여 게이트 전극(16)의 양측으로 노출되는 반도체 기판(10)에는 소오스/드레인 영역(18)이 형성된다. 이로써, 게이트 전극(16) 및 소오스/드레인 영역(18)을 포함하는 트랜지스터가 형성된다.
도 2를 참조하면, 전체 구조 상부에는 제1 층간절연막(inter layer dielectric; 20)이 형성된다. 이때, 상기 제1 층간절연막(20)은 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass) 또는 FSG(Fluorinated Silicate Glass) 등으로 형성될 수 있다. 또한, SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소 또는 인 등이 결합(substitutional) 또는 삽입(interstitial)된 막으로 형성될 수 있다. 이후, 상기 제1 층간절연막(20)은 CMP 공정을 통해 평탄화된다.
도 3을 참조하면, 전체 구조 상부에는 포토레지스트(photoresist)가 전면 코팅된 후, 포토 마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 제1 층간절연막(20)의 일부가 노출되는 포토레지스트 패턴(photoresist pattern; 미도시)이 형성된다. 그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 건식 또는 습식식각방식으로 실시하여 노출되는 제1 층간절연막(20)이 패터닝된다. 이로써, 게이트 전극(16) 사이로 소오스/드레인 영역(18)이 노출되는 콘택홀(contact hole; 미도시)이 형성된다. 이후, 상기 포토레지스트 패턴은 스트립 공정(strip)을 통해 제거된다.
상기 콘택홀이 형성된 후 상기 콘택홀의 내부면에는 제1 베리어막(barrier;미도시)이 형성된다. 상기 제1 베리어막은 접착층(glue layer)으로서 기능과, 확산 방지층으로의 기능을 한다. 이때, 상기 제1 베리어막은 Ti, TiN, Ta 또는 TaN의 단일막, 또는 이들이 적층된 구조로 이중막으로 형성될 수 있다. 이후, 상기 콘택홀이 매립되도록 금속물질(미도시)이 증착된 후 CMP 공정 대신에, SF6/Cl2/BCl3 등의 가스를 주(main) 식각가스로 하고, O2, N2, Ar 또는 He 가스 등의 첨가가스를 이용한 에치백(etchback) 공정을 금속 플러그(22)가 형성된다. 이때, 상기 금속 플러그(22)는 텅스텐(W), 알루미늄(Al) 또는 기타 금속물질로 형성될 수 있다. 바람직하게는 텅스텐으로 형성된다.
도 4를 참조하면, 도 3에서 금속 플러그(22)가 형성된 후, 상기 제1 층간절연막(20)은 BOE(Bufferd Oxide Etchant; HF/NH4F) 용액을 이용한 습식식각공정을 통해 리세스(recess; 원형안)된다. 이때, 금속 플러그(22)가 텅스텐 금속층이고, 제1 확산방지막이 Ti/TiN으로 형성되는 경우, 상기 습식식각공정시 텅스텐과 Ti/TiN에 대한 식각률은 50Å/min이하이고, 제1 층간절연막(20)에 대한 식각률은 50Å/min이 상이다. 상기 습식식각공정을 통해 제1 층간절연막(20)이 리세스되는 정도는 100Å 내지 2000Å가 된다. 이로써, 금속 플러그(22)의 양측벽의 일부가 노출된다. 이때, 상기 접착층은 금속 플러그(22)의 양측벽에 잔류될 수 있다. 그런 다음, 노출되는 금속 플러그(22)는 주기율표상 라디칼(radical) 족의 원소를 포함한 식각가스, 예컨대, Cl2와 BCl3의 혼합가스, 또는 SF6 등의 주(main) 식각가스와 Ar, O2, N2 또는 He 등의 첨가가스를 이용하여 라운딩(rounding)처리된다. 이로써, 노출되는 금속 플러그(22)의 모서리(edge)는 라운딩된다. 또한, Ar, O2, N2 또는 He 등의 첨가가스를 이용하여 스퍼터링(sputtering) 및 패싯(facet)를 형성함으로써 기생 스페이서가 형성되지 않도록 할 수도 있다. 이후, 전체 구조 상부에 대하여 세정공정이 실시될 수 있다.
도 5를 참조하면, 전체 구조 상부에는 확산방지막(24)이 형성된다. 이때, 확산방지막(24)은 SiON, SiN 또는 SiC 등의 물질로 형성될 수 있다. 또한, 확산 방지막(24)은 100Å 내지 1000Å의 두께로 형성된다. 그런 다음, 상기 확산방지막(24) 상에는 제2 층간절연막(26)이 증착된다. 상기 제2 층간절연막(26)은 상기 제1 층간절연막(20)과 동일한 물질로 형성될 수 있다. 이때, 제2 층간절연막(26)은 1000Å 내지 8000Å의 두께로 증착된다. 그런 다음, 전체 구조 상부에는 포토레지스트가 전면 코팅된 후, 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 제2 층간절연막(26)의 일부가 노출되는 트렌치(trench)용 포토레지스트 패턴(미도시)이 형성된다. 그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 건식 또는 습식방식으로 실시하여 노출되는 제2 층간절연막(26)이 패터닝된다. 이로써, 트렌치(미도시)가 형성되고, 상기 트렌치를 통해 금속 플러그(22)가 노출된다. 도 5는 일례로 오정렬이 발생되는 경우 제1 층간절연막(20)의 상부 일부가 노출되도록 도시되었다. 이후, 상기 포토레지스트 패턴은 스트립 공정(strip)을 통해 제거된다.
이어서, 상기 트렌치 내부면(즉, 내측면과 저면)에 제2 베리어막(28)이 형성된다. 예컨대, 제2 베리어막(28)은 상기 제1 베리어막과 동일한 물질로 형성될 수 있다. 예컨대, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성된 단층막으로 형성되거나, 이들이 적층된 이층막으로 형성될 수 있다. 이어서, 상기 트렌치가 매립되도록 금속배선(30)이 형성된다. 상기 금속배선(30)은 구리 금속층으로 형성되는 것이 바람직하다. 그러나, 이 외에도 Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나로 이루어진 금속층으로 형성될 수도 있다. 이때, 상기 금속배선(30)은 전기도금 방식을 이용하여 형성될 수도 있다. 상기 전기도금 방식은 구리 금속층인 경우 제2 베리어막(28)의 상에 구리 금속물질로 시드층(미도시)이 형성된 후 상기 시드층을 시드(seed)로 하여 시드층 상에 구리 금속물질이 증착됨으로써 형성된다. 이후, CMP 방식을 이용한 평탄화 공정을 실시하여 트렌치가 매립되도록 구리 금속층이 평탄화되어 금속배선(30)이 형성된다.
지금까지 설명한 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법은 도 5에 도시된 바와 같이, 금속 플러그(22)와 금속배선(30) 간에 오정렬이 발생되는 경우, 이를 보상하기 위하여 금속 플러그(22)의 상부중 일부를 노출시켜 후속 금속배선(30) 형성공정을 실시함으로써 오버레이 마진을 확보할 수 있다. 이에 따라, 오정렬에 의한 금속 플러그(22)와 금속배선(30) 간에 발생되는 기생 스페이서를 방지하여 이 들(22 및 30) 간의 접촉면적이 감소되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 금속 플러그와 금속배선 사이에서 발생되는 기생 스페이서를 최대한 억제하여 이 들간의 접촉면적을 향상시킴으로써 금속배선의 신뢰성을 향상킬 수 있다. 이에 따라, 반도체 소자의 특성을 개선시킬 수 있다.

Claims (10)

  1. 제1 층간절연막 내에 베리어막을 구비한 텅스텐 금속 플러그가 형성된 반도체 기판을 제공하는 단계;
    상기 텅스텐 금속 플러그의 양측벽의 일부가 노출되도록 상기 제1 층간절연막을 습식식각으로 리세스(recess)하는 단계;
    상기 노출된 텅스텐 금속 플러그의 상부 모서리를 라운딩처리하는 단계;
    상기 기판 전면에 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 패터닝하여 상기 텅스텐 금속 플러그와 상기 확산방지막 및 제1 층간절연막의 일부분이 노출되도록 트렌치를 형성하는 단계; 및
    상기 트렌치가 매립되도록 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 습식식각은 BOE 용액을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 습식식각공정은 상기 제1 층간절연막이 상기 금속 플러그에 비해 식각률이 높도록 실시되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 2 항에 있어서,
    상기 습식식각공정은 상기 제1 층간절연막의 식각률이 적어도 50Å/min인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제1 층간절연막의 두께는 100Å 내지 2000Å인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 금속 플러그의 상부 모서리를 라운딩 처리하는 단계는 SF6/Cl2/BCl3를 포함하는 혼합가스를 주 식각가스로 사용하고, O2, N2, Ar 또는 He를 포함하는 첨가가스를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 금속 플러그의 상부 모서리를 라운딩 처리하는 단계는 Ar, O2, N2 또는 He를 포함하는 첨가가스를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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