KR101010754B1

KR101010754B1 - Semiconductor Integrated Circuit Design Method

Info

Publication number: KR101010754B1
Application number: KR1020080081287A
Authority: KR
Inventors: 강재현
Original assignee: 주식회사 동부하이텍
Priority date: 2008-08-20
Filing date: 2008-08-20
Publication date: 2011-01-25
Anticipated expiration: 2028-08-20
Also published as: KR20100022665A

Abstract

본 발명은 반도체 집적회로 설계 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 룰 베이스 검색 방식 및 패턴 베이스 검색 방식을 조합하여 광근접보정 전에 공정 친화적이지 않은 패턴을 미리 검출하여 공정 친화적인 패턴으로 설계 변경함으로써 공정 마진 및 수율을 향상시키는데 있다.The present invention relates to a method for designing a semiconductor integrated circuit, and the technical problem to be solved is a combination of a rule base search method and a pattern base search method to detect a non-process friendly pattern before optical proximity correction and change the design into a process friendly pattern. This improves process margins and yields.

이를 위해 본 발명은 반도체 소자를 제조하기 위한 다수의 패턴으로 이루어진 레이 아웃을 입력하는 레이 아웃 입력 단계와, 레이 아웃에서 미리 정해진 룰 베이스에 따라 취약점을 검색하는 제1취약점 검색 단계와, 레이 아웃에서 미리 저장된 패턴 베이스에 따라 취약점을 검색하는 제2취약점 검색 단계와, 레이 아웃에서 취약점이 없으면 광근접보정 단계를 수행하고, 레이 아웃에서 취약점이 있으면 레이 아웃 입력 단계로 복귀하는 취약점 클리어 판단 단계로 이루어진 반도체 집적회로 설계 방법을 개시한다.To this end, the present invention provides a layout input step of inputting a layout consisting of a plurality of patterns for manufacturing a semiconductor device, a first vulnerability search step of searching for vulnerabilities according to a predetermined rule base in the layout, and It consists of a second vulnerability search step of searching for vulnerabilities according to a pre-stored pattern base, and a vulnerability clear determination step of performing a near-field correction step if there are no vulnerabilities in the layout, and returning to the layout input step if there is a vulnerability in the layout. A semiconductor integrated circuit design method is disclosed.

반도체, 집적회로, DRC(Design Rule Check), hot spot, rule-based, pattern-based Semiconductor, integrated circuit, DRC (Design Rule Check), hot spot, rule-based, pattern-based

Description

Design method of semiconductor integrated circuit

본 발명은 반도체 집적회로 설계 방법에 관한 것이다.The present invention relates to a semiconductor integrated circuit design method.

일반적으로 시뮬레이션 기반의 광근접보정(OPC: Optical Proximity Correction) 방식은 90nm 이하 광근접보정의 기본적인 방법으로 알려져 있다. 특히, 파운드리 회사에서는 여러 가지 데이터베이스를 다루기 때문에, 취약점(hot spot, 공정 친화적이지 않은 패턴) 들의 형태가 같은 기술이라고 해도, 매우 다양한 패턴이 존재하게 된다. 따라서 종래의 통상적인 DRC(Design Rule Check)만으로는 모든 취약점에 대한 검출이 어렵다. 더불어, 모델 베이스(model base)로만 광근접보정을 하게 되면 다양한 취약점을 모두 처리하는 것이 어렵다. In general, simulation-based optical proximity correction (OPC) is known as the basic method of optical proximity correction below 90nm. In particular, because foundry companies deal with multiple databases, there are many different patterns, even if the same types of vulnerabilities (hot spots). Therefore, it is difficult to detect all vulnerabilities with conventional DRC (Design Rule Check). In addition, optical proximity correction only to the model base makes it difficult to address various vulnerabilities.

특히, 90nm급 이하의 반도체 공정 기술에서는 디자인 룰(design rule)이 급진적으로 제한되고 또한 복잡하며, 90nm급 이하의 포토 리소그래피(photo lithography) 공정에서는 광근접보정의 정확도를 저하시키는 많은 취약점이 존재함으로써, 공정 마진이 좁고 수율이 저하되는 문제가 있다.In particular, design rules are radically limited and complex in the semiconductor process technology of 90 nm and below, and many vulnerabilities exist that degrade the accuracy of optical proximity correction in the photo lithography process of 90 nm and below. However, there is a problem that the process margin is narrow and the yield decreases.

더욱이, 최근의 로우(low) k1 공정을 구현하기 위해서는 취약점의 발생을 최 소화해야 하는데, 상기와 같은 문제로 인하여 로우 k1 공정이 어렵다. 여기서, 로우 k1이란 포토 리소그래피에서 해상도를 나타내는 레일리의 수학식중 포토리소그래피 프로세스의 조건 등에 의해 결정되는 상수를 의미하며, 상기 k1 값이 작아짐에 따라 이를 low k1 포토리소그래피라고 부른다.Moreover, in order to implement a recent low k1 process, it is necessary to minimize the occurrence of vulnerabilities. Due to the above problem, the low k1 process is difficult. Here, the low k1 refers to a constant determined by the conditions of the photolithography process, etc. in Rayleigh's equation representing the resolution in photolithography, and as the k1 value decreases, this is called low k1 photolithography.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 룰 베이스 검색 방식 및 패턴 베이스 검색 방식을 조합하여 광근접보정 단계 전에 공정 친화적이지 않은 패턴을 미리 검출하여 공정 친화적인 패턴으로 설계 변경함으로써 공정 마진 및 수율을 향상시킬 수 있는 반도체 집적회로 설계 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to combine a rule base search method and a pattern base search method with a process-friendly pattern by detecting a pattern that is not process friendly before the optical proximity correction step. The present invention provides a method for designing a semiconductor integrated circuit that can improve process margin and yield by design change.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 집적회로 설계 방법은 반도체 소자를 제조하기 위한 다수의 패턴으로 이루어진 레이 아웃을 입력하는 레이 아웃 입력 단계와, 상기 입력된 레이 아웃에서 미리 정해진 룰 베이스(rule-based)에 따라 취약점을 검색하는 제1취약점 검색 단계와, 상기 입력된 레이 아웃에서 미리 저장된 패턴 베이스(pattern-based)에 따라 취약점을 검색하는 제2취약점 검색 단계와, 상기 입력된 레이 아웃에서 취약점이 없으면 광근접보정 단계를 수행하고, 상기 입력된 레이 아웃에서 취약점이 있으면 상기 레이 아웃 입력 단계로 복귀하는 취약점 클리어 판단 단계를 포함한다.In order to achieve the above object, a semiconductor integrated circuit design method according to the present invention includes a layout input step of inputting a layout formed of a plurality of patterns for manufacturing a semiconductor device, and a rule base predetermined in the input layout ( a first vulnerability search step of searching for vulnerabilities according to a rule-based, a second vulnerability search step of searching for vulnerabilities according to a pattern-based previously stored in the input layout, and the input layout If there is no vulnerability in the optical proximity correction step, if there is a vulnerability in the input layout includes a vulnerability clear determination step of returning to the layout input step.

여기서, 상기 제1취약점 검색 단계는 상기 레이 아웃의 모든 패턴과, 미리 정해진 패턴의 간격 범위, 미리 정해진 패턴의 연장 길이 범위 및 미리 정해진 비아홀의 개수 범위 중에서 적어도 어느 하나를 선택하여 상호 비교하고, 상기 비교 결과 상기 레이 아웃의 패턴중 적어도 하나가 상기 범위 내에 있을 경우 상기 취약 점 클리어 판단 단계에서 취약점이 있는 것으로 판단한다.The first vulnerability search step may be performed by comparing at least one of all patterns of the layout, a predetermined interval range of a predetermined pattern, an extended length range of a predetermined pattern, and a predetermined number of via holes. As a result of the comparison, when at least one of the patterns of the layout is within the range, it is determined that there is a vulnerability in the vulnerability clearing step.

상기 제2취약점 검색 단계는 상기 레이 아웃의 모든 패턴과, 패턴 라이브러리에 미리 저장된 다수의 패턴중 적어도 어느 하나를 선택하여 상호 비교하고, 상기 비교 결과 상기 레이 아웃의 패턴중 적어도 하나가 상기 패턴 라이브러리에 저장된 패턴과 일치할 경우 상기 취약점 클리어 판단 단계에서 취약점이 있는 것으로 판단한다.In the searching for the second vulnerability point, at least one of all the patterns of the layout and a plurality of patterns previously stored in the pattern library is selected and compared with each other. At least one of the patterns of the layout is compared to the pattern library. If it matches the stored pattern, it is determined that there is a vulnerability in the vulnerability clear determination step.

상기 취약점 클리어 판단 단계에서 상기 레이 아웃 입력 단계로 복귀한 후에는 상기 레이 아웃의 패턴 중에서 상기 취약점과 대응되는 동일 레이어의 패턴을 포토 공정 또는 광근접보정에 친화적인 패턴으로 변경한다.After returning to the layout input step in the vulnerability clear determination step, the pattern of the same layer corresponding to the vulnerability among the patterns of the layout is changed into a pattern friendly to photo process or optical proximity correction.

상기 취약점 클리어 판단 단계에서 상기 레이 아웃 입력 단계로 복귀한 후에는 상기 레이 아웃의 패턴 중에서 상기 취약점과 대응되는 다른 레이어의 패턴을 포토 공정 또는 광근접보정에 친화적인 패턴으로 변경한다.After returning to the layout input step in the vulnerability clear determination step, the pattern of another layer corresponding to the vulnerability among the patterns of the layout is changed to a pattern friendly to photo process or optical proximity correction.

상술한 바와 같이, 본 발명에 따른 반도체 집적회로 설계 방법은 룰 베이스 검색 방식 및 패턴 베이스 검색 방식을 조합하여 광근접보정 전에 공정 친화적이지 않은 패턴을 미리 검출하여 공정 친화적인 패턴(포토 공정 및 광근접보정에 친화적인 패턴)으로 설계 변경함으로써 공정 마진 및 수율을 향상시킬 수 있다.As described above, the semiconductor integrated circuit design method according to the present invention combines a rule base search method and a pattern base search method to detect a process-friendly pattern in advance before optical proximity correction to process-friendly patterns (photo process and optical proximity). Design margins can improve process margins and yields.

또한, 본 발명은 상기와 같이 광근접보정 전에 미리 공정 친화적인 패턴으로 레이 아웃을 변경함으로써, 광근접보정에 소요되는 시간(turn around time: TAT)을 상당히 단축시킬 수 있다. In addition, the present invention can significantly shorten the turn around time (TAT) for optical proximity correction by changing the layout in a process-friendly pattern before optical proximity correction as described above.

더불어, 본 발명은 광근접보정에 대한 재작업(rework)을 줄일 뿐만 아니라 광근접보정에 대한 검증(verification)을 생략할 수도 있다.In addition, the present invention not only reduces rework for optical proximity correction but also omits verification for optical proximity correction.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 본 발명은 컴퓨터에 의해 구현되는 소프트웨어 애플리케이션으로 구현 가능하며, 이와 관련하여 본 발명을 설명한다. 그러나 본 발명은 하드웨어로 구현될 수도 있으며, 또한 본 명세서에서 설명하지 않는 다른 모듈 또는 기능을 포함할 수도 있다.Here, the present invention can be implemented as a software application implemented by a computer, and the present invention will be described in this regard. However, the invention may be implemented in hardware and may also include other modules or functions not described herein.

도 1은 본 발명에 따른 반도체 집적회로 설계 방법을 도시한 순서도이다.1 is a flowchart illustrating a method for designing a semiconductor integrated circuit according to the present invention.

도 1에 도시된 바와 같이 본 발명에 따른 반도체 집적회로 설계 방법은 레이 아웃 입력 단계(S1), 제1취약점 검색 단계(S2), 제2취약점 검색 단계(S3), 취약점 클리어 판단 단계(S4), DRC/MDP 단계(S5), OPC 단계(S6), 검증 단계(S7), 패턴 생성 단계(S8), 마스크 팹인 단계(S9) 및 웨이퍼 노광 단계(S10)를 포함한다.As shown in FIG. 1, the method for designing a semiconductor integrated circuit according to the present invention includes a layout input step S1, a first vulnerability search step S2, a second vulnerability search step S3, and a vulnerability clear determination step S4. And a DRC / MDP step S5, an OPC step S6, a verification step S7, a pattern generation step S8, a mask fab step S9, and a wafer exposure step S10.

상기 레이 아웃 입력 단계(S1)에서는 반도체 소자를 제조하기 위한 다수의 패턴으로 이루어진 레이 아웃을 입력한다. 물론, 이러한 레이 아웃 입력 단계(S1)에서 레이 아웃의 변경 및 보정도 가능하다. 여기서, 상기 레이 아웃은 다수의 레 이어로 이루어지며, 각 레이어마다 다수의 패턴이 형성되어 있다.In the layout input step S1, a layout including a plurality of patterns for manufacturing a semiconductor device is input. Of course, the layout can be changed and corrected in the layout input step S1. Here, the layout is composed of a plurality of layers, a plurality of patterns are formed for each layer.

상기 제1취약점 검색 단계(S2)에서는 상기 입력된 레이 아웃에서 미리 정해진 룰 베이스(rule-based)에 따라 취약점을 검색한다. 즉, 레이 아웃을 이루는 각 레이어를 하나씩 로딩한 후, 그 레이어에 구비된 패턴들에서 취약점이 있는지 검색한다. 좀 더 구체적으로 설명하면, 레이어의 모든 패턴과, 미리 정해진 룰(rule) 즉, 미리 정해진 패턴의 간격 범위, 미리 정해진 패턴의 연장 길이 범위 및 미리 정해진 비아홀의 개수 범위 중에서 적어도 어느 하나를 선택하여 상호 비교한다. 물론, 상기 비교 결과 상기 레이 아웃의 패턴중 적어도 하나가 상기 범위 내에 있을 경우 상기 취약점 클리어 판단 단계(S4)에서 취약점이 있는 것으로 판단한다. 더불어, 이러한 룰은 상기 기재된 것 외에도 상당히 다양하게 존재하며 설정할 수 있다.In the first vulnerability search step (S2), the vulnerability is searched according to a rule-based predetermined in the input layout. In other words, each layer constituting the layout is loaded one by one, and then the pattern included in the layer is searched for a vulnerability. In more detail, at least one of all patterns of a layer and a predetermined rule, that is, a range of intervals of a predetermined pattern, a range of extension lengths of a predetermined pattern, and a range of a number of predetermined via holes, may be selected. Compare. Of course, if at least one of the patterns of the layout is within the range as a result of the comparison, it is determined that there is a vulnerability in the vulnerability clear determination step (S4). In addition, such rules exist and can be set in various ways in addition to those described above.

상기 제2취약점 검색 단계(S3)에서는 상기 입력된 레이 아웃에서 미리 저장된 패턴 베이스(pattern-based)에 따라 취약점을 검색한다. 즉, 레이 아웃을 이루는 각 레이어를 하나씩 로딩한 후, 그 레이어에 구비된 패턴들에서 취약점이 있는지 검색한다. 좀 더 구체적으로 설명하면, 레이어의 모든 패턴과, 패턴 라이브러리에 미리 저장된 다수의 패턴중 적어도 어느 하나를 선택하여 상호 비교한다. 물론, 상기 비교 결과 상기 레이 아웃의 패턴중 적어도 하나가 상기 패턴 라이브러리에 저장된 패턴과 일치할 경우 상기 취약점 클리어 판단 단계(S4)에서 취약점이 있는 것으로 판단한다.In the second vulnerability search step (S3), the vulnerability is searched according to a pattern-based previously stored in the input layout. In other words, each layer constituting the layout is loaded one by one, and then the pattern included in the layer is searched for a vulnerability. In more detail, at least one of all patterns of the layer and a plurality of patterns previously stored in the pattern library is selected and compared with each other. Of course, if at least one of the patterns of the layout matches the pattern stored in the pattern library, it is determined that there is a vulnerability in the vulnerability clear determination step (S4).

상기 취약점 클리어 판단 단계(S4)에서는 상기 제1취약점 검색 단계(S2) 및 상기 제2취약점 검색 단계(S3)에서 레이 아웃의 패턴에 취약점이 있었는지 없었는지 판단한다. 여기서, 취약점이 없으면 클리어된 것으로 판단하여 다음 단계인 DRC/MDP 단계(S5)를 수행하고, 취약점이 있으면 클리어되지 않은 것으로 판단하여 레이 아웃 입력 단계(S1)로 복귀한다.In the vulnerability clear determination step (S4), it is determined whether there is a vulnerability in the layout pattern in the first vulnerability search step (S2) and the second vulnerability search step (S3). In this case, if there is no vulnerability, it is determined to be cleared, and then DRC / MDP step S5 is performed.

상기와 같이 취약점 클리어 판단 단계에서 상기 레이 아웃 입력 단계로 복귀한 후에는 상기 레이 아웃의 패턴 중에서 상기 취약점과 대응되는 동일 레이어의 패턴을 포토 공정 또는 광근접보정에 친화적인 패턴으로 변경 및 보정한다.After returning to the layout input step in the vulnerability clear determination step, the pattern of the same layer corresponding to the vulnerability among the patterns of the layout is changed and corrected into a pattern friendly to photo process or optical proximity correction.

또한, 상기 취약점 클리어 판단 단계에서 상기 레이 아웃 입력 단계로 복귀한 후에는 상기 레이 아웃의 패턴 중에서 상기 취약점과 대응되는 다른 레이어의 패턴을 포토 공정 또는 광근접보정에 친화적인 패턴으로 변경 및 보정한다.In addition, after returning to the layout input step in the vulnerability clear determination step, a pattern of another layer corresponding to the vulnerability among the patterns of the layout is changed and corrected into a pattern friendly to photo process or optical proximity correction.

즉, 상기 레이 아웃에 구비된 패턴의 변경 및 보정은 취약점과 대응되는 동일 레이어의 패턴에 직접 가해지거나, 또는 다른 레이어의 패턴에 간접적으로 가해질 수 있다. 이와 같이 다른 레이어의 패턴에 변경 및 보정이 가해진다고 해도, 각 레이어의 패턴 들은 상호간 영향을 미치기 때문에 전체적인 레이 아웃은 공정 친화적으로 변경 및 보정될 수 있다.That is, the change and correction of the pattern included in the layout may be directly applied to the pattern of the same layer corresponding to the vulnerability or indirectly to the pattern of another layer. Even if changes and corrections are made to the patterns of other layers in this way, the overall layout can be changed and corrected process-friendly because the patterns of each layer have mutual influences.

이하의 단계 S5 내지 단계 S10은 종래와 동일 및 유사하다. 따라서 이를 간단히 설명한다.The following steps S5 to S10 are the same as and similar to the prior art. Therefore, this is briefly explained.

상기 DRC/MDP 단계(S5)에서는 통상의 DRC(Design Rule Check) 방식을 이용하여 상기 레이 아웃의 패턴을 검토하며, 이후 MDP(Mask Data Preparation) 즉, 마스크 데이터를 준비한다.In the DRC / MDP step (S5), the pattern of the layout is reviewed using a conventional design rule check (DRC) method, and then mask data preparation (MDP), that is, mask data is prepared.

상기 OPC 단계(S6)에서는 통상의 OPC(Optical Proximity Correction) 방식을 이용하여 광근접효과에 따른 레이 아웃의 패턴을 변경 및 보정한다.In the OPC step (S6), the layout pattern according to the optical proximity effect is changed and corrected using a conventional optical proximity correction (OPC) scheme.

상기 검증 단계(S7)에서는 시뮬레이션을 통하여 상기 OPC에 따른 레이 아웃의 패턴에 불량이 있는지 없는지 검증한다. 이러한 검증에서 불량이 없으면 다음의 패턴 생성 단계(S8)를 수행하고, 불량이 있으면 레이 아웃 입력 단계(S1)로 복귀한다.In the verification step (S7) it is verified through the simulation whether there is a defect in the pattern of the layout according to the OPC. In the verification, if there is no defect, the next pattern generation step S8 is performed. If there is a defect, the process returns to the layout input step S1.

상기 패턴 생성 단계(S8)에서는 상기와 같이 하여 완성된 레이 아웃의 패턴 들을 패턴 발생기를 이용하여 마스크에 옮긴다. 이를 위한 컴퓨터 시스템과 광학 시스템은 이미 주지되어 있다.In the pattern generation step S8, the patterns of the layout completed as described above are transferred to a mask using a pattern generator. Computer systems and optical systems for this are already well known.

상기 마스크 팹인 단계(S9)에서는 상기와 같이 하여 완성된 마스크를 웨이퍼 노광 장치에 장착한다.In step S9, which is the mask fab, the mask completed as described above is mounted on the wafer exposure apparatus.

마지막으로, 상기 웨이퍼 노광 단계(S10)에서는 상기 마스크가 장착된 노광 장치를 이용하여 웨이퍼에 소정 패턴이 전사되도록 한다.Finally, in the wafer exposing step S10, a predetermined pattern is transferred onto the wafer using the exposure apparatus equipped with the mask.

이와 같이 하여, 본 발명에 따른 반도체 집적회로 설계 방법은 룰 베이스 검색 방식 및 패턴 베이스 검색 방식을 조합하여 광근접보정 전에 공정 친화적이지 않은 패턴을 미리 검출하여 공정 친화적인 패턴(포토 공정 및 광근접보정에 친화적인 패턴)으로 설계 변경함으로써 공정 마진 및 수율을 향상시킬 수 있다.In this way, the semiconductor integrated circuit design method according to the present invention combines a rule base search method and a pattern base search method to detect a process-friendly pattern in advance before optical proximity correction to process-friendly patterns (photo process and optical proximity correction). Design-friendly patterns can improve process margins and yields.

더불어, 본 발명은 광근접보정에 대한 재작업(rework)을 줄일 뿐만 아니라 광근접보정에 대한 검증(verification)도 경우에 따라서 생략할 수 있다.In addition, the present invention not only reduces rework for optical proximity correction but also omits verification for optical proximity correction in some cases.

도 2a 및 도 2b는 본 발명에 따른 반도체 집적회로 설계 방법중 분석의 일례를 도시한 평면도이다.2A and 2B are plan views showing an example of analysis in a semiconductor integrated circuit design method according to the present invention.

도 2a에 도시된 바와 같이 본 발명에서는 패턴 베이스 방식에 의해 메탈(1)과 폴리(2)에서의 라인 엔드(line end)의 임계치수(Critical Dimension: CD)를 확인할 수 있다.As shown in FIG. 2A, in the present invention, a critical dimension (CD) of line ends in the metal 1 and the poly 2 may be confirmed by a pattern base method.

또한, 도 2b에 도시된 바와 같이 본 발명에서는 패턴 베이스 방식에 의해 코너 크랙 여부를 검출할 수도 있다.In addition, as shown in FIG. 2B, the present invention may detect whether the corner is cracked by a pattern base method.

도 3은 본 발명에 따른 반도체 집적회로 설계 방법중 취약점의 개선율을 도시한 것이다.3 illustrates the improvement rate of vulnerability in the semiconductor integrated circuit design method according to the present invention.

도 3에 도시된 바와 같이 취약점을 갖는 각종 패턴 들이 미리 패턴 라이브러리에 저장될 수 있다. 이러한 패턴 라이브러리를 이용하여 레이 아웃에 형성되어 있는 모든 패턴 들을 검사하며, 상기 레이 아웃에 상기 패턴 라이브러리에 있는 패턴과 일치하는 패턴이 있을 경우 그 개수를 카운트한다. 물론, 이러한 취약점은 레이 아웃 입력 단계에서 변경 및 보정된다.As shown in FIG. 3, various patterns having vulnerabilities may be stored in the pattern library in advance. All patterns formed in the layout are inspected using the pattern library, and the number is counted when there is a pattern in the layout that matches the pattern in the pattern library. Of course, these vulnerabilities are modified and corrected at the layout input stage.

일례로, 도 3을 참조하면, 패턴 라이브러리에는 라인_엔드_첵(line_end_check)으로 정의되는 패턴이 미리 저장될 수 있다. 이러한 패턴 라이 브러리의 패턴과 레이 아웃에 있는 패턴을 상호 비교한 결과, 상기 라인_엔드_첵으로 정의되는 취약점이 13개가 검출되었다. 이에 따라, 레이 아웃 입력 단계에서 상기 라인_엔드_첵 이라는 취약점이 공정 친화적인 패턴으로 변경 및 보정된다. 이후, 다시 상기의 방법으로 레이 아웃의 패턴이 검색된다. 이러한 검색 후 만약 상기 라인_엔드_첵이 다시 검출되지 않았다면 취약점에 대한 개선율은 100%이다.For example, referring to FIG. 3, a pattern defined as line_end_check may be stored in the pattern library in advance. As a result of comparing the pattern of the pattern library with the pattern in the layout, 13 vulnerabilities defined by the line_end_ \ were detected. Accordingly, in the layout input step, the vulnerability of line_end_k is changed and corrected to a process friendly pattern. Then, the pattern of the layout is searched again by the above method. After this search, if the line end is not detected again, the improvement rate for the vulnerability is 100%.

이러한 방식으로 3_라인_첵(3_line_check), 코너_크랙_첵(corner_crack_check), 코너_조그_첵(corner_jog_check), 코너_노치_첵(corner_notch_check) 등이 검색되며, 그 결과에 따른 취약점의 개수 및 개선율이 파악된다.In this way, 3_line_check, corner_crack_check, corner_jog_check, and corner_notch_check are searched, and the number of vulnerabilities according to the result is found. And improvement rate is identified.

도 3에 도시된 바와 같이 본 발명에 따른 방식을 이용하면 취약점에 따른 개선율은 대략 50~100%에 이르는 것으로 알 수 있다. 즉, 설계 디자인 룰에 따라 취약점에 대한 개선율이 모두 100%가 되는 것은 아니지만, 상당한 수치까지 높일 수 있다. 더불어, 최대 개선율은 이론 및 실험적으로 충분히 예상할 수 있으며, 예를 들어 특정 패턴에 대한 개선율은 50% 이상이 되면 취약점이 클리어된 것으로 판단하고 다음의 DRC/MDP 단계가 수행되도록 세팅할 수 있다. 다르게 설명하면 특정 패턴마다 개선율의 최대치를 설정해 놓고, 그 개선율 이상이 되면 레이 아웃 입력 단계로 복귀하지 않고, DRC/MDP 단계가 수행되도록 할 수 있다.As shown in Figure 3, using the method according to the present invention can be seen that the improvement rate according to the vulnerability reaches approximately 50-100%. In other words, not all of the improvements to vulnerabilities are 100% according to the design design rules, but they can be raised to a significant level. In addition, the maximum improvement rate can be predicted sufficiently theoretically and experimentally. For example, if the improvement rate for a specific pattern is 50% or more, the vulnerability can be determined to be cleared and the next DRC / MDP step can be set to be performed. In other words, the maximum improvement rate may be set for each specific pattern. If the improvement rate is higher than the improvement rate, the DRC / MDP step may be performed without returning to the layout input step.

한편, 상술한 바와 같이 레이 아웃중 패턴의 보정 및 변경은 동일 레이어가 아닌 다른 레이어에서도 이루어질 수 있다고 하였다. 예를 들면, 도 3에서 3_라인_첵의 경우 가운데 패턴이 특히 취약하여 균일성을 떨어뜨릴 수 있다. 더불어, 이러 한 패턴은 게이트 레이어일 수 있다. 이때, 상기 게이트 레이어의 취약 패턴을 보정 및 변경하는 것이 아니라, 그 하부의 액티브 레이어의 패턴을 보정 및 변경함으로써, 상기 취약 패턴에 따른 마진 저하 및 수율 저하 현상을 개선할 수 있다.On the other hand, as described above, the correction and change of the pattern during the layout can be made in other layers than the same layer. For example, in the case of 3_line_ 'in FIG. 3, the middle pattern is particularly weak, which may lower the uniformity. In addition, the pattern may be a gate layer. In this case, by not correcting and changing the weak pattern of the gate layer, but by correcting and changing the pattern of the active layer under the gate layer, margin reduction and yield reduction phenomenon according to the weak pattern may be improved.

이와 같이 하여 본 발명은 90nm 급뿐만 아니라 65nm급에서도 효과적인 공정 마진 및 수율 향상이 예상된다.Thus, the present invention is expected to improve the process margin and yield effective not only 90nm class but also 65nm class.

도 4는 본 발명에 따른 반도체 집적회로 설계 방법을 구현하는 컴퓨터 시스템을 도시한 블록도이다.4 is a block diagram illustrating a computer system implementing a method for designing a semiconductor integrated circuit according to the present invention.

본 발명에 따른 반도체 집적회로 설계 방법은 상술한 바와 같이 일례로 개인용 컴퓨터 및 그에 장착된 소프트웨어 애플리케이션으로 구현될 수 있다.As described above, the method for designing a semiconductor integrated circuit according to the present invention may be implemented as a personal computer and a software application mounted thereto as an example.

일례로, 개인용 컴퓨터(10)는 음극선관(CRT), 액정 디스플레이 등과 같은 디스플레이 유닛(14), 처리 유닛(16) 및 사용자가 개인용 컴퓨터에 의해 실행되는 소프트웨어 애플리케이션과 대화하도록 하는 하나 이상의 입력/출력 장치(18)를 포함할 수도 있다. 도시된 예에서, 입력/출력 장치(18)는 키보드(20) 및 마우스(22)를 포함할 수도 있지만, 프린터, 스캐너 등과 같은 다른 주변 장치를 포함할 수도 있다. 처리 유닛(16)은 CPU(24), 하드디스크, 테이프 드라이브, 광 디스크 시스템, 착탈식 디스크 시스템 등과 같은 영구 기억 장치(26) 및 메모리(28)를 더 포함할 수도 있다. CPU(24)는 영구 저장 장치(26) 및 메모리(28)를 제어할 수도 있다. 통상, 소프트웨어 애플리케이션은 영구 저장 장치(26)에 영구적으로 기억될 수도 있고, 소프트웨어 애플리케이션이 CPU(24)에 의해 실행될 때 메모리(28)로 로딩될 수 도 있다. 도시된 예에서는, 메모리(28)가 본 발명에 따른 집적회로 설계 방법에 관련된 소프트웨어 애플리케이션(30)을 포함할 수도 있다. 집적회로 설계 방법에 관련된 소프트웨어 애플리케이션(30)은 CPU(24)에 의해 실행되는 하나 이상의 소프트웨어 모듈로서 구현될 수 도 있다. 본 발명에 따르면, 집적회로 설계 방법은 하드웨어를 사용하여 구현될 수도 있고, 클라이언트/서버 시스템, 웹 서버, 메인 프레임 컴퓨터, 워크스테이션 등과 같은 다른 유형의 컴퓨터 시스템에 구현될 수도 있다.In one example, personal computer 10 includes display unit 14, such as cathode ray tube (CRT), liquid crystal display, processing unit 16, and one or more inputs / outputs that allow a user to interact with a software application executed by the personal computer. Device 18 may also be included. In the example shown, input / output device 18 may include a keyboard 20 and a mouse 22, but may also include other peripheral devices such as printers, scanners, and the like. The processing unit 16 may further include a permanent storage device 26 and a memory 28, such as a CPU 24, a hard disk, a tape drive, an optical disk system, a removable disk system, and the like. The CPU 24 may control the persistent storage 26 and the memory 28. Typically, a software application may be stored permanently in permanent storage 26 or may be loaded into memory 28 when the software application is executed by CPU 24. In the example shown, the memory 28 may include a software application 30 related to the integrated circuit design method according to the present invention. The software application 30 related to the integrated circuit design method may be implemented as one or more software modules executed by the CPU 24. In accordance with the present invention, integrated circuit design methods may be implemented using hardware or may be implemented in other types of computer systems, such as client / server systems, web servers, mainframe computers, workstations, and the like.

이상에서 설명한 것은 본 발명에 따른 반도체 집적회로 설계 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing a semiconductor integrated circuit design method according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims of the present invention Without departing from the gist of the present invention, one of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

도 4는 본 발명에 따른 반도체 집적회로 설계 시스템을 도시한 블록도이다.4 is a block diagram illustrating a semiconductor integrated circuit design system according to the present invention.

Claims

A layout input step of inputting a layout comprising a plurality of patterns for manufacturing a semiconductor device;

A first vulnerability search step of searching for a vulnerability according to a rule-based predetermined in the input layout;

A second vulnerability search step of searching for a vulnerability according to a pattern-based previously stored in the input layout; And,

And performing a near-field correction step if there is no vulnerability in the input layout and returning to the layout input step if there is a vulnerability in the input layout.

The method of claim 1,

The first vulnerability search step

With all the patterns in the layout,

Select at least one of the interval range of the predetermined pattern, the extension length range of the predetermined pattern, and the number range of the predetermined via hole, and compare with each other;

As a result of the comparison, when at least one of the patterns of the layout is within the interval range of the predetermined pattern, the extension length range of the predetermined pattern, or the predetermined number of via holes, it is determined that there is a vulnerability in the vulnerability clear determination step. A semiconductor integrated circuit design method.

The method of claim 1,

The second vulnerability search step

With all the patterns in the layout,

Select and compare at least one of a plurality of patterns previously stored in the pattern library,

And if the at least one of the patterns of the layout matches the pattern stored in the pattern library, it is determined that there is a vulnerability in the vulnerability clear determination step.

The method of claim 1,

After returning to the layout input step in the vulnerability clear determination step

The pattern of the same layer corresponding to the weakness according to the rule base or the weakness according to the pattern base among the patterns of the layout is changed to a pattern friendly to photo process or optical proximity correction.

The method of claim 1,

And changing a pattern of another layer corresponding to a weakness according to the rule base or a weakness according to the pattern base among the patterns of the layout to a pattern friendly to photo process or optical proximity correction.