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KR101008379B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

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KR101008379B1
KR101008379B1 KR1020080034644A KR20080034644A KR101008379B1 KR 101008379 B1 KR101008379 B1 KR 101008379B1 KR 1020080034644 A KR1020080034644 A KR 1020080034644A KR 20080034644 A KR20080034644 A KR 20080034644A KR 101008379 B1 KR101008379 B1 KR 101008379B1
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film transistor
gate electrode
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송정근
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Abstract

본 발명은 박막 트랜지스터에 관한 것으로서, 상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 상기 게이트 절연막을 통하여 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함하고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함한다. 이로 인해, 별도의 증착 공정이나 식각 공정 없이 대기 환경에서 행해지는 잉크젯 인쇄 방식을 이용하여 박막 트랜지스터의 모든 막을 형성하므로, 제조 시간과 제조 비용이 줄어들고, 동일한 조건하에 동일한 유기 물질을 이용하여 게이트 전극과 소스 및 드레인 전극을 형성하므로, 제조 비용이나 제조 시간이 더욱이 줄어든다.
잉크젯, 잉크젯프린팅, 유기박막트랜지스터, OTFT, 표면처리, PVP, OTFT, 용액공정

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-023-02, 과제명: RFID 시스템 고도화 기술개발].
현재 대부분의 박막 트랜지스터는 비정질 실리콘(amorphous silicon)이나 다결정 실리콘과 같은 무기 물질을 이용하여 제조되는 무기물 박막 트랜지스터이다. 이러한 무기물 박막 트랜지스터는 고진공, 고온 및 고청정 상태 등의 환경에서 제조되어야 되므로, 높은 제조 비용이 소요된다.
반면에, 유기 물질을 사용하여 제조되는 유기 박막 트랜지스터는 경량화 및 박막화가 용이하고, 간단한 제조 공정으로 인해 제조 비용이 낮다는 특성이 있다. 또한 유기 박막 트랜지스터는 저온 환경에서 제조가 가능하므로, 플라스틱과 같은 플렉시블(flexible) 기판을 이용하여 형성될 수 있으므로 전자 태그(tag)라고 불리는 RFID(radio frequency identification) 태그나 플렉시블 표시 장치 등에 사용될 수 있다. 따라서 이러한 무기물 박막 트랜지스터를 대체할 차세대 소자로서 활발한 연구가 진행되고 있다.
일반적으로 유기 박막 트랜지스터는 펜타센(Pentacene) 등 단분자를 진공 증착하여 제조되거나 용액 공정을 이용하여 제조될 수 있다.
단분자를 이용한 진공 증착 방식은 무기물 박막 트랜지스터의 특성과 유사하거나 더 우수한 특성을 갖는 유기 박막 트랜지스터를 제조할 수 있지만, 고가의 진공 증착 장비를 사용하기 때문에, 제조 비용이 증가하며, 제조 공정이 복잡해진다.
한편, 용액 공정은 고분자 물질을 이용하며, 자기 정렬 방식(self-assemble monolayer, SAM), 도포 방식 및 인쇄 방식 등이 있다. 이러한 용액 공정을 이용하여 박막 트랜지스터를 제조할 경우, 박막 트랜지스터의 모든 층을 용액 공정을 통해 형성하는 대신에 일부 층은 용액 공정을 사용하여 형성하고 나머지 일부 층은 진공 증착 방식을 이용하는 형성하는 혼합 방식이 일반적이다.
이처럼, 박막 트랜지스터의 모든 층이 용액 공정으로 형성되지 않으므로, 제조 공정이 복잡해진다. 또한 용액 공정 방식과 진공 증착 방식의 환경 조건이 서로 상이하므로, 많은 설비 투자비가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 제조 비용을 줄이고, 제조 공정을 단순화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 박막 트랜지스터의 동작 특성을 향상시키는 것이다.
본 발명의 한 특징에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 상기 게이트 절연막을 통하여 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함하고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함한다.
본 발명의 한 특징에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 상기 게이트 절연막의 표면에 형성된 표면 처리막, 그리고 상기 표면 처리막을 통해 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함한다.
본 발명의 다른 특징에 따른 박막 트랜지스터의 제조 방법은 기판 위에 제1 용액을 이용하여 제1 조건의 용액 공정으로 게이트 전극을 형성하는 단계, 상기 게 이트 전극과 다른 층에, 상기 제1 용액을 이용하여 상기 제1 조건의 용액 공정으로 소스 전극 및 드레인 전극을 형성하는 단계, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 제2 용액을 이용하여 제2 조건의 용액 공정으로 게이트 절연막을 형성하는 단계, 그리고 제3 용액을 이용하여 제3 조건의 용액 공정으로 상기 게이트 전극과 중첩하게 반도체를 형성하는 단계를 포함하고, 상기 용액 공정은 모두 동일한 용액 공정이다.
본 발명의 또 다른 특징에 따른 다이오드는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 상기 게이트 절연막을 통하여 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함하고, 상기 게이트 절연막을 상기 게이트 전극의 일부분에 형성되어 있고, 상기 게이트 절연막이 형성되지 않은 부분은 상기 드레인 전극과 직접 연결되어 있다.
이와 같이, 별도의 증착 공정이나 식각 공정 없이 대기 환경에서 행해지는 잉크젯 인쇄 방식을 이용하여 유기 박막 트랜지스터의 모든 막을 형성하므로, 제조 시간과 제조 비용이 줄어들고, 동일한 조건하에 동일한 유기 물질을 이용하여 게이트 전극과 소스 및 드레인 전극을 형성하므로, 제조 비용이나 제조 시간이 더욱이 줄어든다.
또한, 게이트 절연막을 표면 처리하여 게이트 절연막의 접촉각을 감소시켜 그 위에 도포되는 용액의 평탄도를 균일화시킴으로써, 유기 반도체의 결정성이 증 가하여 유기 박막 트랜지스터의 동작 특성이 향상된다.
또한, 잉크젯 인쇄 방식을 통해 게이트 전극의 전면이 아니라 원하는 부분에만 게이트 절연막을 형성하므로, 별도의 식각 공정 등을 통한 별도의 비아홀(via hole)없이, 게이트 전극과 다른 층에 형성된 소스 또는 드레인 전극과의 직접 연결이 가능해지므로, 제조 시간과 제조 비용이 더욱더 줄어든다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 유기 박막 트랜지스터에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 배치도이고, 도 2은 도 1의 유기 박막 트랜지스터를 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고하면, 기판(10) 위에 게이트 전극(20)을 형성한다. 게이트 전극(20)은 기판(10)의 어느 한 방향으로 뻗어 있는 게이트선(도시하지 않음)과 연결되어 있으며 게이트 신호를 인가받는다.
본 실시예에서, 기판(10)은 PEN(polyethylene- naphthelate), PET (polyethyleneterephehalate)을 사용하고 있지만, 폴리이미드(polyimide), 폴리 카보네이트(polycarbonate), 폴리에테르설폰(polyethersulphone) 등과 같은 플라스틱, 유리 또는 규소 등을 사용할 수 있다.
게이트 전극(20)의 원하는 부분에 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 유기 절연 물질로 만들어질 수 있으며 폴리비닐페놀(polyvinyl phenol) 또는 그 유도체, 폴리이미드(polyimide)계 화합물, 폴리비닐알코올(polyvinyl alcohol)계 화합물, 폴리플루오란(polyfluorane)계 화합물, 파릴렌(parylene) 등의 용해성 고분자 화합물을 포함하는 것이 바람직하다. 이러한 유기 절연 물질의 한 예는 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate, PGMEA) 용매에 폴리 4-비닐페놀(poly 4-vinylphenol, PVP)를 약 15wt%로 혼합하여 생성된 PVP 잉크일 수 있다.
게이트 절연막(30) 위에는 소스 전극(40) 및 드레인 전극(50)이 형성되어 있다. 소스 전극(40) 및 드레인 전극(50)은 게이트 전극(20)을 중심으로 소정 간격을 두고 마주하고 있다.
소스 전극(40)은 게이트선과 교차하는 방향으로 형성되어 있는 데이터선(도시하지 않음)과 연결되어 있으며 데이터 신호를 인가받는다. 드레인 전극(50)은 데이터선과 분리되어 있으며 섬형일 수 있다. 게이트 전극(20)을 중심으로 서로 이격되어 있는 소스 전극(40)과 드레인 전극(50) 사이 부분(이하, "채널 영역"이라 칭함), 채널 영역 부근의 일부 소스 전극 (40) 및 드레인 전극(50) 위에 유기 반도체(60)가 형성되어 있다.
유기 반도체(60)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있다. 유기 반도체(60)는 펜타센(pentacene)의 치환기를 포함하는 유도체를 포함할 수 있다. 본 실시예에서, 유기 반도체(60)를 형성하기 위해 사용되는 용액은 클로로벤젠(chlorobensene)과 아니솔(anisosle)의 유기 용매에 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, 이하 'TIPS 펜타센'이라 한다)을 약 1wt%의 비율로 섞어 제조되거나, P3HT(poly(3-hexylthoipene))를 사용할 수 있다.
본 실시예에서, 게이트 전극(10), 게이트 절연막(20), 소스 전극(40) 및 드레인 전극(50), 그리고 유기 반도체(60)는 상온 및 상압 환경, 즉 대기 환경에서 행해지는 잉크젯 인쇄 방식(inkjet printing)의 용액 공정을 통해 형성된다. 즉, 해당 용액을 해당 부위에 적하하여 원하는 패턴을 형성하는데, 이때, 원하는 부분 이외의 다른 부분으로 해당 용액이 흐르는 것을 막는 격벽(bank)은 필요하지 않다, 즉, 적하 되는 잉크의 점도를 적절히 조절하고, 액적이 약 50pl 이하를 유지하도록 적하 조건을 확보하며, 표면 에너지 조절을 통하여 적하된 잉크 용액의 퍼짐성을 최대한 줄일 수가 있으므로, 별도의 격벽 형성 없이 약 100㎛이하의 미세 패턴을 형성하는 것이 가능하다.
게이트 전극(20), 소스 전극(40) 및 드레인 전극(50)은 모두 동일한 유기 물질로 형성된다. 본 실시예에서 게이트 전극(20), 소스 전극(40) 및 드레인 전극(50)을 형성하기 위해 사용되는 유기 물질의 한 예는 전도성 나노 실버 잉크이지만, 이와는 달리 다른 유기 물질을 사용할 수 있다.
하지만, 본 실시예와는 달리, 게이트 전극(20), 소스 전극(40) 및 드레인 전극(50) 중 적어도 하나 또는 전부는 서로 다른 전도성 잉크로 만들어질 수도 있다. 예를 들면 PEDOT:PSS, Au 잉크, Cu 잉크 등 전도성 전자 잉크가 사용될 수 있다.
그러면 도 2에 도시한 유기 박막 트랜지스터의 제조 방법에 대하여 설명한다.
먼저, 기판(10) 위에 전도성 나노 실버 잉크와 같은 유기 물질을 잉크젯 인쇄 방식으로 적하하여 게이트 전극(20)을 형성한다. 즉, 기판(10) 위의 해당 부분에 전도성 나노 실버 잉크를 약 20㎛ 내지 약 200㎛, 바람직하게는 약 100㎛의 선폭과 약 300㎚ 내지 약 500nm, 바람직하게는 약 360㎚의 두께로 적하한 후, 약 120℃ 내지 150℃, 바람직하게는 약 140℃ 에서 약 2분 내지 약 30분, 바람직하게는 약 10분 동안 건조시켜 게이트 전극(10)을 형성한다. 이때 형성된 게이트 전극(20)의 면저항은 약 1.4 Ω/sq 내지 약 20 Ω/sq이하 일 수 있다.
다음 게이트 전극(20) 위에 PVP 잉크와 같은 유기 절연 물질을 잉크젯 인쇄 방법으로 적하하여 게이트 전극(20)의 일부분을 도포하는 PVP 패턴을 형성한다. 이때, PVP 잉크의 액적은 약 20㎛ 내지 약 200㎛, 바람직하게는 약 44.26㎛ 의 평균 지름과 약 20pl 내지 약 50pl, 바람직하게는 약 45.41pl 의 부피를 가질 수 있다. 그런 다음, 약 100℃ 내지 약 110℃, 바람직하게는 약 100℃에서 약 2분 내지 약 15분, 바람직하게는 약 10분 동안 PVP 패턴을 건조시켜 용매를 증발시킨 후, 다시 약 180℃ 내지 약 220℃, 바람직하게는 약 200℃에서 약 5분 내지 약 30분, 바람직하게는 약 20분 동안 PVP 패턴을 경화시켜 게이트 절연막(30)을 완성한다.
다음, 게이트 절연막(30) 위의 해당 부분에 유기 물질을 잉크젯 인쇄 방식으로 적하하여 소스 전극(40) 및 드레인 전극(50)을 형성한다. 이때, 적하된 유기 물질이 측면으로 흘러내려 해당 게이트 절연막(30)의 상부뿐만 아니라 측면까지 도포된다. 이미 설명한 것처럼, 소스 전극(40)과 드레인 전극(50)은 하부층에 형성된 게이트 전극(20)을 중심으로 소정 거리만큼 이격되어 서로 마주보고 있다. 이때, 사용되는 유기 물질은 게이트 전극(20)을 형성하기 위한 유기 물질과 동일하고, 한 예로서, 전도성 나노 실버 잉크를 사용할 수 있다.
소스 전극(40)과 드레인 전극(50)을 형성하기 위한 잉크젯 인쇄 조건이나 경화 조건은 게이트 전극(20)을 형상할 때와 동일하다. 따라서, 게이트 절연막(30) 위에 소정 간격을 두고 잉크젯 인쇄 방식으로 전도성 나노 실버 잉크가 적하된 후, 약 140℃에서 약 10분간 건조시켜 소스 전극(40)과 드레인 전극(50)을 형성한다. 이때, 허용 가능한 건조 온도는 약 130℃ 내지 약 150℃이고, 허용 가능한 건조 시간은 약 10분 내지 약 60분일 수 있다.
이 때, 형성되는 소스 전극(40)과 드레인 전극(50)의 선폭 및 두께 또한 게이트 전극(20)의 그것들과 동일할 수 있다. 이로 인해, 형성된 소스 전극(40) 및 드레인 전극(50) 각각의 면저항 역시 게이트 전극(20)의 면저항과 같을 수 있다.
다음, 소스 전극(40)과 드레인 전극(50)의 이격으로 노출된 게이트 절연막(20) 위에 게이트 전극(20)과 중첩하게 유기 물질과 같은 유기 반도체 용액을 잉크젯 인쇄 방식으로 적하한다. 이때, 적하된 유기 반도체 용액은 노출된 게이트 절연막(30)뿐만 아니라 노출된 게이트 절연막(20) 부근의 일부 소스 전극(40) 및 드레인 전극(50)에도 도포된다.
이때, 유기 반도체 용액은 클로로벤젠과 아니솔과 같은 유기 용매에 TIPS 펜타션을 약 1 wt% 내지 3 wt%, 바람직하게 약 1wt%의 비율로 섞어서 제조될 수 있다. 이때, 잉크 액적의 평균 지름은 약 25㎛ 내지 약 50㎛, 바람직하게 약 35.26㎛ 이고 평균 부피는 약 20pl 내지 약 50pl, 바람직하게 약 21.94pl일 수 있다.
다음, 유기 반도체 용액을 약 150℃ 내지 약 170℃에서 건조하여 유기 반도체(60)을 형성한다. 이때, 형성되는 유기반도체(60)의 두께는 약 50nm 내지 약 100nm일 수 있다.
따라서, 하나의 게이트 전극(20), 하나의 소스 전극(40) 및 하나의 드레인 전극(50)은 유기 반도체(60)와 함께 하나의 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(40)과 드레인 전극(50) 사이의 유기 반도체(60)에 형성된다.
도 1 및 도 2에는 도시하지 않았지만, 게이트 전극(20)과 동일층에 형성되는 게이 트선과 그 상부층에 형성되는 도전막, 예를 들면 데이터선과의 전기적인 절연을 위해, 원하는 PVP 잉크를 적하하여 게이트 절연층(30)을 부분적으로 형성할 수 있다. 이로 인해, 게이트선과 데이터선이 서로 교차하는 부분에 게이트 절연막(30)이 부분적으로 형성되므로, 교차하는 두 도전층간의 전기적인 절연이 이루어진다.
이와 같이, 게이트 전극(20), 소스 전극(40) 및 드레인 전극(50)이 나노 실버 잉크와 같은 동일한 유기 물질을 사용하여 형성되고, 유기 반도체(60)는 TIPS 펜타션을 사용하여 형성될 때, 유기 박막 트랜지스터의 동작 특성을 도 3a 및 도 3b를 참고로 하여 설명한다.
도 3a는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이고, 도 3b는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다.
도 3a 및 도 3b의 동작 특성을 갖는 유기 박막 트랜지스터(p 타입 트랜지스터)의 채널 폭은 약 145㎛였고, 채널 길이는 약 5㎛였으며, 전하 캐리어 이동도는 약 0.43cm2/Vㅇsec였고 전류 점멸비(On/Off)는 약 7.35ⅹ105였고, 오프 상태의 전류량은 약 0.118 pA/㎛였다. 또한 문턱전압 기울기(SS)와 문턱전압(Vth)은 각각 약 0.51V/dec였고 약 2.61V였다.
도 3a에서, a1과 b1 곡선은 게이트 전압을 약 10V에서 약 -40V로 순차적으로 변경할 때 흐르는 드레인 전극와 소스 전극간 흐르는 전류(IDS)의 양을 측정한 곡선이고, a2과 b2 곡선은 게이트 전압을 약 -40V에서 약 10V로 순차적으로 변경할 때 흐 르는 전류량을 도시한 곡선이다. 이때, a1과 a2는 측정된 전류량을 리니어 스케일(linear scale)로 나타낸 것이고, b1과 b2는 측정된 전류량을 로그 스케일 (log scale)로 나타낸 것이다.
도 3b는 게이트 전압을 각각 일정 값으로 유지할 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프로서, 곡선 c1-c6는 각각 게이트 전압을 "0V", "-5V", "-10V", "-15V", "-20V" 및 "-25V"로 변화시킬 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프이다.
이와 같이, 별도의 증착 공정이나 식각 공정 없이, 대기 환경에서 행해지는 잉크젯 인쇄 방식을 이용하여 기판 위에 게이트 전극(20), 게이트 절연막(30), 소스 전극(40) 및 드레인 전극(50), 그리고 유기 반도체(60)가 형성되므로, 제조 시간과 제조 비용이 줄어들고, 플렉시블 기판과 같은 다양한 기판에 원하는 패턴을 형성한다.
또한 동일한 조건하에 동일한 유기 물질로 이루어진 용해성 용액을 이용하여 게이트 전극(20)과 소스 전극(40) 및 드레인 전극(50)을 형성하므로, 제조 비용이나 제조 시간이 더욱이 줄어든다.
다음, 도 4 및 도 5를 참고로 하여 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터에 대하여 설명한다. 도 4 및 도 5에서, 도 1 및 도 2에 도시한 유기 박막 트랜지스터와 동일한 구조를 갖고 같은 기능을 행하는 구성 요소에 대해서는 도 1 및 도 2와 같은 도면 부호를 부여하였고, 그에 대한 상세한 설명은 생략한다.
도 4은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 배치도이고, 도 5는 도 4의 유기 박막 트랜지스터를 V-V선을 따라 잘라 도시한 단면도이다.
도 4 및 도 5에 도시한 것처럼, 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터는 도 1에 도시한 유기 박막 트랜지스터와 유시한 구조를 갖는다.
즉, 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터는 기판(10) 위에 형성된 게이트 전극(20), 게이트 전극(20)의 해당 부분 및 대응하는 측면에 형성된 게이트 절연막(30), 게이트 절연막(30)의 해당 위치에 형성된 소스 전극(40)과 드레인 전극(50), 그리고 게이트 절연막(30)과 일부 소스 전극(40) 및 드레인 전극(50)에 형성된 유기 반도체(60)을 구비한다.
하지만, 도 1에 도시한 유기 박막 트랜지스터와 달리, 본 실시예에 따른 유기 박막 트랜지스터는 노출된 기판(10)과 게이트 절연막(20)의 표면을 처리하여 형성된 표면 처리막(70)을 더 구비하고 있다.
표면 처리막(70)은 HMDS(hexa methylene disilazane)를 이용하여 노출된 기판(10) 및 PVP 잉크로 형성된 게이트 절연막(20)의 표면을 처리하여 형성될 수 있다. 따라서 게이트 절연막(30)이 형성된 후, 스핀 코터(spin coater)를 약 2000rpm 내지 약 3000rpm, 바람직하게 약 2500rpm의 회전수로 약 10초 내지 약 60초, 바림직하게 약 30초 동안 회전시켜 노출된 기판(10) 및 게이트 절연막(30)의 전면에 HMDS을 도포한 후 약 100℃ 내지 약 110℃, 바람직하게 약 100℃에서 약 2분 내지 약 15분, 바람직하게 약 10분 동안 건조시켜 표면 처리막(70)을 형성한다. 이러한 과정을 통해 형성되는 표면 처리막(70)의 두께는 매우 얇다.
이러한 표면 처리막(70)에 의해 게이트 절연막(30)의 접촉각이 줄어들며, 게 이트 절연막(30)의 표면은 친수성을 갖게 된다. 따라서 게이트 절연막(30) 위, 즉 표면 처리막(70)의 위에 적하되는 유기 물질, 예를 들어, TIPS 펜타션의 용액의 퍼짐 정도가 증가하여 적하된 용액의 평탄도가 균일해지므로, TIPS 펜타션의 접착력과 결정성이 증가한다.
도 6를 참고로 하여, 게이트 절연막(30)을 표면 처리하기 전과 후의 표면 처리막(70) 위에 적하되는 용액과의 접촉각의 변화를 살펴본다.
도 6의 (a)는 게이트 절연막을 HMDS로 표면 처리하지 않을 경우, 게이트 절연막과 그 위에 적하되는 TIPS 펜타션 용액과의 접촉각(θ)을 도시하였고, 도 6의 (b)는 게이트 절연막을 HMDS로 표면 처리한 경우, 게이트 절연막과 그 위에 적하되는 TIPS 펜타션 용액과의 접촉각(θ)을 도시하였다.
도 6의 (a)에 도시한 것처럼, 게이트 절연막(30)을 HMDS로 표면 처리하지 않을 경우, 게이트 절연막(30)과 그 위에 적하되는 TIPS 펜타션 용액의 접촉각(θ)은 약 73.93˚이었다.
이와는 달리, 도 6의 (b)에 도시한 것처럼, 게이트 절연막(30)을 HMDS로 표면 처리하여 표면 처리막(70)이 형성된 후, 게이트 절연막(30)과 그 위에 적하되는 TIPS 펜타션 용액의 접촉각은 약 68.25˚로서, HMDS로 게이트 절연막(30)을 표면 처리하기 전보다 접촉각이 작아 졌음을 알 수 있다.
접촉각이 작아짐에 따라 게이트 절연막(30) 위에 적하되는 용액의 퍼짐 정도가 증가하고, 이로 인해 게이트 절연막(30)에 적하되는 용액, 특히 TIPS 펜타션 용액과의 접착력이 증가하고 표면 평탄도가 증가하여 표면이 균일해진다.
또한, 도 7을 참고로 하여, HMDS를 이용하여 게이트 절연막(30)을 표면 처리하기 전과 후, 표면 처리막(70) 위에 적하되는 TIPS 펜타션의 결정성의 변화를 살펴본다.
도 7은 게이트 절연막을 HMDS로 표면 처리하지 않을 경우나 표면 처리할 경우, 게이트 절연막 위에 적하되는 TIPS 펜타션 용액의 결정성 변화를 X선 회절 분석기(X-ray diffraction)를 이용하여 분석한 결과를 도시한 그래프이다.
도 7에서, 점선으로 표시된 그래프는 HMDS로 게이트 절연막(30)의 표면을 처리했을 경우, TIPS 펜타션의 결정성 변화를 도시한 그래프이고, 점선으로 표시된 그래프는 HMDS로 게이트 절연막(30)의 표면을 처리하였을 때, TIPS 펜타션의 결정성 변화를 도시한 그래프이다. 도 7에 도시된 두 그래프를 통해 알 수 있듯이, HMDS로 게이트 절연막(30)을 표면 처리한 후 게이트 절연막(30) 위에 도포되는 TIPS 펜타선의 강도(intensity)가 크게 증가하였으므로, TIPS 펜타선의 결정성이 크게 향상됨을 알 수 있었다.
다음, 이러한 유기 박막 트랜지스터의 동작 특성에 대하여, 도 8a 및 도 8b를 참고로 하여 설명한다.
도 8a는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이고, 도 8b는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다.
도 8a 및 도 8b의 동작 특성을 갖는 유기 박막 트랜지스터의 채널 폭은 약 145㎛였고, 채널 길이는 약 5㎛였으며, 또한 문턱전압 기울기(SS)와 문턱전압(Vth)은 각각 약 0.34V/dec였고 약 0.62V였다.
도 3a와 유사하게, a11과 b11 곡선은 게이트 전압을 약 10V에서 약 -40V로 순차적으로 변경할 때 흐르는 드레인 전극와 소스 전극간 흐르는 전류(IDS)의 양을 측정한 곡선이고, a12과 b12 곡선은 게이트 전압을 약 -40V에서 약 10V로 순차적으로 변경할 때 흐르는 전류량을 도시한 곡선이다. 또한 a11과 a2는 측정된 전류량을 리니어 스케일(linear scale)로 나타낸 것이고, b11과 b12는 측정된 전류량을 로그 스케일(log scale)로 나타낸 것이다.
또한 도 3b와 유사하게, 도 6b는 게이트 전압을 각각 일정 값으로 유지할 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프로서, 곡선 c11-c16는 각각 게이트 전압을 "0V", "-5V", "-10V", "-15V", "-20V" 및 "-25V"로 변화시킬 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프이다.
도8a의 그래프를 도 3a의 그래프와 비교하면, HMDS 표면 처리 후 유기 박막 트랜지스터의 차단(off) 영역(0V-10V)에서 히스테리시스(hysteresis) 특성이 크게 감소하였고 누설 전류량이 크게 줄어들었으며, 온(on) 상태에서의 전류량이 조금 증가함을 알 수 있었다.
더욱이, 전하 캐리어 이동도는 게이트 절연막(30)을 표면 표면 처리하지 않을 경우의 약 0.43cm2/Vㅇsec에서 약 0.69cm2/Vㅇsec로 증가하였고, 전류 점멸비 역시 약 7.35x105 에서1.59x106으로 증가하였다. 또한 오프 상태의 전류량 역시 게이 트 절연막(30)을 표면 표면 처리하지 않을 경우의 약 0.118 pA/㎛ 에서 약 0.048 pA/㎛로 감소하였다. 그래서 HMDS를 이용하여 게이트 절연막(30)을 표면 처리했을 경우, 유기 박막 트랜지스터의 성능이 향상됨을 알 수 있다.
이와 같이, 게이트 절연막(30)의 표면 처리로 인해, 게이트 절연막(30) 위에 형성되는 유기 반도체(60)의 평탄도가 균일해지고 결정성이 증가하여 채널의 동작 성능이 향상되므로 유기 박막 트랜지스터의 동작 특성이 향상되었다.
다음, 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터를 이용하여 제조된 다이오드의 예를 도 9 및 도 10을 참고로 하여 설명한다.
도 9는 본 발명의 다른 실시예에 따라 제작된 유기 박막 트랜지스터를 이용하여 제작된 다이오드의 배치도이고, 도 10은 도 9의 유기 박막 트랜지스터를 X-X선을 따라 잘라 도시한 단면도이다.
도 9 및 도 10에 도시한 것처럼, 다이오드의 구조는 게이트 전극(20), 게이트 절연막(30), 소스 전극(40) 및 드레인 전극(50), 그리고 유기 반도체(60)를 구비한 유기 박막 트랜지스터에서 게이트 전극(20)과 드레인 전극(50)이 바로 접촉하여 전기적으로 연결되어 있다.
이미 설명한 것처럼, 게이트 절연막(30)이 게이트 전극(20)의 특정 부분에만 형성되어 있으므로, 소스 전극(40) 및 드레인 전극(50)을 형성하는 공정 중에 게이트 절연막(30)이 형성되지 않은 부분 중 원하는 부분에 드레인 전극(50)을 위한 용액을 적하하여 드레인 전극(50)과 게이트 전극(20)을 바로 연결시킨다. 이때, 게이트 절연막(30)을 덮여지지 않은 게이트 전극(20) 위에 표면 처리막(70)이 형성되 어 있지만, 표면 처리막(70)의 두께가 매우 얇기 때문에 게이트 전극(20)과 그 상부층인 드레인 전극(50)간의 전기적인 연결에는 영향을 미치지 않는다.
본 예에서는 노출된 기판(10) 및 게이트 절연막(30) 위에 표면 처리막(70)을 갖는 유기 박막 트랜지스터를 이용하여 제작된 다이오드를 도시하였지만, 이와는 달리, 표면 처리막(70)이 없는 유기 박막 트랜지스터, 즉, 도 1 및 도 2에 도시한 유기 박막 트랜지스터를 이용하여 제작된 다이오드에도 적용될 수 있다. 이 경우, 게이트 전극(20)과의 접촉을 위한 부분에 드레인 전극(50)을 형성하기 위한 잉크를 직접 적하하여 게이트 전극(20)과 드레인 전극(50)을 바로 물리적 및 전기적으로 연결시킨다.
이와 같이, 게이트 전극(20)과 드레인 전극(50)을 전기적으로 연결하기 위해 비아홀(via hole) 등을 형성하기 위한 별도의 사진공정과 식각 공정 없이, 게이트 절연막(30)이 형성되어 있지 않은 부분에 드레인 전극(50)을 형성하기 위한 용액을 적하하여 드레인 전극(50)과 직접 연결시키므로 제조 공정이 단순해지고 제조 비용 또한 절감된다.
또한, 비아홀 형성을 위한 별도의 시각 공정을 행하지 않으므로, 플라즈마 공정 등을 통해 게이트 절연막을 식각하여 비아홀을 형성할 때 플라즈마의 영향으로 소자의 문턱 전압이 양전압 방향으로 이동하는 현상을 방지할 수 있어 회로 구조를 단순화할 수 있는 장점이 있다.
본 실시예들에서는 게이트 전극이 소스 전극 및 드레인 전극보다 하부층에 있는 하부 게이트 구조의 유기 박막 트랜지스터에 대하여 설명하였지만, 이와 달 리, 다른 형태의 유기 박막 트랜지스터, 예를 들면, 게이트 전극이 소스 전극 및 드레인 전극보다 상부층에 있는 상부 게이트 구조의 유기 박막 트랜지스터에도 적용될 수 있습니다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 배치도이다.
도 2은 도 1의 유기 박막 트랜지스터를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이다.
도 3b는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다.
도 4은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 배치도이다.
도 5는 도 4의 유기 박막 트랜지스터를 V-V선을 따라 잘라 도시한 단면도이다.
도 6는 게이트 절연막을 HMDS로 표면 처리하지 않을 경우와 표면 처리할 경우, 게이트 절연막과 그 위에 적하되는 TIPS 펜타션 용액과의 접촉각을 도시한다.
도 7은 게이트 절연막을 HMDS로 표면 처리하지 않을 경우나 표면 처리할 경우, 게이트 절연막 위에 적하되는 TIPS 펜타션 용액의 결정성 변화를 X선 회절 분석기를 이용하여 분석한 결과를 도시한 그래프이다.
도 8a는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이다.
도 8b는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다.
도 9는 본 발명의 다른 실시예에 따라 제작된 유기 박막 트랜지스터를 이용하여 제작된 다이오드의 배치도이다.
도 10은 도 9의 유기 박막 트랜지스터를 X-X선을 따라 잘라 도시한 단면도이다.

Claims (12)

  1. 게이트 전극,
    상기 게이트 전극과 절연되어 있는 소스 전극 및 드레인 전극,
    상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고
    상기 게이트 전극과 중첩하는 반도체
    를 포함하고,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함하는
    박막 트랜지스터.
  2. 게이트 전극,
    상기 게이트 전극과 절연되어 있는 소스 전극 및 드레인 전극,
    상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막,
    상기 게이트 절연막의 표면에 형성된 표면 처리막, 그리고
    상기 게이트 전극과 중첩하는 위치에 형성되는 반도체
    를 포함하고,
    상기 표면 처리막은 HMDS(hexa methylene disilazane)를 포함하는 박막 트랜지스터.
  3. 삭제
  4. 제2항에서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함하는 박막 트랜지스터.
  5. 제4항에서,
    상기 용해성 물질은 나노 실버 잉크로 형성되는 박막 트랜지스터.
  6. 삭제
  7. 기판 위에 제1 용액을 이용하여 제1 조건의 용액 공정으로 게이트 전극을 형성하는 단계,
    상기 제1 용액을 이용하여 상기 제1 조건의 용액 공정으로 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 제2 용액을 이용하여 제2 조건의 용액 공정으로 게이트 절연막을 형성하는 단계
    제3 용액을 이용하여 제3 조건의 용액 공정으로 상기 게이트 전극과 중첩하게 반도체를 형성하는 단계, 그리고
    노출된 기판 및 상기 게이트 절연막의 표면을 제4 용액을 이용하여 처리하여 표면 처리막을 형성하는 단계
    를 포함하고,
    상기 용액 공정은 모두 동일한 용액 공정인
    박막 트랜지스터의 제조 방법.
  8. 제7항에서,
    상기 용액 공정은 잉크젯 프린팅 방식인 박막 트랜지스터의 제조 방법.
  9. 삭제
  10. 제7항에서,
    상기 표면 처리막 형성 단계는 스핀 코더를 이용하여 상기 제4 용액을 상기 노출된 기판 및 상기 게이트 절연막의 전면에 도포하여 상기 표면 처리막을 형성하는 박막 트랜지스터의 제조 방법.
  11. 삭제
  12. 삭제
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