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KR101001638B1 - Semiconductor package - Google Patents

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KR101001638B1
KR101001638B1 KR1020080098752A KR20080098752A KR101001638B1 KR 101001638 B1 KR101001638 B1 KR 101001638B1 KR 1020080098752 A KR1020080098752 A KR 1020080098752A KR 20080098752 A KR20080098752 A KR 20080098752A KR 101001638 B1 KR101001638 B1 KR 101001638B1
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KR
South Korea
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semiconductor chip
disposed
insulating member
semiconductor
pads
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KR1020080098752A
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Korean (ko)
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Inventor
윤여송
유종우
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주식회사 하이닉스반도체
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Publication date
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 제1 면 상에 배치되며, 각각 제1 접속 패드를 갖는 제1 배선들 및 상기 제1 면과 대향 하는 제2 면 상에 배치되며, 각각 제2접속 패드를 갖는 제2 배선들을 갖는 코어 부재, 상기 제1 면 상에 배치되며, 상기 각 제1 접속 패드들과 전기적으로 연결된 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제2 면 상에 배치되며, 상기 각 제2 접속 패드들과 전기적으로 연결된 제2 본딩 패드들을 갖는 제2 반도체 칩, 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩이 삽입되는 제1 개구를 갖는 제1 절연 부재 및 상기 제2 면 상에 배치되며, 상기 제2 반도체 칩이 삽입되는 제2 개구를 갖는 제2 절연 부재를 포함한다.A semiconductor package is disclosed. The semiconductor package is disposed on a first surface, each of which has first wirings having a first connection pad and a second wiring disposed on a second surface opposite the first surface, each having second wirings having a second connection pad. A first semiconductor chip having a core member, first bonding pads disposed on the first surface and electrically connected to the respective first connection pads, disposed on the second surface, and each of the second connection pads. A second semiconductor chip having second bonding pads electrically connected to the first semiconductor chip, a first insulating member having a first opening into which the first semiconductor chip is inserted, and a second insulating chip disposed on the first surface; And a second insulating member having a second opening into which the second semiconductor chip is inserted.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

최근 들어, 방대한 데이터를 저장 및 데이터를 처리하는 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips for storing and processing massive data have been developed.

최근 반도체 패키지의 기술 개발에 따라 보다 얇은 두께 및 보다 작은 부피를 갖는 반도체 패키지가 개발되고 있다.Recently, with the development of the semiconductor package technology, a semiconductor package having a thinner thickness and a smaller volume has been developed.

일반적인 반도체 패키지는 접속 패드를 갖는 인쇄회로기판상에 본딩 패드를 갖는 반도체 칩을 배치하고 반도체 칩의 본딩 패드 및 접속 패드를 연결 부재로 연결하는 구조를 갖는다.A general semiconductor package has a structure in which a semiconductor chip having a bonding pad is disposed on a printed circuit board having a connection pad, and a bonding pad and a connection pad of the semiconductor chip are connected by a connection member.

최근에는 인쇄회로기판상에 복수개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있으나, 적층 반도체 패키지의 경우, 적층 된 복수개의 반도체 칩들에 의하여 반도체 패키지의 부피가 증가 되는 기술적 한계를 갖는다.Recently, a multilayer semiconductor package in which a plurality of semiconductor chips are stacked on a printed circuit board has been developed. However, in the case of a multilayer semiconductor package, a volume of the semiconductor package is increased due to the plurality of stacked semiconductor chips.

본 발명은 복수개의 반도체 칩들을 적층 하면서도 두께 및 부피를 감소시키기에 적합한 구조를 갖는 반도체 패키지를 제공함에 있다.The present invention provides a semiconductor package having a structure suitable for reducing thickness and volume while stacking a plurality of semiconductor chips.

본 발명에 따른 반도체 패키지는 제1 면 상에 배치되며, 각각 제1 접속 패드를 갖는 제1 배선들 및 상기 제1 면과 대향 하는 제2 면 상에 배치되며, 각각 제2접속 패드를 갖는 제2 배선들을 갖는 코어 부재, 상기 제1 면 상에 배치되며, 상기 각 제1 접속 패드들과 전기적으로 연결된 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제2 면 상에 배치되며, 상기 각 제2 접속 패드들과 전기적으로 연결된 제2 본딩 패드들을 갖는 제2 반도체 칩, 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩이 삽입되는 제1 개구를 갖는 제1 절연 부재 및 상기 제2 면 상에 배치되며, 상기 제2 반도체 칩이 삽입되는 제2 개구를 갖는 제2 절연 부재를 포함한다.The semiconductor package according to the present invention is disposed on a first surface, each of the first wirings having a first connection pad and a second surface disposed on a second surface opposite to the first surface, each of which has a second connection pad. A core member having two wires, a first semiconductor chip having first bonding pads disposed on the first surface and electrically connected to the respective first connection pads, disposed on the second surface, and each A second semiconductor chip having second bonding pads electrically connected to the second connection pads, a first insulating member disposed on the first surface, the first insulating member having a first opening into which the first semiconductor chip is inserted, and the second surface And a second insulating member disposed on and having a second opening into which the second semiconductor chip is inserted.

반도체 패키지는 상기 각 제1 접속 패드들 및 상기 각 제1 본딩 패드들을 전기적으로 연결하는 제1 범프들 및 상기 각 제2 접속 패드들 및 상기 제2 본딩 패드들을 전기적으로 연결하는 제2 범프들을 더 포함한다.The semiconductor package further includes first bumps electrically connecting the first connection pads and the first bonding pads, and second bumps electrically connecting the second connection pads and the second bonding pads. Include.

반도체 패키지의 상기 제1 및 제2 절연 부재들의 두께는 상기 제1 및 제2 반도체 칩들의 두께와 동일하다.The thickness of the first and second insulating members of the semiconductor package is the same as the thickness of the first and second semiconductor chips.

반도체 패키지는 상기 코어 부재를 관통하여 상기 제1 및 제2 배선들을 전기적으로 연결하는 도전성 비아를 더 포함한다.The semiconductor package further includes conductive vias through the core member to electrically connect the first and second wires.

반도체 패키지의 상기 제1 및 제2 개구들은 상호 마주하게 형성된다.The first and second openings of the semiconductor package are formed to face each other.

반도체 패키지는 상기 제1 반도체 칩 및 상기 제1 면 사이에 개재된 제1 접착 부재 및 상기 제2 반도체 칩 및 상기 제2 면 사이에 개재된 제2 접착 부재를 더 포함한다.The semiconductor package further includes a first adhesive member interposed between the first semiconductor chip and the first surface and a second adhesive member interposed between the second semiconductor chip and the second surface.

반도체 패키지는 상기 제1 절연 부재 상에 배치되며, 상기 제1 반도체 칩과 인접하게 배치된 제3 접속 패드들을 갖는 제3 배선들, 상기 제2 절연 부재 상에 배치되며, 상기 제2 반도체 칩과 인접하게 배치된 제4 접속 패드들을 갖는 제4 배선들, 상기 제1 절연 부재 상에 배치되며, 상기 각 제3 접속 패드들과 전기적으로 연결된 제3 본딩 패드들을 갖는 제3 반도체 칩 및 상기 제2 절연 부재 상에 배치되며, 상기 각 제4 접속 패드들과 전기적으로 연결된 제4 본딩 패드들을 갖는 제4 반도체 칩을 더 포함한다.The semiconductor package may be disposed on the first insulating member, and may include third wirings having third connection pads disposed adjacent to the first semiconductor chip, and disposed on the second insulating member. Fourth wires having adjacent fourth connection pads; a third semiconductor chip having third bonding pads disposed on the first insulating member and electrically connected to the third connection pads; And a fourth semiconductor chip disposed on the insulating member and having fourth bonding pads electrically connected to the respective fourth connection pads.

반도체 패키지는 상기 제1 절연 부재 상에 배치되며, 상기 제3 반도체 칩이 삽입되는 제3 개구를 갖는 제3 절연 부재 및 상기 제2 절연 부재 상에 배치되며, 상기 제4 반도체 칩이 삽입되는 제4 개구를 갖는 제4 절연 부재를 더 포함한다.The semiconductor package is disposed on the first insulating member, and is disposed on the third insulating member and the second insulating member, the third insulating member having a third opening into which the third semiconductor chip is inserted, and the fourth semiconductor chip being inserted. And a fourth insulating member having four openings.

반도체 패키지의 상기 제3 및 제4 절연 부재들의 두께는 각 제3 및 제4 반도체 칩들의 두께와 동일하다.The thickness of the third and fourth insulating members of the semiconductor package is equal to the thickness of each of the third and fourth semiconductor chips.

반도체 패키지는 상기 제1 내지 제4 배선들을 전기적으로 연결하는 적어도 하나의 도전성 비아를 더 포함한다.The semiconductor package further includes at least one conductive via electrically connecting the first to fourth wires.

반도체 패키지는 상면에 상기 도전성 비아의 일측 단부와 전기적으로 접속된 패드들 및 상기 상면과 대향 하는 하면 상에 배치되며, 상기 패드들과 접속된 볼 랜드 패드들을 갖는 기판을 더 포함한다.The semiconductor package further includes a substrate having an upper surface on pads electrically connected to one end of the conductive via and a lower surface facing the upper surface and having ball land pads connected to the pads.

반도체 패키지의 상기 제3 및 제4 반도체 칩들은 제1 사이즈를 갖고, 상기 제1 및 제2 반도체 칩들은 상기 제1 사이즈보다 작은 제2 사이즈를 갖는다.The third and fourth semiconductor chips of the semiconductor package have a first size, and the first and second semiconductor chips have a second size smaller than the first size.

반도체 패키지는 상기 제1 및 제3 반도체 칩들 사이에 개재된 제3 접착 부재 및 상기 제2 및 제4 반도체 칩들 사이에 개재된 제4 접착 부재를 더 포함한다.The semiconductor package further includes a third adhesive member interposed between the first and third semiconductor chips and a fourth adhesive member interposed between the second and fourth semiconductor chips.

반도체 패키지는 상기 제1 절연 부재 및 상기 제2 절연 부재 중 어느 하나를 덮는 보호 부재를 더 포함한다.The semiconductor package further includes a protection member covering any one of the first insulating member and the second insulating member.

본 발명에 따르면, 인쇄회로 기판에 복층으로 형성된 회로 배선들을 계단 형태로 노출시키고 노출된 각 배선들에 반도체 칩을 전기적으로 연결하여 반도체 패키지의 사이즈를 크게 감소시키는 효과를 갖는다.According to the present invention, the circuit wirings formed in a plurality of layers on the printed circuit board are exposed in a step shape, and the semiconductor chip is electrically connected to each of the exposed wirings, thereby reducing the size of the semiconductor package.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 반도체 패키지의 코어 부재, 제1 및 제2 절연 부재들을 도시한 평면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. 2 is a plan view illustrating a core member, first and second insulating members of the semiconductor package of FIG. 1.

도 1 및 도 2를 참조하면, 반도체 패키지(200)는 코어 부재(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제1 절연 부재(40) 및 제2 절연 부재(50)를 포함한다.1 and 2, the semiconductor package 200 may include a core member 10, a first semiconductor chip 20, a second semiconductor chip 30, a first insulating member 40, and a second insulating member ( 50).

코어 부재(10)는, 예를 들어, 플레이트 형상을 갖고, 코어 부재(10)는 제1 면(1) 및 제1 면(1)과 대향 하는 제2 면(2)을 갖는다. 본 실시예에서, 코어 부재(10)는, 예를 들어, CCL(Copper Cald laminated) 기판일 수 있다. 코어 부재(10)는 칩 영역(CR) 및 주변 영역(PR)들을 포함한다. 칩 영역(CR)은, 예를 들어, 코어 부재(10)의 중앙부에 배치되고, 주변 영역(PR)들은 칩 영역(CR)의 양쪽에 각각 배치된다.The core member 10 has a plate shape, for example, and the core member 10 has the 1st surface 1 and the 2nd surface 2 which opposes the 1st surface 1. In the present embodiment, the core member 10 may be, for example, a copper cald laminated (CCL) substrate. The core member 10 includes a chip region CR and a peripheral region PR. For example, the chip region CR is disposed at the center portion of the core member 10, and the peripheral regions PR are disposed at both sides of the chip region CR.

코어 부재(10)는 제1 배선(3)들 및 제2 배선(4)들을 포함한다.The core member 10 includes first wirings 3 and second wirings 4.

제1 배선(3)들은 코어 부재(10)의 제1 면(3) 상에 배치되며, 제1 배선(3)들은, 예를 들어, 각 주변 영역(PR)들에 배치되며, 제1 배선(3)들의 일측 단부는 칩 영역(CR)으로 연장되고, 칩 영역(CR)에 배치된 각 제1 배선(3)들의 상기 일측 단부에는 제1 접속 패드(3a)가 형성된다.The first wirings 3 are disposed on the first surface 3 of the core member 10, and the first wirings 3 are disposed in the respective peripheral regions PR, for example, and the first wirings One end portion of the third portions 3 extends into the chip region CR, and a first connection pad 3a is formed at the one end portion of each of the first wirings 3 arranged in the chip region CR.

제2 배선(4)들은 코어 부재(10)의 제2 면(4) 상에 배치되며, 제2 배선(4)들은, 예를 들어, 각 주변 영역(PR)들에 배치되며, 제2 배선(4)들의 일측 단부는 칩 영역(CR)으로 연장되고, 칩 영역(CR)에 배치된 각 제2 배선(4)들의 상기 일측 단부에는 도 1에 도시된 제2 접속 패드(4a)가 형성된다.The second wirings 4 are disposed on the second surface 4 of the core member 10, and the second wirings 4 are arranged in the respective peripheral regions PR, for example, and the second wirings One end of the four ends extends to the chip region CR, and the second connection pad 4a shown in FIG. 1 is formed at the one end of each of the second wirings 4 arranged in the chip region CR. do.

본 실시예에서, 코어 부재(10)의 제1 면(1) 및 제2 면(2)에 각각 배치된 제1 배선(3) 및 제2 배선(4)들의 일부는 코어 부재(10)를 관통하는 도전성 비아(6)에 의하여 전기적으로 연결될 수 있다.In the present embodiment, a part of the first wiring 3 and the second wiring 4 disposed on the first surface 1 and the second surface 2 of the core member 10, respectively, is used for the core member 10. It may be electrically connected by penetrating conductive vias 6.

제1 반도체 칩(20)은 코어 부재(10)의 제1 면(3)의 칩 영역(CR)에 배치된다. 제1 반도체 칩(20)은 회로부(미도시) 및 회로부와 전기적으로 연결된 제1 본딩 패드(22)들을 포함한다. 본 실시예에서, 제1 본딩 패드(22)들은, 예를 들어, 코어 부재(10)와 마주하는 제1 반도체 칩(20)의 하면의 양쪽 에지에 배치된다. 본 실시예에서, 제1 본딩 패드(22)들은 각 제1 배선(3)의 제1 접속 패드(3a)와 마주하는 위치에 배치된다.The first semiconductor chip 20 is disposed in the chip region CR of the first surface 3 of the core member 10. The first semiconductor chip 20 includes a circuit unit (not shown) and first bonding pads 22 electrically connected to the circuit unit. In the present embodiment, the first bonding pads 22 are disposed at both edges of the bottom surface of the first semiconductor chip 20 facing, for example, the core member 10. In this embodiment, the first bonding pads 22 are disposed at positions facing the first connection pads 3a of the respective first wirings 3.

제1 반도체 칩(20)의 제1 본딩 패드(22)들 및 제1 배선(3)의 제1 접속 패드(3a)들은 각각 전기적으로 연결된다. 본 실시예에서, 제1 본딩 패드(22)들 및 제1 배선(3)의 제1 접속 패드(3a)들은, 예를 들어, 제1 범프(24)에 의하여 전기적으로 연결될 수 있다.The first bonding pads 22 of the first semiconductor chip 20 and the first connection pads 3a of the first wiring 3 are electrically connected to each other. In the present embodiment, the first bonding pads 22 and the first connection pads 3a of the first wiring 3 may be electrically connected to each other by, for example, the first bumps 24.

본 실시예에서, 제1 반도체 칩(20) 및 코어 부재(10)의 제1 면(3) 사이에는 제1 접착 부재(26)가 개재된다. 제1 접착 부재(26)는 제1 반도체 칩(20)을 제1 면(3)에 부착한다.In this embodiment, a first adhesive member 26 is interposed between the first semiconductor chip 20 and the first surface 3 of the core member 10. The first adhesive member 26 attaches the first semiconductor chip 20 to the first surface 3.

제2 반도체 칩(30)은 코어 부재(10)의 제2 면(4)의 칩 영역(CR)에 배치된다. 제2 반도체 칩(30)은 회로부(미도시) 및 회로부와 전기적으로 연결된 제2 본딩 패드(32)들을 포함한다. 본 실시예에서, 제2 본딩 패드(32)들은, 예를 들어, 코어 부재(10)와 마주하는 제2 반도체 칩(30)의 하면의 양쪽 에지에 배치된다. 본 실시예에서, 제2 본딩 패드(32)들은 각 제2 배선(4)의 제2 접속 패드(4a)와 마주하는 위치에 배치된다.The second semiconductor chip 30 is disposed in the chip region CR of the second surface 4 of the core member 10. The second semiconductor chip 30 includes a circuit portion (not shown) and second bonding pads 32 electrically connected to the circuit portion. In the present embodiment, the second bonding pads 32 are disposed at both edges of the bottom surface of the second semiconductor chip 30 facing, for example, the core member 10. In the present embodiment, the second bonding pads 32 are disposed at positions facing the second connection pads 4a of the respective second wirings 4.

제2 반도체 칩(30)의 제2 본딩 패드(32)들 및 제2 배선(4)의 제2 접속 패드(4a)들은 각각 전기적으로 연결된다. 본 실시예에서, 제2 본딩 패드(32)들 및 제 2 배선(4)의 제2 접속 패드(4a)들은, 예를 들어, 제2 범프(34)에 의하여 전기적으로 연결될 수 있다.The second bonding pads 32 of the second semiconductor chip 30 and the second connection pads 4a of the second wiring 4 are electrically connected to each other. In this embodiment, the second bonding pads 32 and the second connection pads 4a of the second wiring 4 may be electrically connected by, for example, the second bump 34.

본 실시예에서, 제2 반도체 칩(30) 및 코어 부재(10)의 제2 면(4) 사이에는 제2 접착 부재(36)가 개재된다. 제2 접착 부재(36)는 제2 반도체 칩(30)을 제2 면(4)에 부착한다.In the present embodiment, a second adhesive member 36 is interposed between the second semiconductor chip 30 and the second surface 4 of the core member 10. The second adhesive member 36 attaches the second semiconductor chip 30 to the second surface 4.

제1 절연 부재(40)는 코어 부재(10)의 제1 면(1) 상에 배치 또는 형성되며, 제1 절연 부재(40)는, 예를 들어, 칩 영역(CR)을 노출하는 제1 개구(42)를 갖는다. 본 실시예에서, 제1 개구(42)는 제1 반도체 칩(20)이 삽입되기에 적합한 사이즈를 갖는다. 본 실시예에서, 제1 절연 부재(40)는 프리-프레그(pre-preg) 물질을 포함할 수 있다.The first insulating member 40 is disposed or formed on the first surface 1 of the core member 10, and the first insulating member 40 is, for example, a first that exposes the chip region CR. Has an opening 42. In this embodiment, the first opening 42 has a size suitable for inserting the first semiconductor chip 20. In the present embodiment, the first insulating member 40 may include a pre-preg material.

본 실시예에서, 제1 절연 부재(40)의 두께는 제1 반도체 칩(20) 보다 얇은 두께를 가질 수 있다. 이와 다르게, 제1 절연 부재(40)의 두께는 제1 반도체 칩(20)과 실질적으로 동일한 두께를 가질 수 있다.In the present embodiment, the thickness of the first insulating member 40 may have a thickness thinner than that of the first semiconductor chip 20. Alternatively, the thickness of the first insulating member 40 may have a thickness substantially the same as that of the first semiconductor chip 20.

제2 절연 부재(50)는 코어 부재(10)의 제2 면(2) 상에 배치 또는 형성되며, 제2 절연 부재(50)는, 예를 들어, 칩 영역(CR)을 노출하는 제2 개구(52)를 갖는다. 본 실시예에서, 제2 개구(52)는 제2 반도체 칩(30)이 삽입되기에 적합한 사이즈를 갖는다. 본 실시예에서, 제2 절연 부재(50)는 프리-프레그(pre-preg) 물질을 포함할 수 있다.The second insulating member 50 is disposed or formed on the second surface 2 of the core member 10, and the second insulating member 50 is, for example, a second that exposes the chip region CR. Has an opening 52. In the present embodiment, the second opening 52 has a size suitable for inserting the second semiconductor chip 30. In the present embodiment, the second insulating member 50 may include a pre-preg material.

본 실시예에서, 제2 절연 부재(50)의 두께는 제2 반도체 칩(30) 보다 얇은 두께를 가질 수 있다. 이와 다르게, 제2 절연 부재(50)의 두께는 제2 반도체 칩(30)과 실질적으로 동일한 두께를 가질 수 있다.In the present embodiment, the thickness of the second insulating member 50 may have a thickness thinner than that of the second semiconductor chip 30. Alternatively, the thickness of the second insulation member 50 may have a thickness substantially the same as that of the second semiconductor chip 30.

본 실시예에서, 제1 절연 부재(40)의 제1 개구(42) 및 제2 절연 부재(50)의 제2 개구(52)들은 상기 코어 부재(10)의 양쪽에 상호 마주하게 형성된다.In the present embodiment, the first opening 42 of the first insulating member 40 and the second openings 52 of the second insulating member 50 are formed opposite to each other of the core member 10.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 4는 도 3의 반도체 패키지의 코어 부재, 제1 및 제2 절연 부재들을 도시한 평면도이다. 3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. 4 is a plan view illustrating a core member, first and second insulating members of the semiconductor package of FIG. 3.

도 3을 참조하면, 반도체 패키지(200)는 코어 부재(10), 제1 반도체 칩(20), 제2 반도체 칩(30), 제1 절연 부재(40), 제2 절연 부재(50), 제3 배선(60), 제4 배선(70), 제3 반도체 칩(80), 제4 반도체 칩(90), 제3 절연 부재(110), 제4 절연 부재(120), 보호 부재(130) 및 기판(140)을 포함한다.Referring to FIG. 3, the semiconductor package 200 includes a core member 10, a first semiconductor chip 20, a second semiconductor chip 30, a first insulating member 40, a second insulating member 50, Third wiring 60, fourth wiring 70, third semiconductor chip 80, fourth semiconductor chip 90, third insulating member 110, fourth insulating member 120, and protection member 130. ) And a substrate 140.

반도체 패키지(200)의 제3 배선(60)들은 제1 절연 부재(40) 상에 배치되며, 각 제3 배선(60)들의 일측 단부에는 제3 접속 패드(62)가 형성된다. 각 제3 접속 패드(62)들은 각 제1 배선(3)들의 제1 접속 패드(3a) 및 제1 반도체 칩(20)과 인접하게 배치되고, 제1 접속 패드(3a) 및 제3 접속 패드(62)는 계단 형태로 배치된다.The third wirings 60 of the semiconductor package 200 are disposed on the first insulating member 40, and third connection pads 62 are formed at one end of each of the third wirings 60. Each of the third connection pads 62 is disposed adjacent to the first connection pad 3a and the first semiconductor chip 20 of each of the first wires 3, and the first connection pad 3a and the third connection pad are provided. 62 is arranged in the form of a staircase.

제4 배선(70)들은 제2 절연 부재(50) 상에 배치되며, 각 제4 배선(70)들의 일측 단부에는 제4 접속 패드(72)가 형성된다. 각 제4 접속 패드(62)들은 제2 배선(4)들의 제2 접속 패드(4a) 및 제2 반도체 칩(30)과 인접하게 배치되고, 제2 접속 패드(4a) 및 제4 접속 패드(72)들은 계단 형태로 배치된다.The fourth wirings 70 are disposed on the second insulating member 50, and a fourth connection pad 72 is formed at one end of each of the fourth wirings 70. Each of the fourth connection pads 62 is disposed adjacent to the second connection pad 4a and the second semiconductor chip 30 of the second wirings 4, and the second connection pad 4a and the fourth connection pad ( 72 are arranged in the form of stairs.

제3 반도체 칩(80)은 제1 반도체 칩(20) 상에 배치된다. 제3 반도체 칩(80)은 제3 접속 패드(62)들과 대응하는 위치에 배치된 제3 본딩 패드(82)들을 포함한 다. 본 실시예에서, 제3 접속 패드(62) 및 제3 본딩 패드(82)들은 제3 범프(84)에 의하여 플립 칩 방식으로 접속될 수 있다.The third semiconductor chip 80 is disposed on the first semiconductor chip 20. The third semiconductor chip 80 includes third bonding pads 82 disposed at positions corresponding to the third connection pads 62. In the present embodiment, the third connection pads 62 and the third bonding pads 82 may be connected in a flip chip manner by the third bumps 84.

제3 반도체 칩(80) 및 제1 반도체 칩(20)의 사이에는, 예를 들어, 제3 접착 부재(86)가 배치된다. 제3 접착 부재(86)는 제3 반도체 칩(80) 및 제1 반도체 칩(20)을 상호 부착한다.For example, the third adhesive member 86 is disposed between the third semiconductor chip 80 and the first semiconductor chip 20. The third adhesive member 86 attaches the third semiconductor chip 80 and the first semiconductor chip 20 to each other.

본 실시예에서, 제1 반도체 칩(20)은 제1 사이즈를 갖고, 제3 반도체 칩(80)은 제1 반도체 칩(20)의 제1 사이즈보다 큰 제2 사이즈를 갖는다. 본 실시예에서, 제1 반도체 칩(20)은 데이터를 처리하는 시스템 반도체 칩일 수 있고 제3 반도체 칩(80)은 데이터를 저장하는 메모리 반도체 칩일 수 있다. 이와 다르게, 제1 및 제2 반도체 칩(20,80)들은 메모리 반도체 칩 또는 시스템 반도체 칩일 수 있다.In the present embodiment, the first semiconductor chip 20 has a first size, and the third semiconductor chip 80 has a second size larger than the first size of the first semiconductor chip 20. In the present embodiment, the first semiconductor chip 20 may be a system semiconductor chip that processes data and the third semiconductor chip 80 may be a memory semiconductor chip that stores data. Alternatively, the first and second semiconductor chips 20 and 80 may be memory semiconductor chips or system semiconductor chips.

제4 반도체 칩(90)은 제2 반도체 칩(30) 상에 배치된다. 제4 반도체 칩(90)은 제4 접속 패드(72)들과 대응하는 위치에 배치된 제4 본딩 패드(92)들을 포함한다. 본 실시예에서, 제4 접속 패드(72) 및 제4 본딩 패드(92)들은 제4 범프(94)에 의하여 플립 칩 방식으로 접속될 수 있다.The fourth semiconductor chip 90 is disposed on the second semiconductor chip 30. The fourth semiconductor chip 90 includes fourth bonding pads 92 disposed at positions corresponding to the fourth connection pads 72. In the present embodiment, the fourth connection pads 72 and the fourth bonding pads 92 may be connected in a flip chip manner by the fourth bump 94.

제4 반도체 칩(90) 및 제2 반도체 칩(30)의 사이에는, 예를 들어, 제4 접착 부재(96)가 배치된다. 제4 접착 부재(96)는 제4 반도체 칩(90) 및 제2 반도체 칩(30)을 상호 부착한다.For example, the fourth adhesive member 96 is disposed between the fourth semiconductor chip 90 and the second semiconductor chip 30. The fourth adhesive member 96 attaches the fourth semiconductor chip 90 and the second semiconductor chip 30 to each other.

본 실시예에서, 제2 반도체 칩(30)은 제1 사이즈를 갖고, 제4 반도체 칩(90)은 제2 반도체 칩(30)의 제1 사이즈보다 큰 제2 사이즈를 갖는다. 본 실시예에서, 제2 반도체 칩(30)은 데이터를 처리하는 시스템 반도체 칩일 수 있고 제4 반도체 칩(90)은 데이터를 저장하는 메모리 반도체 칩일 수 있다. 이와 다르게, 제3 및 제4 반도체 칩(30,90)들은 메모리 반도체 칩 또는 시스템 반도체 칩일 수 있다.In the present embodiment, the second semiconductor chip 30 has a first size, and the fourth semiconductor chip 90 has a second size larger than the first size of the second semiconductor chip 30. In the present embodiment, the second semiconductor chip 30 may be a system semiconductor chip for processing data and the fourth semiconductor chip 90 may be a memory semiconductor chip for storing data. Alternatively, the third and fourth semiconductor chips 30 and 90 may be memory semiconductor chips or system semiconductor chips.

제3 절연 부재(110)는 제1 절연 부재(40) 상에 배치된다. 제3 절연 부재(110)는 제3 반도체 칩(80)을 노출하는 제3 개구(112)를 갖는다. 본 실시예에서, 제3 절연 부재(110)는 솔더 레지스트 패턴일 수 있다. 본 실시예에서, 제3 개구(112)는 제1 절연 부재(40)의 제1 개구(42) 보다 큰 사이즈를 갖는다. 본 실시예에서, 제3 절연 부재(110)의 두께는, 예를 들어, 제3 반도체 칩(80)의 두께와 실질적으로 동일하다.The third insulating member 110 is disposed on the first insulating member 40. The third insulating member 110 has a third opening 112 exposing the third semiconductor chip 80. In this embodiment, the third insulating member 110 may be a solder resist pattern. In the present embodiment, the third opening 112 has a size larger than the first opening 42 of the first insulating member 40. In the present embodiment, the thickness of the third insulating member 110 is, for example, substantially the same as the thickness of the third semiconductor chip 80.

제4 절연 부재(120)는 제2 절연 부재(50) 상에 배치된다. 제4 절연 부재(120)는 제4 반도체 칩(90)을 노출하는 제4 개구(122)를 갖는다. 본 실시예에서, 제4 절연 부재(120)는 솔더 레지스트 패턴일 수 있다. 본 실시예에서, 제4 개구(122)는 제2 절연 부재(50)의 제2 개구(52) 보다 큰 사이즈를 갖는다. 본 실시에에서, 제4 절연 부재(120)의 두께는, 예를 들어, 제4 반도체 칩(90)의 두께와 실질적으로 동일하다.The fourth insulating member 120 is disposed on the second insulating member 50. The fourth insulating member 120 has a fourth opening 122 exposing the fourth semiconductor chip 90. In the present embodiment, the fourth insulating member 120 may be a solder resist pattern. In the present embodiment, the fourth opening 122 has a size larger than the second opening 52 of the second insulating member 50. In the present embodiment, the thickness of the fourth insulating member 120 is, for example, substantially the same as the thickness of the fourth semiconductor chip 90.

한편, 제3 절연 부재(110) 상에는 제3 반도체 칩(80)을 덮어 보호하는 보호 부재(130)를 더 포함할 수 있다. 보호 부재(130)는, 예를 들어, 제3 절연 부재(110) 및 제3 반도체 칩(80)을 덮는 에폭시 수지를 포함할 수 있다.On the other hand, the third insulating member 110 may further include a protection member 130 covering and protecting the third semiconductor chip 80. The protection member 130 may include, for example, an epoxy resin covering the third insulating member 110 and the third semiconductor chip 80.

한편, 본 실시예에 따른 반도체 패키지(200)는 제1 내지 제4 배선(3,4,60,70)들을 연결하는 도전성 비아(130)를 더 포함할 수 있다. 이와 다르게, 도전성 비아(130)는 제3 배선(60) 및 제4 배선(70)만을 전기적으로 연결할 수 있 다.The semiconductor package 200 according to the present exemplary embodiment may further include conductive vias 130 connecting the first to fourth wires 3, 4, 60, and 70. Alternatively, the conductive via 130 may electrically connect only the third wire 60 and the fourth wire 70.

제4 절연 부재(120) 상에는 기판(140)이 배치될 수 있다. 기판(140)의 상면(142) 상에는 복수개의 접속 패드(146)들이 배치된다. 접속 패드(146)들은 제1 내지 제4 배선(3,4,60,70)들과 전기적으로 연결된 도전성 비아(130)와 전기적으로 접속된다. 기판(140)의 상면(142)과 대향 하는 하면(146) 상에는 접속 패드(146)들과 전기적으로 접속된 볼 랜드(148)들이 배치되고, 각 볼 랜드(148)들에는 솔더볼과 같은 접속 단자(149)가 접속된다.The substrate 140 may be disposed on the fourth insulating member 120. A plurality of connection pads 146 are disposed on the top surface 142 of the substrate 140. The connection pads 146 are electrically connected to the conductive vias 130 that are electrically connected to the first to fourth wires 3, 4, 60, and 70. Ball lands 148 electrically connected to the connection pads 146 are disposed on the bottom surface 146 facing the top surface 142 of the substrate 140, and each ball land 148 has a connection terminal such as solder balls. 149 is connected.

본 실시예에서, 제1 내지 제4 반도체 칩(20,30,80,90)들 및 제1 내지 제4 절연 부재(40,50,110,120)들을 갖는 반도체 패키지(200)가 도시 및 설명되고 있으나 반도체 패키지(200)는 적어도 2 개가 적층 될 수 있다.In this embodiment, the semiconductor package 200 having the first to fourth semiconductor chips 20, 30, 80, and 90 and the first to fourth insulating members 40, 50, 110, and 120 is illustrated and described, but the semiconductor package is shown. At least two 200 may be stacked.

이상에서 상세하게 설명한 바에 의하면 인쇄회로 기판에 복층으로 형성된 회로 배선들을 계단 형태로 노출시키고 노출된 각 배선들에 반도체 칩을 전기적으로 연결하여 반도체 패키지의 사이즈를 크게 감소시키는 효과를 갖는다.As described in detail above, the circuit wirings formed in the multilayer structure on the printed circuit board are exposed in a step shape, and the semiconductor chip is electrically connected to each of the exposed wirings, thereby reducing the size of the semiconductor package.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 반도체 패키지의 코어 부재, 제1 및 제2 절연 부재들을 도시한 평면도이다.2 is a plan view illustrating a core member, first and second insulating members of the semiconductor package of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 4는 도 3의 반도체 패키지의 코어 부재, 제1 및 제2 절연 부재들을 도시한 평면도이다.4 is a plan view illustrating a core member, first and second insulating members of the semiconductor package of FIG. 3.

Claims (14)

제1 면 상에 배치되며, 각각 제1 접속 패드를 갖는 제1 배선들 및 상기 제1 면과 대향 하는 제2 면 상에 배치되며, 각각 제2 접속 패드를 갖는 제2 배선들을 갖는 코어 부재;A core member disposed on a first surface, each of the core members having first wirings having first connection pads and second wirings disposed on a second surface opposite the first surface, each having second connection pads; 상기 제1 면 상에 배치되며, 상기 각 제1 접속 패드들과 전기적으로 연결된 제1 본딩 패드들을 갖는 제1 반도체 칩;A first semiconductor chip disposed on the first surface and having first bonding pads electrically connected to the first connection pads; 상기 제2 면 상에 배치되며, 상기 각 제2 접속 패드들과 전기적으로 연결된 제2 본딩 패드들을 갖는 제2 반도체 칩;A second semiconductor chip disposed on the second surface and having second bonding pads electrically connected to the respective second connection pads; 상기 제1 면 상에 배치되며, 상기 제1 반도체 칩이 삽입되는 제1 개구를 갖는 제1 절연 부재; 및A first insulating member disposed on the first surface and having a first opening into which the first semiconductor chip is inserted; And 상기 제2 면 상에 배치되며, 상기 제2 반도체 칩이 삽입되는 제2 개구를 갖는 제2 절연 부재;A second insulating member disposed on the second surface and having a second opening into which the second semiconductor chip is inserted; 를 포함하고, Including, 상기 제1 및 제2 절연 부재들의 두께는 상기 제1 및 제2 반도체 칩들의 두께와 동일한 반도체 패키지.And the thickness of the first and second insulating members is the same as the thickness of the first and second semiconductor chips. 제1항에 있어서,The method of claim 1, 상기 각 제1 접속 패드들 및 상기 각 제1 본딩 패드들을 전기적으로 연결하는 제1 범프들; 및First bumps electrically connecting the first connection pads and the first bonding pads; And 상기 각 제2 접속 패드들 및 상기 제2 본딩 패드들을 전기적으로 연결하는 제2 범프들을 더 포함하는 것을 특징으로 하는 반도체 패키지.And second bumps electrically connecting the second connection pads and the second bonding pads. 삭제delete 제1항에 있어서,The method of claim 1, 상기 코어 부재를 관통하여 상기 제1 및 제2 배선들을 전기적으로 연결하는 도전성 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a conductive via that electrically penetrates the core member to electrically connect the first and second wires. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 개구들은 상호 마주하게 형성된 것을 특징으로 하는 반도체 패키지.And the first and second openings face each other. 제1항에 있어서,The method of claim 1, 상기 제1 반도체 칩 및 상기 제1 면 사이에 개재된 제1 접착 부재; 및A first adhesive member interposed between the first semiconductor chip and the first surface; And 상기 제2 반도체 칩 및 상기 제2 면 사이에 개재된 제2 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a second adhesive member interposed between the second semiconductor chip and the second surface. 제1항에 있어서,The method of claim 1, 상기 제1 절연 부재 상에 배치되며, 상기 제1 반도체 칩과 인접하게 배치된 제3 접속 패드들을 갖는 제3 배선들;Third wirings disposed on the first insulating member and having third connection pads disposed adjacent to the first semiconductor chip; 상기 제2 절연 부재 상에 배치되며, 상기 제2 반도체 칩과 인접하게 배치된 제4 접속 패드들을 갖는 제4 배선들;Fourth wirings disposed on the second insulating member and having fourth connection pads disposed adjacent to the second semiconductor chip; 상기 제1 절연 부재 상에 배치되며, 상기 각 제3 접속 패드들과 전기적으로 연결된 제3 본딩 패드들을 갖는 제3 반도체 칩; 및A third semiconductor chip disposed on the first insulating member and having third bonding pads electrically connected to the third connection pads; And 상기 제2 절연 부재 상에 배치되며, 상기 각 제4 접속 패드들과 전기적으로 연결된 제4 본딩 패드들을 갖는 제4 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a fourth semiconductor chip disposed on the second insulating member and having fourth bonding pads electrically connected to the respective fourth connection pads. 제7항에 있어서,The method of claim 7, wherein 상기 제1 절연 부재 상에 배치되며, 상기 제3 반도체 칩이 삽입되는 제3 개구를 갖는 제3 절연 부재; 및A third insulating member disposed on the first insulating member and having a third opening into which the third semiconductor chip is inserted; And 상기 제2 절연 부재 상에 배치되며, 상기 제4 반도체 칩이 삽입되는 제4 개구를 갖는 제4 절연 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a fourth insulating member disposed on the second insulating member and having a fourth opening into which the fourth semiconductor chip is inserted. 제8항에 있어서,The method of claim 8, 상기 제3 및 제4 절연 부재들의 두께는 각 제3 및 제4 반도체 칩들의 두께와 동일한 것을 특징으로 하는 반도체 패키지.The thickness of the third and fourth insulating members is the same as the thickness of each of the third and fourth semiconductor chips. 제8항에 있어서,The method of claim 8, 상기 제1 내지 제4 배선들을 전기적으로 연결하는 적어도 하나의 도전성 비 아를 더 포함하는 것을 특징으로 하는 반도체 패키지.And at least one conductive via electrically connecting the first to fourth wirings. 제10항에 있어서,The method of claim 10, 상면에 상기 도전성 비아의 일측 단부와 전기적으로 접속된 패드들 및 상기 상면과 대향 하는 하면 상에 배치되며, 상기 패드들과 접속된 볼 랜드 패드들을 갖는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a substrate having a top surface having pads electrically connected to one end of the conductive via and a bottom surface facing the top surface, the substrate having ball land pads connected to the pads. 제8항에 있어서,The method of claim 8, 상기 제3 및 제4 반도체 칩들은 제1 사이즈를 갖고, 상기 제1 및 제2 반도체 칩들은 상기 제1 사이즈보다 작은 제2 사이즈를 갖는 것을 특징으로 하는 반도체 패키지.And the third and fourth semiconductor chips have a first size, and the first and second semiconductor chips have a second size smaller than the first size. 제8항에 있어서,The method of claim 8, 상기 제1 및 제3 반도체 칩들 사이에 개재된 제3 접착 부재; 및A third adhesive member interposed between the first and third semiconductor chips; And 상기 제2 및 제4 반도체 칩들 사이에 개재된 제4 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a fourth adhesive member interposed between the second and fourth semiconductor chips. 제1항에 있어서,The method of claim 1, 상기 제1 절연 부재 및 상기 제2 절연 부재 중 어느 하나를 덮는 보호 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a protective member covering any one of the first insulating member and the second insulating member.
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