[go: up one dir, main page]

KR100990937B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR100990937B1
KR100990937B1 KR1020080031096A KR20080031096A KR100990937B1 KR 100990937 B1 KR100990937 B1 KR 100990937B1 KR 1020080031096 A KR1020080031096 A KR 1020080031096A KR 20080031096 A KR20080031096 A KR 20080031096A KR 100990937 B1 KR100990937 B1 KR 100990937B1
Authority
KR
South Korea
Prior art keywords
chip select
chip
semiconductor package
electrode
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020080031096A
Other languages
English (en)
Other versions
KR20090105564A (ko
Inventor
최형석
박창준
한권환
김성철
김성민
이하나
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080031096A priority Critical patent/KR100990937B1/ko
Publication of KR20090105564A publication Critical patent/KR20090105564A/ko
Application granted granted Critical
Publication of KR100990937B1 publication Critical patent/KR100990937B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 반도체 칩, 상기 반도체 칩의 상면의 에지로부터 이격 된 제1열 상에 배치되며 상기 반도체 칩을 관통하는 제1 칩 선택 전극, 상기 제1 열 상에 배치되고, 상기 제1 칩 선택 전극과 지정된 간격으로 이격 되며 상기 반도체 칩을 관통하는 제2 칩 선택 전극, 상기 제1 열로부터 이격 된 제2 열 상에 상기 제2 칩 선택 전극과 정렬되며 상기 반도체 칩을 관통하는 제3 칩 선택 전극, 상기 제2 열 상에 상기 제3 칩 선택 전극과 상기 지정된 간격으로 이격 되며 상기 반도체 칩을 관통하는 제4 칩 선택 전극, 상기 제1 및 제3 칩 선택 전극들을 연결하는 제1 재배선 및 상기 제2 및 제4 칩 선택 전극들을 연결하는 제2 재배선을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지에 저장되는 데이터의 용량 및 반도체 패키지의 데이터 처리 속도를 보다 향상시키기 위해 복수개의 반도체 칩들이 적층 된 "멀티-칩 반도체 패키지"가 개발된 바 있다.
종래 멀티-칩 반도체 패키지의 경우, 각 반도체 칩으로부터 데이터를 출력 및 각 반도체 칩으로 데이터를 저장하기 위해서는 멀티-칩 반도체 패키지에 포함된 각 반도체 칩을 선택하기 위한 칩 선택 신호를 필요로 한다.
종래 멀티-칩 반도체 패키지에 포함된 각 반도체 칩을 선택하기 위해서는 각 반도체 칩마다 칩 선택용 관통 전극을 형성 및 칩 선택용 관통 전극을 서로 다른 형상을 갖는 재배선으로 연결한다.
그러나, 종래 멀티-칩 반도체 패키지에서, 각 반도체 칩을 선택하기 위해서는 서로 다른 재배선을 형성하기 때문에 멀티-칩 반도체 패키지의 제조 공정이 복 잡하고 제조에 소요되는 시간이 긴 문제점을 갖는다.
본 발명은 멀티-칩 반도체 패키지를 제조하기 위한 제조 공정을 단순화 및 멀티-칩 반도체 패키지를 제조하는데 소요되는 시간을 단축 시키기에 적합한 반도체 패키지를 제공한다.
본 발명에 다른 반도체 패키지는 반도체 칩, 상기 반도체 칩의 상면의 에지로부터 이격 된 제1열 상에 배치되며 상기 반도체 칩을 관통하는 제1 칩 선택 전극, 상기 제1 열 상에 배치되고, 상기 제1 칩 선택 전극과 지정된 간격으로 이격 되며 상기 반도체 칩을 관통하는 제2 칩 선택 전극, 상기 제1 열로부터 이격 된 제2 열 상에 상기 제2 칩 선택 전극과 정렬되며 상기 반도체 칩을 관통하는 제3 칩 선택 전극, 상기 제2 열 상에 상기 제3 칩 선택 전극과 상기 지정된 간격으로 이격 되며 상기 반도체 칩을 관통하는 제4 칩 선택 전극, 상기 제1 및 제3 칩 선택 전극들을 연결하는 제1 재배선 및 상기 제2 및 제4 칩 선택 전극들을 연결하는 제2 재배선을 포함한다.
반도체 패키지는 상기 제1 칩 선택 전극 내지 제4 칩 선택 전극들 중 적어도 하나에 배치된 접속 부재를 더 포함한다.
반도체 패키지의 상기 접속 부재는 상기 제1 및 제2 칩 선택 전극들 상에 배치된다.
반도체 패키지의 상기 접속 부재는 상기 제2 칩 선택 전극 및 상기 제4 칩 선택 전극 상에 배치된다.
반도체 패키지의 상기 접속 부재는 상기 제3 칩 선택 전극 상에 배치된다.
반도체 패키지의 상기 접속 부재는 솔더를 포함한다.
반도체 패키지의 상기 반도체 칩은 상기 제1 열 상에 상기 제1 및 제2 칩 선택 전극들의 양쪽에 상기 지정된 간격으로 배치되며 상기 반도체 칩을 관통하는 복수개의 제1 데이터 전극들, 상기 제2 열 상에 상기 제3 및 제4 칩 선택 전극들의 양쪽에 상기 지정된 간격으로 배치되며 상기 반도체 칩을 관통하는 복수개의 제2 데이터 전극들 및 대각선 방향에 배치된 상기 각 제1 및 제2 데이터 전극들을 연결하는 데이터 재배선을 포함한다.
본 발명에 따르면, 동일한 구조를 갖는 반도체 패키지에 스텐실 마스크 등을 통해 접속 부재를 서로 다르게 형성하고 이들을 적층 함으로써 반도체 패키지의 제조 방법을 보다 단순화함은 물론 반도체 패키지의 제조 시간을 보다 단축 시킬 수 있는 장점을 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(5), 제1 칩 선택 전극(10), 제2 칩 선택 전극(20), 제3 칩 선택 전극(30), 제4 칩 선택 전극(40), 제1 재배선(50) 및 제2 재배선(60)을 포함한다.
반도체 칩(5)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(5)은 회로부(미도시)를 포함한다. 회로부는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
반도체 칩(5)은 마주하는 2 개의 장변(1,2)들을 갖고, 장변(1,2)들과 연결된 단변(3,4)들을 갖는다.
제1 칩 선택 전극(10)은, 예를 들어, 장변(2)으로부터 인접한 제1 열(FR)의 중앙 부분에 배치된다. 본 실시예에서, 제1 칩 선택 전극(10)은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다. 제1 칩 선택 전극(10)은, 예를 들어, 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.
제2 칩 선택 전극(20)은 제1 열(FR) 상에 배치되며, 제2 칩 선택 전극(20)은 제1 칩 선택 전극(10)과 인접하게 배치된다. 제1 칩 선택 전극(10) 및 제2 칩 선택 전극(20)은, 예를 들어, 상호 지정된 간격(D)으로 이격 된다. 제2 칩 선택 전극(20)은, 예를 들어, 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.
본 실시예에서, 제2 칩 선택 전극(20)은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다.
제3 칩 선택 전극(30)은 제1 열(FR)로부터 장변(1)을 향해 오프셋(offset) 된 제2 열(SR)의 중앙 부분에 배치된다. 본 실시예에서, 제3 칩 선택 전극(30)은 제1 칩 선택 전극(10)에 대하여 대각선 방향에 배치된다. 따라서, 제3 칩 선택 전극(30)은 제2 칩 선택 전극(20)과 일직선상에 정렬된다.
제3 칩 선택 전극(30)은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다. 제3 칩 선택 전극(30)은, 예를 들어, 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.
제4 칩 선택 전극(40)은 제2 열(SR) 상에 배치된다. 제4 칩 선택 전극(40)은 제3 칩 선택 전극(30)과 인접하게 배치되고, 제4 칩 선택 전극(40) 및 제3 칩 선택 전극(30) 사이의 간격은 제1 및 제2 칩 선택 전극(10,20)들 사이의 사이 간격(D)과 실질적으로 동일하다.
제1 재배선(50)은 제1 칩 선택 전극(10) 및 제1 칩 선택 전극(10)과 대각선 방향으로 배치된 제3 칩 선택 전극(30)을 전기적으로 연결한다. 본 실시예에서, 제1 재배선(50)은, 예를 들어, 도금 공정에 의하여 형성될 수 있고, 제1 재배선(50)은 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.
제2 재배선(60)은 제2 칩 선택 전극(20) 및 제2 칩 선택 전극(20)과 대각선 방향으로 배치된 제4 칩 선택 전극(40)을 전기적으로 연결한다. 본 실시예에서, 제2 재배선(60)은, 예를 들어, 도금 공정에 의하여 형성될 수 있고, 제2 재배선(60)은 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.
한편, 본 실시예에 의한 반도체 패키지(100)는 제1 데이터 전극(70)들, 제2 데이터 전극(80)들 및 데이터 재배선(90)들을 포함한다.
제1 데이터 전극(70)들은 제1 및 제2 칩 선택 전극(10,20)들이 배치된 제1 열(FR) 상에 배치된다. 제1 데이터 전극(70)들은 반도체 칩(5)의 상면 및 상면과 대향하는 하면을 관통하는 관통 전극이다.
제1 데이터 전극(70)들은 제1 및 제2 칩 선택 전극(10,20)들의 양쪽에 각각 복수개가 배치된다. 인접한 한 쌍의 제1 데이터 전극(70)들은 제1 및 제2 칩 선택 전극(10,20)들 사이의 간격(D)과 실질적으로 동일한 간격으로 이격 된다.
제2 데이터 전극(80)들은 제3 및 제4 칩 선택 전극(30,40)들이 배치된 제2 열(SR) 상에 배치된다.제2 데이터 전극(80)들은 제3 및 제4 칩 선택 전극(30,40)들의 양쪽에 각각 복수개가 배치된다. 인접한 한 쌍의 제2 데이터 전극(80)들은 제3 및 제4 칩 선택 전극(30,40)들 사이의 간격(D)과 실질적으로 동일한 간격으로 이격 된다. 제2 데이터 전극(80)들은 반도체 칩(5)의 상면 및 상면과 대향 하는 하면을 관통하는 관통 전극이다.
본 실시예에서, 제1 및 제2 칩 선택 전극(10,20)들의 양쪽에 각각 배치된 제1 데이터 전극(70)의 개수 및 제3 및 제4 칩 선택 전극(30,40)들의 양쪽에 각각 배치된 제2 데이터 전극(80)의 개수는 실질적으로 동일하다.
데이터 재배선(90)들은 제1 데이터 전극(70) 및 제1 데이터 전극(70)과 대각선 방향으로 배치된 제2 데이터 전극(80)을 전기적으로 연결한다. 본 실시예에서, 데이터 재배선(90)들은 도금 공정에 의하여 형성될 수 있고, 데이터 재배선(90)들은 전기적으로 우수한 특성을 갖는 구리를 포함할 수 있다.
도 1에 도시된 반도체 패키지(100)는 적어도 2 개의 반도체 칩(5)이 적층 된 멀티-칩 패키지에 특히 적합하다. 특히, 도 1에 도시된 반도체 패키지(100)는 동일한 구조를 갖는 반도체 칩(5)에 접속 부재의 배치를 서로 다르게 배치하여 멀티 칩 패키지를 제조할 수 있는 장점을 갖는다.
도 2 내지 도 5들은 도 1에 도시된 반도체 패키지의 제1 내지 제3 칩 선택 전극 및 제1 및 제2 데이터 전극들에 부착되는 접속 부재를 도시한 평면도들이다.
도 2에 도시된 반도체 패키지는 제1 반도체 패키로서 정의되며, 제1 반도체 패키지에는 참조부호 110을 부여하기로 한다. 제1 반도체 패키지(110)는 제1 접속 부재(95)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 제1 반도체 패키지(110)에는 사선 해칭된 제1 접속 부재(95)들이 배치된다. 제1 접속 부재(95)는 제1 칩 선택 전극(10), 제2 칩 선택 전극(20) 및 제1 데이터 전극(70)에 각각 배치된다. 본 실시예에서, 제1 접속 부재(95)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제1 접속 부재(95)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.
도 3에 도시된 반도체 패키지는 제2 반도체 패키지로서 정의되며, 제2 반도체 패키지에는 참조부호 120을 부여하기로 한다. 제2 반도체 패키지(120)는 제2 접속 부재(96)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한 다.
도 3을 참조하면, 제2 반도체 패키지(120)에는 사선 해칭된 제2 접속 부재(96)들이 배치된다. 제2 접속 부재(96)는 제3 칩 선택 전극(30), 제4 칩 선택 전극(40), 제1 데이터 전극(70) 및 제2 데이터 전극(80)에 각각 배치된다. 제2 접속 부재(96)는 제1 칩 선택 전극(10) 및 제2 칩 선택 전극(20) 상에는 배치되지 않는다. 본 실시예에서, 제2 접속 부재(96)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제2 접속 부재(96)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.
도 4에 도시된 반도체 패키지는 제3 반도체 패키지로서 정의되며, 제3 반도체 패키지에는 참조부호 130을 부여하기로 한다. 제3 반도체 패키지(130)는 제3 접속 부재(97)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 제3 반도체 패키지(130)에는 사선 해칭 된 제3 접속 부재(97)들이 배치된다. 제3 접속 부재(97)들은 제3 칩 선택 전극(30) 및 제1 데이터 전극(70)에 각각 배치된다. 제3 접속 부재(97)는 제1, 제2 및 제4 칩 선택 전극(10,20,40) 및 제2 데이터 전극(80) 상에는 배치되지 않는다. 본 실시예에서, 제3 접속 부재(97)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제3 접속 부재(97)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.
도 5에 도시된 반도체 패키지는 제4 반도체 패키지로서 정의되며, 제4 반도체 패키지에는 참조부호 140을 부여하기로 한다. 제4 반도체 패키지(140)는 제4 접속 부재(98)를 제외하면 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 제4 반도체 패키지(140)에는 사선 해칭 된 제4 접속 부재(98)들이 배치된다. 제4 접속 부재(98)들은 제1 데이터 전극(70)들에 배치된다. 제4 접속 부재(98)는 제1 내지 제4 칩 선택 전극(10,20,30,40) 및 제2 데이터 전극(80) 상에는 배치되지 않는다. 본 실시예에서, 제4 접속 부재(98)는 낮은 용융 온도를 갖는 솔더와 같은 금속을 포함할 수 있고, 제4 접속 부재(98)는, 예를 들어, 스텐실 마스크를 이용하여 형성될 수 있다.
도 6은 도 2 내지 도 5들에 도시된 반도체 패키지들을 이용하여 적층 반도체 패키지를 구현한 것을 도시한 단면도이다.
도 6을 참조하면, 적층 반도체 패키지(400)는 반도체 패키지 모듈(200) 및 기판(300)을 포함한다.
반도체 패키지 모듈(200)은 도 2에 도시된 제1 반도체 패키지(110) 상에 도 3에 도시된 제2 반도체 패키지(120)가 적층 된다.
따라서, 제1 반도체 패키지(110)의 제1 칩 선택 전극(10) 및 제2 반도체 패키지(120)의 제1 칩 선택 전극(10)은 오픈(open) 되고, 제1 반도체 패키지(110)의 제2 칩 선택 전극(20) 및 제2 반도체 패키지(120)의 제2 칩 선택 전극(20)은 전기적으로 접속된다.
제2 반도체 패키지(120) 상에는 제3 반도체 패키지(130)가 배치된다. 제2 반도체 패키지(120) 및 제3 반도체 패키지(130)는 어긋나게 배치되고, 이로 인해 제2 반도체 패키지(120)의 제4 칩 선택 전극(40)은 제3 반도체 패키지(130)의 제2 칩 선택 전극(20)을 통해 제3 칩 선택 전극(30)과 전기적으로 접속된다.
제3 반도체 패키지(130) 상에는 제4 반도체 패키지(140)가 배치된다. 이때, 제4 반도체 패키지(140)의 제1 내지 제4 칩 선택 전극(10,20,30,40)들은 제3 반도체 패키지(130)의 제1 내지 제4 칩 선택 전극(10,20,30,40)들과 접속되지 않는다.
기판(300)은 기판 몸체(305), 데이터 접속 패드(310)들 및 칩 선택 접속 패드(320)를 포함한다.
기판 몸체(305)는, 예를 들어, 인쇄회로기판일 수 있고, 기판 몸체(305)의 상면에는 데이터 접속 패드(310) 및 칩 선택 접속 패드(320)가 배치될 수 있다.
본 실시예에서, 데이터 접속 패드(310)는 제1 반도체 패키지(110)의 제1 데이터 전극(70)들과 대응하는 위치에 배치되고, 칩 선택 접속 패드(320)는 제1 반도체 패키지(110)의 제1 칩 선택 전극(10) 및 제2 칩 선택 전극(20)과 대응하는 위치에 배치된다.
데이터 접속 패드(310) 및 제1 데이터 전극(70), 칩 선택 접속 패드(320) 및 제1 및 제2 칩 선택 전극(10,20)들은 각각 제1 접속 부재(95)에 의하여 전기적으로 접속된다.
도 7은 도 6에 도시된 적층 반도체 패키지의 제1 내지 제4 반도체 패키지를 선택하기 위한 선택 신호의 조합을 도시한 도면이다.
도 7을 참조하면, 적층 반도체 패키지(400)의 제1 반도체 패키지(110)는 제1 반도체 패키지(110)의 제1 및 제2 칩 선택 전극(10,20)에 각각 칩 선택 신호(Vcc)가 인가 될 경우 선택된다.
제2 반도체 패키지(120)는 제2 반도체 패키지(120)의 제1 칩 선택 전극(10)은 오픈(open)되고, 제2 칩 선택 전극(20)에 칩 선택 신호(Vcc)가 인가될 경우 선택된다.
한편, 제3 반도체 패키지(130)는 제3 반도체 패키지(130)의 제3 칩 선택 전극(30)을 통해 제1 칩 선택 전극(10)에 칩 선택 신호(Vcc)가 인가되고, 제2 칩 선택 전극(20)이 오픈 될 경우 선택된다.
또한, 제4 반도체 패키지(140)는 제4 반도체 패키지(140)의 제1 및 제2 칩 선택 전극(10,20)이 모두 오픈 될 경우 선택된다.
따라서, 기판(300)의 칩 선택용 접속 패드(320)를 통해 인가된 칩 선택 신호(Vcc)에 의하여 제1 내지 제4 반도체 패키지(130)들 중 어느 하나가 선택될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 동일한 구조를 갖는 반도체 패키지에 스텐실 마스크 등을 통해 접속 부재를 서로 다르게 형성하고 이들을 적층 함으로써 반도체 패키지의 제조 방법을 보다 단순화함은 물론 반도체 패키지의 제조 시간을 보다 단축시킬 수 있는 장점을 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 2 내지 도 5들은 도 1에 도시된 반도체 패키지의 제1 내지 제3 칩 선택 전극 및 제1 및 제2 데이터 전극들에 부착되는 접속 부재를 도시한 평면도들이다.
도 6은 도 2 내지 도 5들에 도시된 반도체 패키지들을 이용하여 적층 반도체 패키지를 구현한 것을 도시한 단면도이다.
도 7은 도 6에 도시된 적층 반도체 패키지의 제1 내지 제4 반도체 패키지를 선택하기 위한 선택 신호의 조합을 도시한 도면이다.

Claims (7)

  1. 반도체 칩;
    상기 반도체 칩의 상면의 에지로부터 이격 된 제1열 상에 배치되며 상기 반도체 칩을 관통하는 제1 칩 선택 전극;
    상기 제1 열 상에 배치되고, 상기 제1 칩 선택 전극과 지정된 간격으로 이격 되며, 상기 반도체 칩을 관통하는 제2 칩 선택 전극;
    상기 제1 열로부터 이격 된 제2 열 상에 상기 제2 칩 선택 전극과 정렬되며 상기 반도체 칩을 관통하는 제3 칩 선택 전극;
    상기 제2 열 상에 상기 제3 칩 선택 전극과 상기 지정된 간격으로 이격 되며, 상기 반도체 칩을 관통하는 제4 칩 선택 전극;
    상기 제1 및 제3 칩 선택 전극들을 연결하는 제1 재배선;
    상기 제2 및 제4 칩 선택 전극들을 연결하는 제2 재배선;
    상기 제1열 상에 상기 제1 및 제2 칩 선택 전극들의 양쪽에 상기 지정된 간격으로 배치되며 상기 반도체 칩을 관통하는 복수개의 제1 데이터 전극들;
    상기 제2 열 상에 상기 제3 및 제3 칩 선택 전극들의 양쪽에 상기 지정된 간격으로 상기 제1 데이터 전극들과 대각선 방향으로 배치되며 상기 반도체 칩을 관통하는 복수개의 제2 데이터 전극들; 및
    상기 각 제1 및 제2 데이터 전극들을 연결하는 데이터 재배선들;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 칩 선택 전극 내지 제4 칩 선택 전극들 중 적어도 하나에 배치된 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 접속 부재는 상기 제1 및 제2 칩 선택 전극들 상에 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 접속 부재는 상기 제2 칩 선택 전극 및 상기 제4 칩 선택 전극 상에 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제2항에 있어서,
    상기 접속 부재는 상기 제3 칩 선택 전극 상에 배치된 것을 특징으로 하는 반도체 패키지.
  6. 제2항에 있어서,
    상기 접속 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
KR1020080031096A 2008-04-03 2008-04-03 반도체 패키지 Expired - Fee Related KR100990937B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080031096A KR100990937B1 (ko) 2008-04-03 2008-04-03 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080031096A KR100990937B1 (ko) 2008-04-03 2008-04-03 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20090105564A KR20090105564A (ko) 2009-10-07
KR100990937B1 true KR100990937B1 (ko) 2010-11-01

Family

ID=41535251

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080031096A Expired - Fee Related KR100990937B1 (ko) 2008-04-03 2008-04-03 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100990937B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724653B1 (ko) * 2001-08-10 2007-06-04 후지쯔 가부시끼가이샤 반도체 칩 및 그것을 이용한 반도체 집적 회로 장치 및 반도체 칩 선택 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724653B1 (ko) * 2001-08-10 2007-06-04 후지쯔 가부시끼가이샤 반도체 칩 및 그것을 이용한 반도체 집적 회로 장치 및 반도체 칩 선택 방법

Also Published As

Publication number Publication date
KR20090105564A (ko) 2009-10-07

Similar Documents

Publication Publication Date Title
JP5222509B2 (ja) 半導体装置
KR101013562B1 (ko) 큐브 반도체 패키지
US7994627B2 (en) Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
KR20040014156A (ko) 반도체장치
US6770980B2 (en) Semiconductor device having semiconductor element packaged on interposer
US7898834B2 (en) Semiconductor chip with chip selection structure and stacked semiconductor package having the same
US8698283B2 (en) Substrate for semiconductor package and semiconductor package having the same
KR101046388B1 (ko) 반도체 패키지
US7595552B2 (en) Stacked semiconductor package in which semiconductor packages are connected using a connector
US20060202317A1 (en) Method for MCP packaging for balanced performance
KR101088822B1 (ko) 반도체 패키지
KR20140028209A (ko) 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩선택 방법
KR100990937B1 (ko) 반도체 패키지
CN101567346A (zh) 具有芯片选通电极的半导体封装和堆叠半导体封装
US9480161B2 (en) Thin low profile strip dual in-line memory module
US10952327B2 (en) Semiconductor module
KR100876896B1 (ko) 적층 반도체 패키지
JP4451790B2 (ja) 半導体装置、半導体装置の製造方法およびカード型記録媒体
KR101013559B1 (ko) 적층 반도체 패키지 및 이의 제조 방법
KR100668847B1 (ko) 패키지 스택
KR100914980B1 (ko) 적층 반도체 패키지
JPH09321218A (ja) 半導体装置およびその製造方法
JP2001053217A (ja) 三次元半導体装置用スタックキャリアおよび三次元半導体装置
KR100671950B1 (ko) 스택 패키지
KR20160071701A (ko) 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20080403

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100317

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20100908

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20101025

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20101026

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee