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KR100990575B1 - Printed circuit board with fine pattern and manufacturing method thereof - Google Patents

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KR100990575B1
KR100990575B1 KR1020080065974A KR20080065974A KR100990575B1 KR 100990575 B1 KR100990575 B1 KR 100990575B1 KR 1020080065974 A KR1020080065974 A KR 1020080065974A KR 20080065974 A KR20080065974 A KR 20080065974A KR 100990575 B1 KR100990575 B1 KR 100990575B1
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copper foil
insulating layer
photosensitive resist
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circuit board
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삼성전기주식회사
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Abstract

본 발명은 미세 패턴을 갖는 인쇄회로기판 및 그 제조방법에 관한 것으로, 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하고, 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층한 후, 서브트랙티브 방식 또는 수정된 어디티브 방식을 사용함으로써 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하여 에칭을 용이하게 하여 회로패턴에 대한 과에칭을 줄임으로써 미세 패턴 구현을 가능하게 한다. The present invention relates to a printed circuit board having a fine pattern and a method of manufacturing the same, wherein a surface roughness is formed on the shiny surface on a region where a circuit pattern of copper foil having a mat surface and a shiny surface is to be formed, and the first substrate is formed on a base substrate. The copper foil disposed with the insulating layer and the shiny surface facing the insulating layer is sequentially arranged and stacked, and then the surface roughness of the copper foil surface removed by etching is reduced by using a subtractive method or a modified additive method. It is possible to implement the fine pattern by reducing the over-etching on the circuit pattern by forming to facilitate the etching.

미세 패턴, 매트면, 샤이니면, 표면조도, 전해동박, 감광성 레지스트 Fine pattern, matte surface, shiny surface, surface roughness, electrolytic copper foil, photosensitive resist

Description

미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법{Printed circuit board having fine pattern and manufacturing method of the same } Printed circuit board having fine pattern and manufacturing method of the same}

본 발명은 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하는 공간 분리 방법을 이용하는 미세 패턴을 갖는 인쇄회로기판 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board having a fine pattern and a method of manufacturing the same, and more particularly, to a printed circuit board having a fine pattern using a space separation method for forming a low surface roughness of a copper foil surface removed by etching, and a manufacturing method thereof. It is about a method.

일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동선으로 배선한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다. In general, a printed circuit board is wired to one side or both sides of a board made of various thermosetting synthetic resins, and then ICs and electronic components are disposed and fixed on the boards, and electrical wiring therebetween is coated with an insulator.

최근, 전자산업의 발달에 전자 부품의 고기능화에 대한 요구가 급증하고 있고, 이러한 전자부품을 탑재하는 인쇄회로기판 또한 고밀도 배선화가 요구되고 있다. 따라서, 인쇄회로기판을 제조하는 공정 중에서 전기배선을 형성하는 회로 형성 방법, 특히 미세 회로패턴 구현이 가능한 회로 형성 방법에 관한 연구가 활발히 진행되고 있다. In recent years, with the development of the electronic industry, the demand for high functionalization of electronic components has increased rapidly, and printed circuit boards on which such electronic components are mounted have also required high density wiring. Accordingly, researches on circuit forming methods for forming electric wirings, particularly circuit formation methods capable of implementing fine circuit patterns, have been actively conducted in the process of manufacturing printed circuit boards.

종래 회로 형성 방법 중의 일례로 서브트랙티브 방식(Subtractive Process) 은 동박이 도포된 절연기판 상에 회로패턴 외에 불필요한 부분을 에칭 등에 의하여 선택적으로 제거하여 회로패턴을 형성하는 인쇄회로기판의 회로 형성 방법이다. 도 1 내지 도 4에는 종래의 서브트랙티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도가 도시되어 있으며, 이를 참조하여 회로 형성 방법을 설명하면 다음과 같다. As one example of a conventional circuit forming method, a subtractive process is a circuit forming method of a printed circuit board which forms a circuit pattern by selectively removing unnecessary portions other than a circuit pattern on an insulating substrate coated with copper foil by etching or the like. . 1 to 4 are cross-sectional views for each process for explaining a circuit forming method through a conventional subtractive method, and the circuit forming method will be described with reference to the following.

먼저, 베이스 기판(11) 상에 절연층(12) 및 매트면(matte side; 13a)과 샤이니면(shiny side; 13b)를 갖는 동박(13)을 순차적으로 배치하여 적층한다. 이때, 동박(13)과 절연층(12)의 접착력을 높이기 위해 동박(13)의 매트면(13a)과 절연층(12)이 접착되도록 한다(도 1). First, the copper foil 13 which has the insulating layer 12, the matte side 13a, and the shiny side 13b is sequentially arrange | positioned and laminated on the base substrate 11. At this time, in order to increase the adhesive force between the copper foil 13 and the insulating layer 12, the mat surface 13a and the insulating layer 12 of the copper foil 13 are bonded (FIG. 1).

다음, 동박(13) 상에 D/F 법이나 액상 감광재법 등을 사용하여 감광성 레지스트(14)를 도포하고, 동박(13) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(14)를 패터닝한다(도 2).Next, the photosensitive resist 14 is coated on the copper foil 13 using a D / F method or a liquid photosensitive material method, and the photosensitive resist 14 is patterned so that the region of the copper foil 13 on which the circuit pattern is to be formed is exposed. (FIG. 2).

다음, 패터닝된 감광성 레지스트(14)를 이용하여 필요없는 동박(13)을 에칭으로 제거한다(도 3). Next, the unnecessary copper foil 13 is removed by etching using the patterned photosensitive resist 14 (FIG. 3).

마지막으로, 감광성 레지스트(14)를 제거함으로써 회로패턴(15)을 형성한다(도 4). Finally, the circuit pattern 15 is formed by removing the photosensitive resist 14 (FIG. 4).

그러나, 이 방법을 사용할 경우 미세 패턴의 형성 능력은 동박(13)의 두께와 감광성 레지스트(14)의 해상도의 영향을 받게 되는데, 일반적으로 동박(13)을 에칭하는 매커니즘을 사용하는 경우 동박(13)의 두께에 대해 2.0 정도의 종횡비(aspect ratio)를 갖기 때문에, 예를 들어 동박(13)의 두께가 10㎛인 경우 L/S=20/20㎛가 한계로서 미세 패턴을 구현하는데 어려움이 있었다. However, when using this method, the ability to form a fine pattern is affected by the thickness of the copper foil 13 and the resolution of the photosensitive resist 14. In general, when using a mechanism for etching the copper foil 13, the copper foil 13 may be used. Since it has an aspect ratio of about 2.0 with respect to the thickness of), for example, when the thickness of the copper foil 13 is 10 μm, it is difficult to implement a fine pattern with L / S = 20/20 μm as a limit. .

또한, 필요없는 동박(13)을 에칭하는 과정에서 회로패턴이 될 동박(13)이 과에칭됨으로써 미세 패턴 구현, 라인폭의 정밀도 향상, 임피던스의 안정화에 어려움이 있었다. In addition, since the copper foil 13 to be a circuit pattern is overetched in the process of etching the unnecessary copper foil 13, there is a difficulty in implementing a fine pattern, improving line width accuracy, and stabilizing impedance.

종래 회로 형성 방법 중의 다른 일례로 수정된 세미-어디티브 방식(Modified Semi-Additive Process; MSAP)은 절연기판 상에 동박을 적층하고 이 동박을 두께 방향으로 일부 제거하여 그 위로 전해 동도금을 수행하여 미세 회로패턴을 형성하는 인쇄회로기판의 회로 형성 방법이다. 도 5 내지 도 10에는 종래의 수정된 세미-어디티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도가 도시되어 있으며, 이를 참조하여 회로 형성 방법을 설명하면 다음과 같다. In another example of a conventional circuit forming method, a modified semi-additive process (MSAP) is a method of stacking copper foil on an insulating substrate, removing the copper foil in a thickness direction, and performing electrolytic copper plating thereon. A circuit forming method of a printed circuit board forming a circuit pattern. 5 to 10 are cross-sectional views for each process for explaining a circuit formation method through a conventional modified semi-additive method, which will be described below with reference to the circuit formation method.

먼저, 베이스 기판(21) 상에 절연층(22) 및 매트면(23a)과 샤이니면(23b)을 갖는 동박(23)을 순차적으로 배치하여 적층한다. 이때, 절연층(22)과 동박(23)의 접착력을 높이기 위해 동박(23)의 매트면(23a)과 절연층(22)이 접착되도록 한다(도 5). First, the copper foil 23 which has the insulating layer 22, the mat surface 23a, and the shiny surface 23b is sequentially arrange | positioned and laminated on the base substrate 21. FIG. At this time, in order to increase the adhesive force between the insulating layer 22 and the copper foil 23, the mat surface 23a and the insulating layer 22 of the copper foil 23 are bonded (FIG. 5).

다음, 동박(23)을 두께 방향으로 일부분 절단한다(도 6). 여기서, 절단된 동박(23)은 후술하는 바와 같이 전해 동도금을 위한 인입선으로 사용된다.Next, the copper foil 23 is partially cut in the thickness direction (FIG. 6). Here, the cut copper foil 23 is used as a lead wire for electrolytic copper plating as mentioned later.

다음, 동박(23) 상에 감광성 레지스트(24)를 도포하고, 동박(23) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(24)를 패터닝한다(도 7).Next, the photosensitive resist 24 is apply | coated on the copper foil 23, and the photosensitive resist 24 is patterned so that the area | region in which the circuit pattern will be formed in the copper foil 23 is exposed (FIG. 7).

다음, 노출된 동박(25) 상에 전해 동도금을 하여 전해 동도금층(25)을 형성 한다(도 8).Next, electrolytic copper plating is performed on the exposed copper foil 25 to form an electrolytic copper plating layer 25 (FIG. 8).

다음, 감광성 레지스트(24)를 제거한다(도 9)Next, the photosensitive resist 24 is removed (Fig. 9).

마지막으로, 절연층(22) 상의 전해 동도금층이 형성되지 않은 영역의 동박을 제거하여 회로패턴(26)을 형성한다.(도 10)Finally, the copper foil of the area | region where the electrolytic copper plating layer on the insulating layer 22 is not formed is removed, and the circuit pattern 26 is formed (FIG. 10).

그러나, 이 방법을 사용할 경우 전해 동도금층이 형성되지 않은 영역의 동박을 제거하여 회로패턴(26)을 형성함에 있어 회로패턴(26)이 될 부분이 과에칭이 발생하기 때문에 현재 기술로는 L/S=15/15㎛가 한계여서 미세회로패턴을 구현하는데 어려움이 있었다. However, when using this method, since the portion of the circuit pattern 26 is overetched in forming the circuit pattern 26 by removing the copper foil in the region where the electrolytic copper plating layer is not formed, L / Since S = 15 / 15㎛, there was a difficulty in implementing a fine circuit pattern.

한편, 상술한 바와 같은 서브트랙티브 방식 또는 수정된 어디티브 방식을 사용하는 경우 필요없는 동박을 에칭으로 제거하는 경우 동박과 절연층의 밀착강도가 요구되는데 밀착강도를 높이게 되면 필요없는 동박이 남을 가능성 또한 있었다. On the other hand, in the case of using the subtractive method or the modified additive method as described above, when the unnecessary copper foil is removed by etching, the adhesion strength between the copper foil and the insulating layer is required. There was also.

이러한 문제점을 해결하기 위해 극박동박(ultra thin copper; UTC)를 사용하는 방안이 제안되기도 하나 제조단가가 상승하는 문제점이 있었다. In order to solve this problem, a method of using ultra thin copper (UTC) has been proposed, but there has been a problem in that the manufacturing cost increases.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하는 공간 분리 방법을 이용하여 에칭을 용이하게 하여 과에칭을 줄임으로써 간단한 공정에 의해 미세 패턴을 갖는 인쇄회로기판 및 그 제조방법을 제공하기 위한 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to reduce the overetching by facilitating etching by using a space separation method for forming a low surface roughness of the copper foil surface removed by etching. It is to provide a printed circuit board having a fine pattern by the process and a manufacturing method thereof.

본 발명의 바람직한 실시예에 따른 미세 패턴을 갖는 인쇄회로기판은, 베이스기판 상에 형성된 제1 절연층 및 상기 제1 절연층 상에 형성된 회로패턴을 포함하고, 상기 제1 절연층과 접하는 상기 회로패턴의 일면에는 상기 회로패턴의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 한다. A printed circuit board having a fine pattern according to an exemplary embodiment of the present invention includes a first insulating layer formed on a base substrate and a circuit pattern formed on the first insulating layer, wherein the circuit is in contact with the first insulating layer. Surface roughness is formed on one surface of the pattern smaller than the width of the circuit pattern.

본 발명의 바람직한 제1 실시예에 따른 미세 패턴을 갖는 인쇄회로기판의 제조 방법은, (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계, (B) 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계, 및 (C) 상기 동박을 패터닝하여 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. According to a first aspect of the present invention, there is provided a method of manufacturing a printed circuit board having a fine pattern, the method comprising: (A) forming surface roughness on the shiny surface on a region where a circuit pattern is to be formed in a copper foil having a matt surface and a shiny surface; (B) sequentially placing and laminating the copper foil having the first insulating layer and the shiny surface facing the insulating layer on the base substrate, and (C) patterning the copper foil to form a circuit pattern Characterized in that it comprises a step.

이때, 상기 (A) 단계는, (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계, (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계, (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, 및 (A4) 상기 노출된 동박에 표면조도를 형성하는 단계를 포함하는 것을 특징으로 한다. At this time, the step (A), (A1) preparing a copper foil having a mat surface and a shiny surface, (A2) laminating a photosensitive resist on the shiny surface of the copper foil, (A3) the circuit pattern of the copper foil Patterning the photosensitive resist to expose the region to be formed, and (A4) forming surface roughness on the exposed copper foil.

또한, 상기 (A3) 단계에서, 상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 한다.In addition, in the step (A3), the photosensitive resist is patterned so that a smaller area of the copper foil than the area where the circuit pattern is to be formed is exposed.

또한, 상기 (C) 단계는, (C1) 상기 동박의 상기 매트면 상에 감광성 레지스트를 적층하는 단계, (C2) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, (C3) 상기 노출된 동박을 에칭하는 단계, 및 (C4) 상기 감광성 레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다. In addition, the (C) step, (C1) laminating a photosensitive resist on the mat surface of the copper foil, (C2) patterning the photosensitive resist to expose a region in which the circuit pattern of the copper foil is to be formed, (C3) etching the exposed copper foil, and (C4) removing the photosensitive resist.

또한, 상기 (C) 단계 이후에, (D) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계를 포함하는 것을 특징으로 한다. In addition, after the step (C), (D) characterized in that it comprises the step of laminating a second insulating layer on the first insulating layer.

본 발명의 바람직한 제2 실시예에 따른 미세 패턴을 갖는 인쇄회로기판의 제조방법은, (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계, (B) 베이스 기판상에 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계, 및 (C) 상기 동박을 두께 방향으로 일부 제거하고 제거된 면에 표면조도를 형성하는 단계, (D) 상기 동박에 감광성 레지스트를 적층하고, 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, (E) 상기 노출된 동박 상에 전해 동도금을 수행하고, 상기 감광성 레지스트를 제거하는 단계, 및 (F) 상기 두께 방향으로 일부 제거된 상기 동박을 제거하는 단계를 포함하는 것을 특징으로 한다. According to a second aspect of the present invention, there is provided a method of manufacturing a printed circuit board having a fine pattern, the method comprising: (A) forming surface roughness on the shiny surface on a region where a circuit pattern is to be formed in a copper foil having a matt surface and a shiny surface; (B) sequentially placing and laminating the copper foil disposed on the base substrate such that the insulating layer and the shiny surface face the insulating layer, and (C) partially removing and removing the copper foil in the thickness direction. Forming a surface roughness on a surface, (D) laminating a photosensitive resist on the copper foil, and patterning the photosensitive resist to expose a region in which the circuit pattern is to be formed in the copper foil, (E) on the exposed copper foil Performing electrolytic copper plating, removing the photosensitive resist, and (F) removing the copper foil partially removed in the thickness direction. .

이때, 상기 (A) 단계는, (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계, (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계, (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, 및 (A4) 상기 노출된 동박에 표면조도를 형성하는 단계를 포함하는 것을 특징으로 한다. At this time, the step (A), (A1) preparing a copper foil having a mat surface and a shiny surface, (A2) laminating a photosensitive resist on the shiny surface of the copper foil, (A3) the circuit pattern of the copper foil Patterning the photosensitive resist to expose the region to be formed, and (A4) forming surface roughness on the exposed copper foil.

또한, 상기 (A3) 단계에서, 상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 한다.In addition, in the step (A3), the photosensitive resist is patterned so that a smaller area of the copper foil than the area where the circuit pattern is to be formed is exposed.

또한, 상기 (F) 단계에서, 상기 동박은 플래쉬 에칭(soft etching)에 의해 제거되는 것을 특징으로 한다. Further, in the step (F), the copper foil is characterized in that it is removed by flash etching (soft etching).

또한, 상기 (F) 단계 이후에, (G) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계를 포함하는 것을 특징으로 한다. In addition, after the step (F), (G) characterized in that it comprises the step of laminating a second insulating layer on the first insulating layer.

본 발명은 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하는 공간 분리 방법을 이용하여 에칭시간을 줄일 뿐만 아니라 회로패턴의 과에칭을 줄이고 이에 따라 미세 패턴의 구현이 가능하게 된다. The present invention not only reduces the etching time by using a space separation method of forming a low surface roughness of the copper foil surface removed by etching, but also reduces overetching of the circuit pattern, thereby enabling the implementation of a fine pattern.

또한, 본 발명은 특수 처리된 고가의 극박 동박을 사용할 필요 없이 일반적인 동박을 사용하여 미세 패턴의 구현이 가능하게 된다. In addition, the present invention enables the implementation of a fine pattern using a general copper foil without the need for using a specially processed expensive ultra-thin copper foil.

또한, 본 발명은 절연층에 표면조도가 일부 형성된 샤이니면을 접착시켜 접착성을 향상시키고, 표면조도가 형성되어 있는 매트면에 감광성 레지스트 또는 절연층을 접착시키기 때문에 별도의 조도 형성 공정 없게 된다. In addition, the present invention improves adhesiveness by adhering a shiny surface having a part of surface roughness formed on the insulating layer, and adheres a photosensitive resist or insulating layer to a mat surface on which surface roughness is formed, thereby eliminating a separate roughness forming process.

또한, 본 발명은 제1 절연층과 접하는 회로패턴의 일면에 회로패턴의 폭보다 작은 영역에 표면조도를 형성함으로써 공정오차를 감안하여 미세 패턴의 구현이 가능하게 된다. In addition, the present invention enables the implementation of a fine pattern in consideration of a process error by forming a surface roughness in a region smaller than the width of the circuit pattern on one surface of the circuit pattern in contact with the first insulating layer.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on the other drawings. In addition, in describing the present invention, if it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 11 내지 도 18은 본 발명의 바람직한 제1 실시예에 따른 미세 패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 본 실시예에 따른 제조방법을 설명하면 다음과 같다. 11 to 18 are cross-sectional views for each process for describing a method of manufacturing a printed circuit board having a fine pattern according to a first embodiment of the present invention. same.

먼저, 도 11에 도시한 바와 같이, 매트면(101a)과 샤이니면(101b)을 갖는 동박(101)을 준비한다.First, as shown in FIG. 11, the copper foil 101 which has the mat surface 101a and the shiny surface 101b is prepared.

이때, 동박(101)은 일반적인 제박기를 이용하여 제조되며, 이 제박기를 통해 광택이 나지 않은 매트면(101a)과 광택이 나는 샤이니면(101b)을 갖는 동박(101)이 제조된다. At this time, the copper foil 101 is manufactured using a general milling machine, and the copper foil 101 which has the matte surface 101a which is not polished and the shiny shiny surface 101b is manufactured through this milling machine.

여기서, 제박기를 이용한 전해동박은 전해 동도금을 이용하여 회전하는 드럼의 안/밖에 +/- 전류를 흘려서 구리 도금액의 산화와 환원의 연속적인 화학반응에 의해 드럼에 구리가 석출되면서 전해동박을 두께별로 생산하는 원리를 이용하여 형성되며, 이에 대한 상세한 설명은 생략하기로 한다. Here, the electrolytic copper foil using the milling machine produces electrolytic copper foil by thickness by depositing copper on the drum by the continuous chemical reaction of oxidation and reduction of the copper plating solution by flowing +/- current inside / outside the rotating drum using electrolytic copper plating. It is formed using the principle, and a detailed description thereof will be omitted.

다음, 도 12에 도시한 바와 같이, 동박(101)의 샤이니면(101b)에 감광성 레지스트(102)를 도포한 후, 소정의 패턴이 인쇄된 아트 워크 필름(art work film)을 이용하여 감광성 레지스트(102)를 노광 및 현상함으로써 회로패턴이 형성될 영역이 노출되도록 패터닝한다. Next, as shown in FIG. 12, after apply | coating the photosensitive resist 102 to the shiny surface 101b of the copper foil 101, the photosensitive resist was used using the art work film by which the predetermined | prescribed pattern was printed. The 102 is exposed and developed to pattern the exposed region of the circuit pattern.

이때, 감광성 레지스트(102)는 소정의 패턴이 인쇄된 아트 워크 필름을 감광성 레지스트 상에 밀착시킨 후 자외선을 조사하여 자외선이 통과하지 않는 패턴이 형성된 영역의 미경화된 감광성 레지스트를 현상액을 이용하여 제거함으로써 패터닝된다. At this time, the photosensitive resist 102 adheres the artwork film printed with a predetermined pattern onto the photosensitive resist, and then irradiates with ultraviolet rays to remove the uncured photosensitive resist in the region where the pattern does not pass through the developer using a developer. By patterning.

여기서, 감광성 레지스트(102)는 동박(101) 중 회로패턴이 될 영역(P)의 폭보다 작은 영역이 노출되도록 패터닝 되는 것이 바람직하다. 이는 회로패턴의 폭보다 작은 영역에 표면조도를 형성하기 위한 것으로서, 회로패턴 형성 공정 중 공정오차를 고려하기 위함이다. Here, it is preferable that the photosensitive resist 102 is patterned so that the area | region smaller than the width | variety of the area | region P which becomes a circuit pattern among the copper foils 101 is exposed. This is to form the surface roughness in the area smaller than the width of the circuit pattern, to consider the process error during the circuit pattern forming process.

다음, 도 13에 도시한 바와 같이, 감광성 레지스트(102)가 상부에 형성되어 있지 않고 외부로 노출된 동박(101) 면에 표면조도를 형성하고, 도포된 감광성 레 지스트(102)를 박리하여 제거한다. Next, as shown in FIG. 13, the surface roughness is formed on the surface of the copper foil 101 exposed to the outside without the photosensitive resist 102 formed thereon, and the applied photosensitive resist 102 is peeled off and removed. do.

이때, 표면조도는 일반적인 기계연마, 화학연마, 전해연마를 통해 형성한다. 여기서, 기계연마는 버프(buff) 등을 이용하여 동박의 표면을 평활하게 하는 방법이지만 얇은 동박을 이용하는 경우에는 동박에 기계적 응력을 가하여 동박이 파손되는 경우가 있으므로, 기계연마방법은 비교적 두꺼운 동박의 표면에 사용하는 것이 적합하다. 한편, 화학연마 및 전해연마에서는 기계연마와는 달리 동박에 기계응력이 생기지 않기 때문에 비교적 얇은 동박도 화학연마 및 전해연마에 의해 파손되지 않으므로, 화학연마 및 전해연마가 비교적 얇은 동박의 표면의 가공에 적합하다.At this time, the surface roughness is formed through general mechanical polishing, chemical polishing, electrolytic polishing. Here, the mechanical polishing is a method of smoothing the surface of the copper foil by using a buff, etc. However, in the case of using a thin copper foil, the mechanical foil may be damaged by applying mechanical stress to the copper foil. It is suitable for use on the surface. On the other hand, in the case of chemical polishing and electropolishing, since mechanical stress does not occur on copper foil unlike mechanical polishing, even relatively thin copper foil is not damaged by chemical polishing and electropolishing, so that chemical polishing and electropolishing are used for the surface of a relatively thin copper foil. Suitable.

또한, 감광성 레지스트(102)는 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등의 박리액을 사용하여 제거한다. In addition, the photosensitive resist 102 is removed using a stripping solution such as sodium hydroxide (NaOH) or potassium hydroxide (KOH).

즉, 본 실시예에서는 동박 중 에칭으로 제거되는 동박 표면에는 별도의 표면조도를 형성하지 않고 회로패턴이 될 영역 중 일부에만 표면조도를 형성하는 것을 특징으로 한다. That is, the present embodiment is characterized in that the surface roughness is formed only on a part of the region to be a circuit pattern without forming a separate surface roughness on the surface of the copper foil removed by etching of the copper foil.

다음, 도 14에 도시한 바와 같이, 베이스 기판(103) 상에 제1 절연층(104) 및 샤이니면(101b)이 제1 절연층(104)을 향하도록 동박(101)을 배치하여 적층한다.Next, as shown in FIG. 14, the copper foil 101 is arrange | positioned and laminated | stacked on the base substrate 103 so that the 1st insulating layer 104 and the shiny surface 101b may face the 1st insulating layer 104. Next, as shown in FIG. .

이때, 본 실시예에서는 종래기술과 달리 제1 절연층(104)에 동박(101)의 샤이니면(101b)이 접하도록 적층된다. 여기서, 제1 절연층(104)과 접착되는 샤이니면(101b) 중 표면조도가 형성된 회로패턴이 될 영역(P)은 제1 절연층(104)과 접하는 면적이 더 넓기 때문에 표면조도가 형성되지 않은 영역에 비해 제1 절연층(104) 과 더욱 견고히 결합된다. At this time, in the present embodiment, unlike the prior art, the first surface of the insulating layer 104 is laminated so that the shiny surface 101b of the copper foil 101 is in contact. Here, the area P, which will be the circuit pattern on which the surface roughness is formed, of the shiny surface 101b adhered to the first insulating layer 104 has a larger area in contact with the first insulating layer 104, so that no surface roughness is formed. It is more firmly coupled with the first insulating layer 104 than the non-region.

다음, 도 15에 도시한 바와 같이, 동박(101)의 매트면(101a) 상에 감광성 레지스트(105)를 도포하고, 동박(101) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(105)를 패터닝한다. Next, as shown in FIG. 15, the photosensitive resist 105 is apply | coated on the mat surface 101a of the copper foil 101, and the photosensitive resist 105 is exposed so that the area | region in which the circuit pattern will be formed in the copper foil 101 is exposed. Pattern.

이때, 감광성 레지스트(105)를 동박에 도포하는 경우 종래기술에 따르면 표면조도가 없는 샤이니면에 감광성 레지스트(105)가 도포되기 때문에 접착성을 높이기 위해 샤이니면에 별도의 표면조도를 형성하는 공정이 요구되었으나, 본 실시예에서는 동박(101)의 매트면(101a) 상에 감광성 레지스트(105)가 도포되기 때문에 별도의 표면조도 형성 공정 없이도 동박과 감광성 레지스트(102)의 접착성이 향상되게 된다. In this case, when the photosensitive resist 105 is applied to the copper foil, according to the prior art, since the photosensitive resist 105 is applied to the shiny surface without surface roughness, a process of forming a separate surface roughness on the shiny surface to increase adhesiveness is performed. Although required, in this embodiment, since the photosensitive resist 105 is applied on the mat surface 101a of the copper foil 101, the adhesion between the copper foil and the photosensitive resist 102 is improved without a separate surface roughness forming process.

한편, 감광성 레지스트(105)를 패터닝 하는 경우 공정오차에 의해 원하는 위치에 패터닝이 안되는 경우가 종종 발생한다. 이 경우 샤이니면(101b)에 표면조도가 형성된 회로패턴이 될 영역(P)과 매트면(101a)에 감광성 레지스트(105)가 도포되어 정의되는 회로패턴이 될 영역이 서로 일치하지 않게 된다. 따라서, 매트면(101a)에 도포된 감광성 레지스트(105)를 기준으로 감광성 레지스트(105)가 도포되지 않은 동박(101)을 에칭으로 제거하는 경우, 표면조도가 형성된 샤이니면(101b)의 회로패턴이 될 영역(P)의 적어도 일부는 에칭에 의해 제거되어야 하는 문제가 발생하게 된다. 나아가, 제1 절연층(104)과 표면조도에 의해 결합된 이 영역을 제거하는데 에칭시간이 더욱 소요되기 때문에 회로패턴이 될 영역이 과에칭되어 미세 패턴의 구현을 어렵게 한다. 그러나, 도 12의 설명부분에서 기술한 바와 같이, 샤이니면(101b) 중 회로패턴이 될 영역보다 작은 영역에 표면조도를 형성함으로써 이러한 공정오차의 발생으로 과에칭문제가 최소화된다. On the other hand, in the case of patterning the photosensitive resist 105, the patterning at a desired position often occurs due to a process error. In this case, the region P to be the circuit pattern having the surface roughness formed on the shiny surface 101b and the region to be the circuit pattern defined by applying the photosensitive resist 105 on the mat surface 101a do not coincide with each other. Therefore, when the copper foil 101 to which the photosensitive resist 105 is not applied is removed by etching based on the photosensitive resist 105 applied to the mat surface 101a, the circuit pattern of the shiny surface 101b having the surface roughness formed thereon. At least a part of the region P to be made has to be removed by etching. Further, since the etching time is further required to remove the region coupled with the first insulating layer 104 by the surface roughness, the region to be the circuit pattern is overetched, making it difficult to implement the fine pattern. However, as described in the description of FIG. 12, the over-etching problem is minimized due to the occurrence of such a process error by forming surface roughness in a region smaller than the region to be a circuit pattern of the shiny surface 101b.

다음, 도 16에 도시한 바와 같이, 감광성 레지스트(105)가 상부에 형성되지 않고 외부로 노출된 동박(101)을 플래시-에칭(flash-etching)으로 제거한다.Next, as shown in FIG. 16, the copper foil 101 exposed to the outside without forming the photosensitive resist 105 is removed by flash-etching.

이때, 제1 절연층(104)과 접착되는 동박(101)의 샤이니면(101b)은 회로패턴이 형성될 영역에만 표면조도가 형성되어 있기 때문에, 노출된 동박(101)은 제1 절연층(104)과 접착력이 낮아 에칭시간을 단축할 수 있을 뿐만 아니라 회로패턴이 형성될 영역의 동박(101)에 대한 과에칭이 감소되게 된다. In this case, since the surface roughness of the shiny surface 101b of the copper foil 101 adhered to the first insulating layer 104 is formed only in the region where the circuit pattern is to be formed, the exposed copper foil 101 is formed of the first insulating layer ( 104 and the low adhesive strength not only shortens the etching time but also reduces overetching of the copper foil 101 in the region where the circuit pattern is to be formed.

다음, 도 17에 도시한 바와 같이, 도포된 감광성 레지스트(105)를 제거하여 회로패턴(107)을 형성한다. 이때, 감광성 레지스트(105)는 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등의 박리액을 사용하여 제거한다. Next, as shown in FIG. 17, the applied photosensitive resist 105 is removed to form a circuit pattern 107. At this time, the photosensitive resist 105 is removed using a stripping solution such as sodium hydroxide (NaOH) or potassium hydroxide (KOH).

다음, 도 18에 도시한 바와 같이, 제1 절연층(104) 상에 제2 절연층(108)을 형성한다. 이때, 회로패턴(107)의 상부면은 표면조도가 형성된 매트면이기 때문에 제2 절연층(108)과의 접착강도가 높아 별도의 조도 형성 공정이 필요없기 때문에 제조공정이 단순화되고 제조시간 또한 줄일 수 있게 된다. Next, as shown in FIG. 18, a second insulating layer 108 is formed on the first insulating layer 104. At this time, since the upper surface of the circuit pattern 107 is a mat surface having a surface roughness, the adhesive strength with the second insulating layer 108 is high, so that a separate roughness forming process is not required, thereby simplifying the manufacturing process and reducing the manufacturing time. It becomes possible.

한편, 이와 같은 제조공정에 의해 본 발명의 바람직한 실시예에 따른 인쇄회로기판이 제조된다. 즉, 본 발명에 따른 인쇄회로기판은 베이스기판(103) 상에 제1 절연층(104) 및 회로패턴(107)이 형성되고, 제1 절연층(104)과 접하는 회로패턴(107)의 일면에는 회로패턴(107)의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 한다. 이와 같은 구조를 채용함으로써, 공정오차를 감안하면서 미세 패턴의 구현이 가능하게 된다. On the other hand, a printed circuit board according to a preferred embodiment of the present invention is manufactured by such a manufacturing process. That is, in the printed circuit board according to the present invention, the first insulating layer 104 and the circuit pattern 107 are formed on the base substrate 103 and one surface of the circuit pattern 107 in contact with the first insulating layer 104. Is characterized in that the surface roughness is formed in a region smaller than the width of the circuit pattern 107. By adopting such a structure, it is possible to implement a fine pattern while considering the process error.

도 19 내지 도 25는 본 발명의 바람직한 제2 실시예에 따른 미세 회로패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 본 실시예에 따른 제조방법을 설명하면 다음과 같다. 여기서, 제1 실시예와 동일 또는 대응되는 구성요소 및 제조공정에 대한 중복되는 설명은 생략하기로 한다. 19 to 25 are cross-sectional views illustrating a manufacturing method of a printed circuit board having a fine circuit pattern according to a second exemplary embodiment of the present invention. Referring to this, a manufacturing method according to the present exemplary embodiment will be described below. Is the same as Here, duplicate descriptions of components and manufacturing processes identical or corresponding to those of the first embodiment will be omitted.

먼저, 도 19에 도시한 바와 같이, 도 11 내지 도 14에 도시된 공정과 동일한 공정을 수행하여 베이스 기판(203) 상에 제1 절연층(204) 및 샤이니면(201b)이 제1 절연층(204)을 향하도록 동박(201)을 배치하여 적층한다.First, as shown in FIG. 19, the first insulating layer 204 and the shiny surface 201b are formed on the base substrate 203 by performing the same process as that shown in FIGS. 11 to 14. The copper foil 201 is arrange | positioned so that it may face to 204, and is laminated.

다음, 도 20에 도시한 바와 같이, 동박(201)을 두께 방향으로 일부분 절단한다. 여기서, 절단된 동박(201) 후술하는 바와 같이 전해 동도금을 위한 인입선으로 사용된다. Next, as shown in FIG. 20, the copper foil 201 is partially cut in the thickness direction. Here, the cut copper foil 201 is used as a lead wire for electrolytic copper plating as described later.

다음, 도 21에 도시한 바와 같이, 동박(201) 상에 감광성 레지스트(205)를 도포하고, 동박(201) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(205)를 패터닝한다.Next, as shown in FIG. 21, the photosensitive resist 205 is apply | coated on the copper foil 201, and the photosensitive resist 205 is patterned so that the area | region in which the circuit pattern will be formed in the copper foil 201 is exposed.

다음, 도 22에 도시한 바와 같이, 노출된 동박(201) 상에 전해 동도금을 하여 전해 동도금층(206)을 형성한다. 이때, 전해 동도금은 동도금 작업통에 침적시킨 후 직류 정류기를 이용하여 수행되며 도금될 면적을 계산하여 직류 정류기에 적당한 전류를 가하여 금을 석출하는 방식을 사용하는 것이 바람직하다. Next, as shown in FIG. 22, the electrolytic copper plating layer 206 is formed by electrolytic copper plating on the exposed copper foil 201. At this time, the electrolytic copper plating is carried out by using a DC rectifier after depositing in the copper plating working cylinder, it is preferable to use a method of calculating the area to be plated by applying a suitable current to the DC rectifier to deposit gold.

다음, 도 23에 도시한 바와 같이, 감광성 레지스트(205)를 제거한다.Next, as shown in FIG. 23, the photosensitive resist 205 is removed.

다음, 도 24에 도시한 바와 같이, 제1 절연층(204) 상의 전해 동도금층이 형성되지 않은 영역의 동박을 플래시-에칭으로 제거하여 회로패턴(207)을 형성한다. 이때, 제1 절연층(204)과 접착되는 동박(201)의 샤이니면은 회로패턴이 형성될 영역에만 표면조도가 형성되어 있기 때문에, 노출된 동박(201)은 제1 절연층(204)과 접착력이 낮아 에칭시간을 단축할 수 있을 뿐만 아니라 회로패턴이 형성될 영역의 동박(201)에 대한 과에칭이 감소되게 된다. Next, as shown in FIG. 24, the copper foil of the area | region in which the electrolytic copper plating layer on the 1st insulating layer 204 was not formed is removed by flash-etching, and the circuit pattern 207 is formed. At this time, since the surface roughness is formed only in the region where the circuit pattern is to be formed on the shiny surface of the copper foil 201 bonded to the first insulating layer 204, the exposed copper foil 201 may be separated from the first insulating layer 204. The low adhesive force not only shortens the etching time but also reduces overetching of the copper foil 201 in the region where the circuit pattern is to be formed.

마지막으로, 도 25에 도시한 바와 같이, 제1 절연층(204) 상에 제2 절연층(208)을 형성한다. Finally, as shown in FIG. 25, a second insulating layer 208 is formed on the first insulating layer 204.

한편, 이와 같은 제조공정에 의해 본 발명의 바람직한 실시예에 따른 인쇄회로기판이 제조된다. 즉, 본 발명에 따른 인쇄회로기판은 베이스기판(203) 상에 제1 절연층(204) 및 회로패턴(207)이 형성되고, 제1 절연층(204)과 접하는 회로패턴(207)의 일면에는 회로패턴(207)의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 한다. 이와 같은 구조를 채용함으로써, 공정오차를 감안하면서 미세 패턴의 구현이 가능하게 된다. On the other hand, a printed circuit board according to a preferred embodiment of the present invention is manufactured by such a manufacturing process. That is, in the printed circuit board according to the present invention, the first insulating layer 204 and the circuit pattern 207 are formed on the base substrate 203 and one surface of the circuit pattern 207 in contact with the first insulating layer 204. Is characterized in that the surface roughness is formed in a region smaller than the width of the circuit pattern 207. By adopting such a structure, it is possible to implement a fine pattern while considering the process error.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다 고 할 것이다. Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and a printed circuit board having a fine pattern according to the present invention and a method of manufacturing the same are not limited thereto, and the technical spirit of the present invention. It will be apparent that modifications and improvements are possible by those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다. All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

도 1 내지 도 4는 종래의 서브트랙티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도이다.1 to 4 are cross-sectional views of respective processes for explaining a circuit forming method through a conventional subtractive method.

도 5 내지 도 10은 종래의 수정된 세미-어디티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도이다.5 to 10 are cross-sectional views of respective processes for explaining a circuit formation method through a conventional modified semi-additive method.

도 11 내지 도 18은 본 발명의 바람직한 제1 실시예에 따른 미세 회로패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도이다.11 to 18 are cross-sectional views of processes for describing a method of manufacturing a printed circuit board having a fine circuit pattern according to a first embodiment of the present invention.

도 19 내지 도 25는 본 발명의 바람직한 제2 실시예에 따른 미세 회로패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도이다. 19 to 25 are cross-sectional views illustrating processes for manufacturing a printed circuit board having a fine circuit pattern according to a second exemplary embodiment of the present invention.

<도면 부호의 설명>&Lt; Description of reference numerals &

101, 201 : 동박 101a, 201a : 매트면101, 201: copper foil 101a, 201a: mat surface

101b, 201b : 샤이니면 102, 205 : 감광성 레지스트101b and 201b: shiny surface 102 and 205: photosensitive resist

103, 203 : 베이스 기판 104: 204 : 제1 절연층103, 203: base substrate 104: 204: first insulating layer

206 : 전해동박층 107, 207 : 회로패턴206: electrolytic copper foil layers 107, 207: circuit pattern

108, 208 : 제2 절연층 108,208: second insulating layer

Claims (11)

베이스기판 상에 형성된 제1 절연층; 및A first insulating layer formed on the base substrate; And 상기 제1 절연층 상에 형성된 회로패턴Circuit pattern formed on the first insulating layer 을 포함하고,Including, 상기 제1 절연층과 접하는 상기 회로패턴의 일면에는 상기 회로패턴의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판.Printed circuit board having a fine pattern, characterized in that the surface roughness is formed in a region smaller than the width of the circuit pattern on one surface of the circuit pattern in contact with the first insulating layer. (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계;(A) forming surface roughness on the shiny surface on the region where the circuit pattern is to be formed in the copper foil having the matt surface and the shiny surface; (B) 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 제1 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계; 및(B) sequentially arranging and laminating the copper foil disposed on the base substrate such that the first insulating layer and the shiny surface face the first insulating layer; And (C) 상기 동박을 패터닝하여 회로패턴을 형성하는 단계(C) patterning the copper foil to form a circuit pattern 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a. 청구항 2에 있어서,The method according to claim 2, 상기 (A) 단계는,Step (A) is (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계;(A1) preparing a copper foil having a mat surface and a shiny surface; (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계;(A2) laminating a photosensitive resist on the shiny surface of the copper foil; (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계; 및(A3) patterning the photosensitive resist to expose a region where a circuit pattern of the copper foil is to be formed; And (A4) 상기 노출된 동박에 표면조도를 형성하는 단계(A4) forming surface roughness on the exposed copper foil 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a. 청구항 3에 있어서,The method according to claim 3, 상기 (A3) 단계에서,In the step (A3), 상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.The photosensitive resist is a method of manufacturing a printed circuit board having a fine pattern, characterized in that to expose the area smaller than the area of the copper pattern to form the circuit pattern. 청구항 2에 있어서,The method according to claim 2, 상기 (C) 단계는,Step (C) is (C1) 상기 동박의 상기 매트면 상에 감광성 레지스트를 적층하는 단계;(C1) laminating a photosensitive resist on the mat surface of the copper foil; (C2) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계;(C2) patterning the photosensitive resist to expose a region where a circuit pattern of the copper foil is to be formed; (C3) 상기 노출된 동박을 에칭하는 단계; 및 (C3) etching the exposed copper foil; And (C4) 상기 감광성 레지스트를 제거하는 단계(C4) removing the photosensitive resist 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a. 청구항 2에 있어서,The method according to claim 2, 상기 (C) 단계 이후에,After the step (C), (D) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계(D) stacking a second insulating layer on the first insulating layer 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a. (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계;(A) forming surface roughness on the shiny surface on the region where the circuit pattern is to be formed in the copper foil having the matt surface and the shiny surface; (B) 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 제1 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계; 및(B) sequentially arranging and laminating the copper foil disposed on the base substrate such that the first insulating layer and the shiny surface face the first insulating layer; And (C) 상기 동박을 두께 방향으로 일부 제거하고 제거된 면에 표면조도를 형성하는 단계;(C) removing a part of the copper foil in the thickness direction and forming surface roughness on the removed surface; (D) 상기 동박에 감광성 레지스트를 적층하고, 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계;(D) laminating a photosensitive resist on the copper foil, and patterning the photosensitive resist to expose a region in which the circuit pattern is to be formed in the copper foil; (E) 상기 노출된 동박 상에 전해 동도금을 수행하고, 상기 감광성 레지스트를 제거하는 단계; 및(E) performing electrolytic copper plating on the exposed copper foil and removing the photosensitive resist; And (F) 상기 두께 방향으로 일부 제거된 상기 동박을 제거하는 단계(F) removing the copper foil partially removed in the thickness direction 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a. 청구항 7에 있어서,The method of claim 7, 상기 (A) 단계는,Step (A) is (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계;(A1) preparing a copper foil having a mat surface and a shiny surface; (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계;(A2) laminating a photosensitive resist on the shiny surface of the copper foil; (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계; 및 (A3) patterning the photosensitive resist to expose a region where a circuit pattern of the copper foil is to be formed; And (A4) 상기 노출된 동박에 표면조도를 형성하는 단계(A4) forming surface roughness on the exposed copper foil 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a. 청구항 8에 있어서,The method according to claim 8, 상기 (A3) 단계에서,In the step (A3), 상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.The photosensitive resist is a method of manufacturing a printed circuit board having a fine pattern, characterized in that to expose the area smaller than the area of the copper pattern to form the circuit pattern. 청구항 7에 있어서,The method of claim 7, 상기 (F) 단계에서, 상기 동박은 플래쉬 에칭(flash etching)에 의해 제거되는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.In the step (F), the copper foil is removed by flash etching (flash etching), characterized in that the manufacturing method of a printed circuit board having a fine pattern. 청구항 7에 있어서,The method of claim 7, 상기 (F) 단계 이후에,After the step (F), (G) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계(G) stacking a second insulating layer on the first insulating layer 를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board having a fine pattern comprising a.
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