KR100974181B1

KR100974181B1 - OTP memory device

Info

Publication number: KR100974181B1
Application number: KR1020080036069A
Authority: KR
Inventors: 김영희
Original assignee: 창원대학교 산학협력단
Priority date: 2008-04-18
Filing date: 2008-04-18
Publication date: 2010-08-05
Anticipated expiration: 2028-04-18
Also published as: KR20090110525A

Abstract

본 발명은 디스플레이 구동 회로의 발진 주기에 대한 조정 데이터를 저장하기 위한 OTP 메모리 장치에 대하여 개시된다. OTP 메모리 장치는, 적어도 하나의 워드라인과 다수개의 소스 라인들 및 비트라인들에 연결되는 OTP 메모리 셀들을 포함하고, 워드라인에 게이트들이 연결되고 비트라인들 각각에 그 드레인들이 연결되는 NMOS 억세스 트랜지스터들을 포함하고, 소스 라인들 각각과 NMOS 억세스 트랜지스터들의 각각의 소스 사이에 연결되는 NMOS 커패시터를 포함하는 OTP 메모리 셀들이 배열되는 OTP 메모리 셀 어레이를 포함한다. 그리고 OTP 메모리 장치는, 다수개의 모드 제어 신호들을 발생하는 커맨드 래치 회로, 소스 라인들을 선택하는 열 디코더, 워드라인을 제1 전압 또는 제2 전압으로 스위칭하고 구동하는 전원 스위치 회로와 워드라인 구동 회로, 소스 라인을 구동하는 소스 라인 구동 회로, 비트라인을 데이터 라인으로 선택적으로 연결시키는 독출 데이터 스위치 회로, 그리고 데이터 라인을 감지 증폭하는 독출 데이터 감지 증폭 회로를 포함한다.The present invention is directed to an OTP memory device for storing adjustment data for an oscillation period of a display driving circuit. An OTP memory device includes at least one word line and OTP memory cells connected to a plurality of source lines and bit lines, the NMOS access transistor having gates connected to the word lines and drains connected to each of the bit lines. And an OTP memory cell array in which OTP memory cells comprising an NMOS capacitor connected between each of the source lines and each source of the NMOS access transistors are arranged. The OTP memory device includes a command latch circuit for generating a plurality of mode control signals, a column decoder for selecting source lines, a power switch circuit and a word line driving circuit for switching and driving a word line to a first voltage or a second voltage; A source line driving circuit for driving the source line, a read data switch circuit for selectively connecting the bit line to the data line, and a read data sensing amplifying circuit for sensing and amplifying the data line.

OTP 메모리 장치, 2-Tr. OTP 셀, OTP 메모리 셀 어레이, 커맨드 래치 회로. 워드라인 구동 회로, 소스 라인 구동 회로, 독출 데이터 스위치 회로 OTP memory device, 2-Tr. OTP cell, OTP memory cell array, command latch circuit. Word line driver circuit, source line driver circuit, read data switch circuit

Description

OTP memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 디스플레이 구동 회로의 발진 주기에 대한 조정 데이터를 저장하기 위한 OTP 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an OTP memory device for storing adjustment data for an oscillation period of a display driving circuit.

메모리는 정보(Data)를 저장하기 위해 만들어진 장치로써 현재 사용되고 있는 메모리의 종류는 매우 다양하다. 그 중 반도체 메모리는 도 1에서 보는 바와 같이 크게 휘발성(Volatile) 메모리와 비휘발성(Nonvolatile) 메모리 두 가지 종류로 나눌 수 있다. 휘발성 메모리는 전원이 공급된 상태에서는 저장된 데이터는 유지되고 전원공급이 차단되면 데이터가 지워지는 특징을 가진다. 반면에 비휘발성 메모리는 전원공급이 차단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 유지되는 특징을 가지고 있다.Memory is a device designed to store data, and there are various kinds of memory currently used. Among them, as shown in FIG. 1, a semiconductor memory may be classified into two types, a volatile memory and a nonvolatile memory. Volatile memory is characterized in that the stored data is maintained when the power is supplied and the data is erased when the power supply is cut off. On the other hand, nonvolatile memory has a feature that data stored in a memory cell is maintained without being erased even when the power supply is cut off.

대표적인 휘발성 메모리에는 전원공급이 계속 되는 동안 기억된 데이터를 계속 유지할 수 있는 SRAM(Static Random Access Memory)과 전원공급 외에도 주기적으로 재충전을 해주어야 데이터를 기억하는 DRAM(Dynamic Random Access Memory)이 있다.Typical volatile memories include static random access memory (SRAM), which can maintain stored data while power is supplied, and dynamic random access memory (DRAM), which requires data to be periodically recharged in addition to power supply.

비휘발성 메모리에는 ROM(Read-Only Memory)이 대표적이다. ROM은 한 차례만 프로그램이 가능한 롬(Once-Programmable ROM)과 반복하여 프로그램이 가능한 롬(Reprogrammable ROM)으로 분류할 수 있다. 한 차례만 프로그램이 가능한 롬은 소자 생산단계인 금속층 형성 공정(metalization)의 마스크(mask)에 적합한 정보를 담은 회로를 작성하여 제작하는 마스크 롬(Mask ROM)과 사용자의 요구에 따라 금속 퓨즈(metal fuse)를 선택적으로 끊거나 안티퓨즈(Anti-fuse)를 선택적으로 연결함으로써 정보를 입력하는 OTP 롬(One-Time Programmable ROM)으로 나눌 수 있다.Non-volatile memory is typically a read-only memory (ROM). ROMs can be classified into once-programmable ROMs and reprogrammable ROMs. The ROM, which can be programmed only once, is a mask ROM that creates and manufactures a circuit containing information suitable for the mask of the metallization process, which is a device production stage, and a metal fuse according to a user's request. The fuse can be broken down into one-time programmable ROM (OPT ROM) that provides information by selectively disconnecting the fuse or by selectively connecting anti-fuse.

반복하여 프로그램이 가능한 롬은 일반적으로 플로팅 게이트(floating gate)에 저장된 전하 상태에 따라서 정보를 저장하는 방식을 취하며, 전기적인 방식으로 프로그램하고 자외선(Ultra violet light)을 이용하여 플로팅 게이트에 축적된 전하량을 변화시켜 기억된 내용을 지우는 EPROM(Erasable Programmable ROM)이 있으며, 전기적인 방식을 이용하여 프로그램하고 지우는 EEPROM(Electrically Erasable Programmable ROM)이 있다. 그리고 현재 가장 대표적인 비휘발성 메모리라고 할 수 있는 플래쉬 메모리(Flash memory)가 있다. 플래쉬 메모리는 셀이 1개의 트랜지스터로 이루어져 셀 면적이 작은 EPROM과 전기적 소거가 가능한 반면 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 가지고 있는 EEPROM의 장점을 조합하여 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 작고 전기적인 방식을 이용하여 내용을 프로그램하고 지우는 소자이다.Repeatable programmable ROMs typically store information in accordance with the state of charge stored in the floating gate, and are programmed electronically and accumulated in the floating gate using ultra violet light. There is an EPROM (Erasable Programmable ROM) that changes the amount of charge and erases the stored contents. There is an EEPROM (Electrically Erasable Programmable ROM) that uses an electrical method to program and erase. And there is a flash memory (Flash memory), which is the most representative non-volatile memory at present. Flash memory is composed of one transistor cell and EPROM with a small cell area, and can be electrically erased, whereas a cell consists of two transistors, and a memory cell is composed of one transistor by combining the advantages of EEPROM, which has the disadvantage of large cell area. It is a device that has a small cell area and uses an electrical method to program and erase contents.

그리고 현재 활발하게 연구가 진행되고 있는 차세대 반도체 메모리로는 강유전체 분극 특성을 이용하여 데이터를 저장하는 FeRAM(Ferroelectric RAM), 자성재료를 이용하여 전원이 없어도 남아있는 자화(Magnetization)를 응용하여 정보를 저 장하는 MRAM(Magnetic RAM), 결정이 무정형(amorphous)상태와 결정 상태에서 전기적 저항이 변하는 점을 응용한 것으로 가변저항의 상태에 따라서 정보 저장 상태를 정의하는 PRAM(Phase Change RAM)등이 있다.Next-generation semiconductor memory, which is being actively researched, uses FeRAM (Ferroelectric RAM) to store data by using ferroelectric polarization characteristics, and magnetization (Magnetization) that is left without power using magnetic materials to save information. The application of MRAM (Magnetic RAM), the fact that the crystal is in an amorphous (morphic) state and the change in the electrical resistance in the crystal state, such as PRAM (Phase Change RAM) that defines the information storage state according to the state of the variable resistor.

게이트 산화물 절연 파괴(Gate Oxide Breakdown)를 기초로 하는 안티퓨즈를 사용한 OTP 메모리의 구조에는, 안티퓨즈 형태의 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터와 고전압 저지 트랜지스터(High Voltage Blocking Transistor), 엑세스 트랜지스터(Access Transistor)로 구성된 3-Tr. OTP 셀을 가지는 메모리와 고전압 저지 트랜지스터를 제외한 2-Tr. OTP 셀을 가지는 메모리가 있다.The structure of an OTP memory using antifuse based on gate oxide breakdown includes an anti-fuse N-channel metal oxide semiconductor (NMOS) transistor, a high voltage blocking transistor, and an access transistor. 3-Tr configured with (Access Transistor). 2-Tr. Excluding memory with OTP cells and high voltage resistant transistors. There is a memory with an OTP cell.

도 2에 나타나 있는 것과 같은 3-Tr. OTP 메모리는 선택하고자 하는 셀과 상관없이 프로그램 모드 시 안티퓨즈 형태 NMOS 커패시터의 게이트(Gate) 전압이 항상 VPP(=6.5V)의 고전압이 인가된다. 그리고 선택된 셀에 프로그램하기 위해서는, 고전압 저지 트랜지스터의 게이트 노드(VG-BT)와 WL(Word Line)의 전압을 VDD(=1.8V) 레벨로 인가하고 BL(Bit Line) 전압을 0V로 인가하면, 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물(Gate-Oxide)이 파괴된다.3-Tr as shown in FIG. 2. In OTP memory, regardless of the cell to select, the gate voltage of the anti-fuse type NMOS capacitor is always applied with a high voltage of VPP (= 6.5 V) in program mode. In order to program the selected cell, if the voltages of the gate node VG-BT and the word line (WL) of the high voltage stop transistor are applied at the VDD (= 1.8V) level, and the BL (Bit Line) voltage is applied to 0V, The gate oxide of the antifuse type NMOS capacitor is destroyed.

프로그램 되어 지지 않는 셀의 경우에는 VG-BT 노드와 WL의 전압이 VDD 레벨로 인가되고 BL의 전압을 VDD 레벨의 전압으로 인가하여 엑세스 트랜지스터의 동작을 차단(OFF)하거나, WL의 전압을 0V로 인가하게 되면 엑세스 트랜지스터의 동작이 차단되어 안티퓨즈 형태의 NMOS 커패시터가 파괴되지 않는다.In the case of a cell that is not programmed, the voltages of the VG-BT node and WL are applied at the VDD level, and the voltage of the BL is applied at the voltage of the VDD level to turn off the operation of the access transistor (OFF) or the voltage of the WL to 0V. When applied, the operation of the access transistor is blocked so that the anti-fuse type NMOS capacitor is not destroyed.

읽기 모드 시에는 안티퓨즈 형태 NMOS 커패시터의 게이트 전압이 VDD 레벨의 전압으로 인가된다. 프로그램 되어 진 셀의 경우에는, 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되어 저항 성분으로 변하게 되고 VPP 노드와 BL 사이에 전류 패스(Current Path)를 형성한다. BL을 통해 흐르는 전류는 BL 감지 증폭기를 통해 Low 상태의 정보가 출력된다.In read mode, the gate voltage of the antifuse-type NMOS capacitor is applied at a voltage of VDD level. In the case of a programmed cell, the gate oxide of the antifuse type NMOS capacitor is destroyed and turned into a resistive component, forming a current path between the VPP node and BL. The current flowing through the BL outputs low state information through the BL sense amplifier.

프로그램 되어 지지 않은 셀의 경우에는 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 기존의 NMOS 커패시터 형태를 유지함으로써 VPP 노드와 BL 사이에 전류가 흐르지 않음으로써 High 상태의 정보가 출력된다.In the case of unprogrammed cells, the anti-fuse type NMOS capacitor is not destroyed and the existing NMOS capacitor type is maintained, so that no current flows between the VPP node and the BL, thereby outputting high information.

도 3에서 보는 것과 같이 현재 선택되어 프로그램 하고자 하는 셀 이외에, 이전에 프로그램 되어 게이트 산화물이 파괴된 안티퓨즈를 가지는 현재 선택되지 않은 셀이 존재할 경우, VPP 레벨의 고전압이 고전압 저지 트랜지스터의 드레인(Drain) 노드에 인가되면서 GIDL(Gate-Induced Drain Leakage) 현상이 발생하게 되어 누설 전류가 흐르게 된다.In addition to the cell that is currently selected to be programmed as shown in FIG. 3, when there is a cell that is not currently selected that has an antifuse previously programmed to destroy the gate oxide, the high voltage of the VPP level may drain the high voltage stop transistor. When applied to the node, a GIDL (Gate-Induced Drain Leakage) phenomenon occurs and a leakage current flows.

GIDL에 의한 누설전류를 감소시키기 위해 도 4에서 보는 바와 같이 VPP 레벨의 고전압을 저항에 의해 분배하여 고전압 저지 트랜지스터의 게이트 전압인 VG-BT로 인가하여 고전압 저지 트랜지스터의 게이트와 드레인의 전압차를 줄여줌으로써 누설전류를 1㎂이하로 감소시킬 수 있다. 메모리의 용량(Density)이 적을 경우에는 고전압 저지 트랜지스터에서 발생하는 누설전류가 수 ㎂정도로 프로그램 모드 시에 크게 문제가 되지 않는다.In order to reduce the leakage current caused by GIDL, as shown in FIG. 4, the high voltage of the VPP level is distributed by the resistor and applied to the gate voltage of the high voltage stop transistor, VG-BT, thereby reducing the voltage difference between the gate and the drain of the high voltage stop transistor. By reducing the leakage current can be reduced to less than 1mA. When the memory capacity is small, the leakage current generated by the high voltage blocking transistor is several ㎂, which is not a problem in the program mode.

그러나 메모리의 용량이 증가하게 되면 고전압 저지 트랜지스터에서 발생하는 누설 전류가 수 ㎃정도로 증가하여 프로그램 시 인가되는 VPP 레벨의 고전압이 누설 전류와 전원 저항으로 인해 감소함으로써 프로그램 시 파괴되어야 할 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않아 잘못된 데이터를 저장하는 문제가 발생 할 수 있다.However, as the memory capacity increases, the leakage current generated by the high voltage stop transistor increases by several powers, and the high voltage at the VPP level applied during programming decreases due to leakage current and power supply resistance, which is an anti-fuse type NMOS capacitor to be destroyed during programming. The gate oxide may not be destroyed, which may cause a problem of storing wrong data.

도 5는 기존의 2-Tr. OTP 메모리의 셀 어레이(Cell array)를 나타낸다. 표 1은 OTP 메모리 셀의 동작 모드에 따른 노드별 바이어스를 나타낸다.5 is a conventional 2-Tr. Represents a cell array of an OTP memory. Table 1 shows the node-by-node biases according to the operation modes of the OTP memory cells.

프로그램 모드 시, 도 5의 셀A(Cell A)와 같이 선택되어진 안티퓨즈의 GL(Gate Line)에 VPP(=7V)의 전압을 인가하고 프로그램 하고자 하는 셀의 BL에 0V를 인가함으로써 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물을 파괴하여 GL과 BL에 전류 패스를 형성하여 프로그램되어 진다. BL을 제외한 노드의 바이어스가 동일한 상태에서 셀B(Cell B)와 같이 BL을 플로팅(Floating) 상태로 두게 되면 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 NMOS 커패시터 형태를 유지하면서 프로그램되어 지지 않는다.In the program mode, an antifuse type is applied by applying a voltage of VPP (= 7V) to the GL (Gate Line) of the antifuse selected as in Cell A of FIG. 5 and applying 0V to the BL of the cell to be programmed. It is programmed by destroying the gate oxide of the NMOS capacitor to form a current path in GL and BL. If BL is floated like Cell B while the bias of nodes except BL is the same, the gate oxide of the antifuse type NMOS capacitor is not destroyed and cannot be programmed while maintaining the NMOS capacitor type. .

셀C(Cell C), 셀D(Cell D)와 같이 선택되어지진 않은 안티퓨즈 형태 NMOS 커패시터의 GL에는 VPP/2(=3.5V)의 전압이 인가되고 WL에는 0V의 전압이 인가되면 OTP 셀의 엑세스 트랜지스터가 차단 상태에 있어 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 NMOS 커패시터 형태를 유지하면서 프로그램 되어 지지 않는다.When the voltage of VPP / 2 (= 3.5V) is applied to GL and 0V is applied to WL, the OTP cell is applied to the non-selected anti-fuse type NMOS capacitors such as Cell C and Cell D. The access transistors in the blocked state do not destroy the gate oxides of the antifuse-type NMOS capacitors and are not programmed while maintaining the NMOS capacitor shape.

읽기 모드 시, 프로그램 되어 진 셀A와 같은 경우, GL과 WL에 VDD(=1.8V)전압을 인가하고 BL에 0V의 전압을 인가하면 프로그램 되어 진 셀을 통해 전류가 흐름으로써 BL 감지 회로(Sensing Circuit)에서 전류를 감지하여 데이터를 출력하게 된다.In the case of cell A programmed in read mode, applying VDD (= 1.8V) voltage to GL and WL and applying voltage of 0V to BL, current flows through the programmed cell. Circuit) detects current and outputs data.

셀B, 셀C, 셀D와 같은 경우에는 프로그램 시 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 NMOS 커패시터 형태를 유지함으로써 셀을 통한 전류 패스가 형성되지 않아 전류가 흐르지 않는다.In cell B, cell C, and cell D, the anti-fuse type NMOS capacitors are not destroyed during programming and maintain the NMOS capacitor shape so that no current passes through the cell and no current flows.

도 6은 기존의 2-Tr. OTP 셀을 사용한 메모리의 게이트 라인 바이어스 스위치(Gate Line Bias Switch) 회로이다. 프로그램 모드 시에는 선택되어진 안티퓨즈 형태 NMOS 커패시터의 게이트 전압인 GL 전압을 VPP(=7V) 레벨로 인가하고 선택되어 지지 않은 GL의 전압은 VPP/2(=3.5V) 레벨로 인가한다. 읽기 모드 시에는 GL의 전압을 VDD(=1.8V) 레벨로 인가한다. 기존의 2-Tr. OTP 셀을 사용한 메모리에서는 게이트 바이어스 스위치를 구동하기 위해 공급되는 전압으로 VPP, VPP/2, VDD의 세 종류의 전압이 필요하다.6 is a conventional 2-Tr. Gate line bias switch circuit in memory using OTP cells. In program mode, the GL voltage, the gate voltage of the selected antifuse type NMOS capacitor, is applied at the VPP (= 7V) level, and the voltage of the unselected GL is applied at the VPP / 2 (= 3.5V) level. In read mode, the GL voltage is applied to the VDD (= 1.8V) level. Conventional 2-Tr. In memory using an OTP cell, three voltages, VPP, VPP / 2, and VDD, are required to supply a gate bias switch.

기존의 3-Tr. OTP 메모리 셀을 사용한 메모리와 2-Tr. OTP 메모리 셀을 사용한 메모리의 경우, 데이터 센싱 방식을 도 7에서 보는 바와 같이 기존의 비휘발성 메모리에 사용되는 전류 센싱(Current Sensing) 방식의 감지 증폭기를 사용한다. 전류 센싱 방식의 감지 증폭기는 BL에 흐르는 전류를 Vbias를 통해 만들어준 기준 전류와 비교하여 정보를 저장하는 방식으로 기준 전류를 만들어 주기 위한 추가적인 Vbias 공급 회로를 필요로 한다.Conventional 3-Tr. Memory using OTP memory cells and 2-Tr. In the case of a memory using an OTP memory cell, as shown in FIG. 7, a current sensing sense amplifier used in a conventional nonvolatile memory is used. Current sensing sense amplifiers require an additional Vbias supply circuit to generate the reference current by storing information by comparing the current flowing through the BL to the reference current generated by Vbias.

본 발명의 목적은, 두 개 트랜지스터의 OTP 메모리 셀로 구성되는 OTP 메모리 셀 어레이를 포함하는 OTP 메모리 장치를 제공하는 데 있다.It is an object of the present invention to provide an OTP memory device comprising an OTP memory cell array composed of two transistors of OTP memory cells.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 OTP 메모리 장치는, 적어도 하나의 워드라인과 다수개의 소스 라인들 및 비트라인들에 연결되는 OTP 메모리 셀들을 포함하고 워드라인에 게이트들이 연결되고 비트라인들 각각에 그 드레인들이 연결되는 NMOS 억세스 트랜지스터들을 포함하고 소스 라인들 각각과 NMOS 억세스 트랜지스터들의 각각의 소스 사이에 연결되는 NMOS 커패시터를 포함하는 OTP 메모리 셀들이 배열되는 OTP 메모리 셀 어레이, 명령 제어 신호들에 응답하여 OTP 메모리 장치의 프로그램 모드 또는 독출 모드를 지시하는 다수개의 모드 제어 신호들을 발생하는 커맨드 래치 회로, 어드레스 신호들을 디코딩하여 소스 라인들을 선택하는 디코딩된 어드레스 신호들을 발생하는 열 디코더, 모드 제어 신호들에 응답하여 워드라인을 제1 전압 또는 제2 전압으로 스위칭하는 전원 스위치 회로, 모드 제어 신호들에 응답하여 워드라인을 구동하는 워드라인 구동 회로, 모드 제어 신호들 및 디코딩된 어드레스 신호에 응답하여 해당되는 소스 라인을 구동하는 소스 라인 구동 회로, 모드 제어 신호들에 응답하여 비트라인을 데이터 라인으로 선택적으로 연결시키는 독출 데이터 스위치 회로, 그리고 모드 제어 신호들에 응답하여 데이터 라인을 감지 증폭하는 독출 데이터 감지 증폭 회로를 포함한다.In order to achieve the above object, an OTP memory device according to an aspect of the present invention comprises at least one word line and OTP memory cells connected to a plurality of source lines and bit lines, the gates are connected to the word line An OTP memory cell array in which OTP memory cells comprising NMOS access transistors having drains connected to each of the lines and NMOS capacitors connected between each source line and each source of the NMOS access transistors, a command control signal Command latch circuit for generating a plurality of mode control signals indicative of a program mode or a read mode of an OTP memory device in response to the data processing; a column decoder for generating decoded address signals for decoding source signals to select source lines; A first line on the word line in response to the signals; Or a power switch circuit for switching to a second voltage, a word line driving circuit for driving a word line in response to the mode control signals, a source line driving for driving a corresponding source line in response to the mode control signals and the decoded address signal A circuit, a read data switch circuit for selectively connecting the bit line to the data line in response to the mode control signals, and a read data sense amplifying circuit for sensing and amplifying the data line in response to the mode control signals.

본 발명의 실시예들에 따라, 전원 스위치 회로는, 모드 제어 신호들 중 전원 인에이블 신호가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터, 전원 인에이블 신호의 반전 신호가 그 게이트에 연결되고 접지 전압이 그 게이트에 연결되는 제2 엔모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 제1 전압에 의해 구동되고 제2 엔모스 트랜지스터의 드레인이 그 입력에 연결되는 제1 인버터, 제1 전압에 의해 구동되고 제1 인버터의 출력을 입력하는 제2 인버터, 제1 전압이 그 소스에 연결되고 제1 인버터의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터, 그리고 제2 전압이 그 소스에 연결되고 제2 인버터의 출력이 그 게이트에 연결되고 제3 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 엔모스 트랜지스터를 포함할 수 있다. 제3 피모스 트랜지스터와 제4 엔모스 트랜지스터의 드레인은 OTP 메모리 셀 어레이의 워드라인에 연결된다.According to embodiments of the present invention, the power switch circuit may include a first NMOS transistor in which a power enable signal of a mode control signal is connected to a gate thereof, and a ground voltage to a source thereof, and an inverted signal of the power enable signal. Is connected to the gate thereof and the ground voltage is connected to the gate thereof, the first voltage is connected to the source thereof, the drain of the second NMOS transistor is connected to the gate thereof, and the drain of the first NMOS transistor is A first PMOS transistor connected to the drain thereof, a second PMOS transistor having a first voltage connected to a source thereof, a drain of the first NMOS transistor connected to the gate thereof, and a drain of the second NMOS transistor connected to the drain thereof; Transistor, the first inverter being driven by the first voltage and the drain of the second NMOS transistor connected to its input, being driven by the first voltage A second inverter for inputting the output of the first inverter, a third PMOS transistor having a first voltage connected to its source and an output of the first inverter connected to its gate, and a second voltage connected to the source and a second The output of the inverter may include a fourth NMOS transistor connected to the gate thereof and the drain of the third PMOS transistor connected to the drain thereof. The drains of the third PMOS transistor and the fourth NMOS transistor are connected to the word lines of the OTP memory cell array.

본 발명의 실시예들에 따라, 커맨드 래치 회로는, 내부 클럭 신호를 입력하는 제1 인버터, 제1 인버터 출력을 입력하는 제2 인버터, 제1 및 제2 인버터들의 출력들에 응답하여 명령 제어 신호를 전달하는 제1 전송 게이트, 제1 전송 게이트의 출력을 입력하는 제3 인버터, 제3 인버터의 출력을 입력하는 제4 인버터, 제1 및 제2 인버터들의 출력들에 응답하여 제4 인버터의 출력을 전달하는 제2 전송 게이트, 제1 및 제2 인버터들의 출력들에 응답하여 제1 전송 게이트의 출력을 제2 인버터의 출력으로 전달하는 제3 전송 게이트, 리셋 신호를 입력하는 제5 인버터, 전원 전압이 그 소스에 연결되고 제5 인버터의 출력이 그 게이트에 연결되고 제2 전송 게이트의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터, 제1 피모스 트랜지스터의 드레인이 그 입력 단자에 연결되는 제6 인버터, 제6 인버터의 출력을 입력하여 커맨드 래치 회로의 출력 신호로 출력하는 제7 인버터, 제6 인버터의 출력을 입력하는 제8 인버터, 그리고 제8 인버터의 출력을 제2 전송 게이트의 출력으로 전달하는 제4 전송 게이트를 포함한다.According to embodiments of the present invention, the command latch circuit may include a command control signal in response to outputs of a first inverter inputting an internal clock signal, a second inverter inputting a first inverter output, and first and second inverters. The output of the fourth inverter in response to the outputs of the first transmission gate for transmitting the output, the third inverter for inputting the output of the first transmission gate, the fourth inverter for inputting the output of the third inverter, and the first and second inverters. A second transmission gate for transmitting the output of the first transmission gate to an output of the second inverter in response to the outputs of the first and second inverters, a fifth inverter for inputting a reset signal, and a power supply The first PMOS transistor, with the voltage connected to its source, the output of the fifth inverter connected to its gate, and the output of the second transfer gate connected to its drain, the drain of the first PMOS transistor being its input terminal. A seventh inverter connected to the connected sixth inverter, an output of the sixth inverter and outputted as an output signal of the command latch circuit, an eighth inverter inputting the output of the sixth inverter, and an output of the eighth inverter to the second transfer gate And a fourth transmission gate for delivering to the output of the.

본 발명의 실시예들에 따라, 커맨드 래치 회로는 내부 클럭 신호를 발생하는 클럭 버퍼 회로를 더 포함할 수 있고, 클럭 버퍼 회로는 클럭 인에이블 신호와 외부 클럭 신호를 입력하는 제1 낸드 게이트, 제1 낸드 게이트의 출력을 입력하는 제1 인버터, 제1 인버터의 출력과 리셋 신호의 반전 신호를 입력하는 제2 낸드 게이트, 그리고 제2 낸드 게이트의 출력을 입력하여 내부 클럭 신호를 출력하는 제2 인버터를 더 포함할 수 있다.According to embodiments of the present invention, the command latch circuit may further include a clock buffer circuit for generating an internal clock signal, the clock buffer circuit comprising: a first NAND gate for inputting a clock enable signal and an external clock signal; 1 A first inverter for inputting the output of the NAND gate, a second NAND gate for inputting the inverted signal of the output and reset signal of the first inverter, and a second inverter for inputting the output of the second NAND gate and outputting an internal clock signal. It may further include.

본 발명의 실시예들에 따라, 워드라인 구동 회로는, 모드 제어 신호들 중 워드라인 인에이블 신호를 입력하는 제1 인버터, 모드 제어 신호들 중 OTP 메모리 셀을 선택하는 셀 억세스 신호 및 반전된 셀 억세스 신호에 응답하여 제1 인버터의 출력을 전달하는 제1 전송 게이트, 전원 전압이 그 소스에 연결되고 셀 억세스 신호가 그 게이트에 연결되고 제1 전송 게이트의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터, 제1 전송 게이트의 출력을 입력하는 제2 인버터, 접지 전압이 그 소스에 연결되고 제1 전송 게이트의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 제2 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터, 그리고 제1 전압에 의해 구동되고 제2 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 워드라인이 그 출력 단자에 연결되는 제3 인버터를 포함할 수 있다.According to embodiments of the present invention, a word line driving circuit may include a first inverter for inputting a word line enable signal among mode control signals, a cell access signal for selecting an OTP memory cell among mode control signals, and an inverted cell A first transfer gate that delivers the output of the first inverter in response to an access signal, a first P, wherein a power supply voltage is coupled to its source, a cell access signal is coupled to its gate, and an output of the first transfer gate is coupled to its drain A MOS transistor, a second inverter that inputs an output of the first transfer gate, a first NMOS transistor, a ground voltage connected to the source thereof, and an output of the first transfer gate connected to the gate thereof, a ground voltage connected to the source thereof; A second NMOS transistor having an output of the second inverter connected to the gate thereof, a first voltage connected to the source thereof, and a drain of the second NMOS transistor connected to the gate thereof A second PMOS transistor connected with the drain of the first NMOS transistor connected to the drain thereof, a first voltage connected to the source thereof, a drain of the first NMOS transistor connected to the gate thereof, and a drain of the second NMOS transistor thereof A third PMOS transistor connected to the drain thereof, and a third inverter driven by the first voltage, the drain of the second NMOS transistor connected to the input terminal thereof, and the word line connected to the output terminal thereof. have.

본 발명의 실시예들에 따라, 소스 라인 구동 회로는, 모드 제어 신호들 중 프로그램 명령 신호를 입력하여 반전 프로그램 신호를 출력하는 제1 인버터, 반전 프로그램 신호를 입력하여 프로그램 신호를 출력하는 제2 인버터, 디코딩된 어드레스 신호를 입력하는 제3 인버터, 제3 인버터의 출력과 입력 데이터 신호를 입력하는 노아 게이트, 노아 게이트의 출력을 입력하는 제4 인버터, 프로그램 신호 및 반전 프로그램 신호에 응답하여 제4 인버터의 출력을 전달하는 제1 전송 게이트, 전원 전압이 그 소스에 연결되고 프로그램 신호가 그 게이트에 연결되고 제1 전송 게이트의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터, 제1 전송 게이트의 출력을 입력하는 제5 인버터, 접지 전압이 그 소스에 연결되고 제1 전송 게이트의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결 되고 제5 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터, 프로그램 신호 및 반전 프로그램 신호에 응답하여 제4 인버터의 출력을 전달하는 제2 전송 게이트, 접지 전압이 그 소스에 연결되고 반전 프로그램 신호가 그 게이트에 연결되고 제1 전송 게이트의 출력이 그 드레인에 연결되는 제3 엔모스 트랜지스터, 제2 전송 게이트의 출력을 입력하는 제6 인버터, 제6 인버터의 출력을 입력하는 제7 인버터, 접지 전압이 그 소스에 연결되고 제6 인버터의 출력이 그 게이트에 연결되는 제4 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 제7 인버터의 출력이 그 게이트에 연결되는 제5 엔모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제5 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제5 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터, 제1 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 소스 라인이 그 드레인에 연결되는 제6 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 제5 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 소스 라인이 그 드레인에 연결되는 제7 피모스 트랜지스터, 그리고 접지 전압이 그 소스에 연결되고 반전 프로그램 신호가 그 게이트에 연결되고 소스 라인이 그 드레인에 연결되는 제6 엔모스 트랜지스터를 포함할 수 있다.According to embodiments of the present invention, the source line driving circuit may include a first inverter inputting a program command signal among the mode control signals to output an inverted program signal, and a second inverter inputting an inverted program signal to output a program signal. A third inverter for inputting the decoded address signal, a noah gate for inputting the output and the input data signal of the third inverter, a fourth inverter for inputting the output of the noah gate, a fourth inverter in response to the program signal and the inverting program signal A first PMOS transistor for delivering an output of the first PMOS transistor, a power supply voltage connected to its source, a program signal to its gate, and an output of the first transfer gate to its drain, an output of the first transfer gate The fifth inverter for inputting a ground voltage is connected to its source and the output of the first transfer gate is connected to that gate. A first NMOS transistor, a second NMOS transistor having a ground voltage connected to its source and an output of the fifth inverter connected to its gate, a first voltage connected to its source, and a drain of the second NMOS transistor being its gate A second PMOS transistor coupled to the drain of the first NMOS transistor, the first voltage connected to the source thereof, the drain of the first NMOS transistor coupled to the gate thereof, and A third PMOS transistor having a drain connected to the drain, a second transfer gate delivering an output of the fourth inverter in response to a program signal and an inverted program signal, a ground voltage connected to the source, and an inverted program signal to the gate A third NMOS transistor, the output of the second transfer gate being connected and the output of the first transfer gate connected to the drain thereof Is a sixth inverter, a seventh inverter inputting an output of the sixth inverter, a fourth NMOS transistor having a ground voltage connected to the source thereof, and an output of the sixth inverter connected to the gate thereof, a ground voltage connected to the source thereof; A fifth NMOS transistor having an output of the seventh inverter connected to the gate thereof, a first voltage connected to the source thereof, a drain of the fifth NMOS transistor connected to the gate thereof, and a drain of the fourth NMOS transistor connected to the drain thereof; A fourth PMOS transistor to be connected, a fifth PMOS transistor having a first voltage connected to a source thereof, a drain of the fourth NMOS transistor connected to the gate thereof, and a drain of the fifth NMOS transistor connected to the drain thereof; A sixth PMOS transistor having a first voltage connected to its source, a drain of the second NMOS transistor connected to the gate thereof, and a source line connected to the drain thereof; A seventh PMOS transistor having a power supply voltage connected to the source, a drain of the fifth NMOS transistor connected to the gate thereof, a source line connected to the drain thereof, and a ground voltage connected to the source thereof, and an inverted program signal connected to the gate thereof And a sixth NMOS transistor connected to the source line to the drain thereof.

본 발명의 실시예들에 따라, 독출 데이터 스위치 회로는, 모드 제어 신호들 중 독출 인에이블 신호를 입력하는 제1 인버터, 접지 전압이 그 소스에 연결되고 독출 인에이블 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 제1 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터, 제2 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터, 제2 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 비트라인이 그 소스에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 데이터 라인이 그 드레인에 연결되는 제3 엔모스 트랜지스터, 그리고 접지 전압이 그 소스에 연결되고 프로그램 제어 신호가 그 게이트에 연결되고 비트라인이 그 드레인에 연결되는 제4 엔모스 트랜지스터를 포함할 수 있다.According to embodiments of the present invention, a read data switch circuit includes a first inverter for inputting a read enable signal among mode control signals, a ground voltage connected to a source thereof, and a read enable signal connected to a gate thereof; 1 NMOS transistor, a second NMOS transistor whose ground voltage is connected to its source and the output of the first inverter is connected to its gate, a second voltage is connected to its source and the drain of the second NMOS transistor is connected to its gate A first PMOS transistor connected with the drain of the first NMOS transistor connected to the drain thereof, a second voltage connected to the source thereof, a drain of the first NMOS transistor connected to the gate thereof, and a drain of the second NMOS transistor thereof A second PMOS transistor connected to the drain thereof, a bit line connected to the source thereof, and a drain of the second NMOS transistor connected to the gate thereof And a fourth NMOS transistor having a data line connected to the drain thereof, and a fourth NMOS transistor having a ground voltage connected to the source thereof, a program control signal connected to the gate thereof, and a bit line connected to the drain thereof. have.

본 발명의 실시예들에 따라, 독출 데이터 감지 증폭 회로는, 모드 제어 신호들 중 프리차아지 신호를 입력하는 제1 인버터, 전원 전압이 그 소스에 연결되고 제1 인버터의 출력이 그 게이트에 연결되고 데이터 라인이 그 드레인에 연결되는 제1 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 데이터 라인 로드 신호가 그 게이트에 연결되고 데이터 라인이 그 드레인에 연결되는 제2 피모스 트랜지스 터, 센싱 인에이블 신호를 입력하는 제2 인버터, 전원 전압이 그 소스에 연결되고 데이터 라인이 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고 센싱 인에이블 신호가 그 게이트에 연결되는 제4 피모스 트랜지스터, 제4 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 제2 인버터의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터, 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 데이터 라인이 그 게이트에 연결되고 접지 전압이 그게이트에 연결되는 제2 엔모스 트랜지스터, 그리고 제1 엔모스 트랜지스터의 드레인을 래치하여 독출 데이터 감지 증폭 회로의 출력 신호로 출력하는 래치를 포함할 수 있다.According to embodiments of the present invention, a read data sensing amplifier circuit includes a first inverter for inputting a precharge signal among mode control signals, a power supply voltage is connected to a source thereof, and an output of the first inverter is connected to a gate thereof A first PMOS transistor having a data line connected to the drain thereof, a second PMOS transistor having a power supply voltage connected to the source thereof, a data line load signal connected to the gate thereof, and a data line connected to the drain thereof; A second inverter for inputting an enable signal, a third PMOS transistor having a power supply voltage connected to the source thereof, and a data line connected to the gate thereof, a drain of the third PMOS transistor connected to the source thereof, and a sensing enable signal A fourth PMOS transistor connected to the gate thereof, a drain of the fourth PMOS transistor connected to the drain thereof, and an output of the second inverter A first NMOS transistor connected to a gate, a second NMOS transistor having a source of the first NMOS transistor connected to a drain thereof, a data line connected to the gate thereof, and a ground voltage connected to the gate thereof, and a first NMOS transistor connected to the gate thereof It may include a latch for latching the drain of the transistor to output the output signal of the read data sensing amplifier circuit.

상술한 본 발명의 OTP 메모리 장치에 의하면, 2-Tr. OTP 셀의 안티퓨즈 형태 NMOS 커패시터의 게이트 전압을 프로그램 모드와 읽기 모드 그리고 입력 데이터에 따라 VPPE(=5.5V) 레벨의 전압 또는 VDD(=1.5V) 레벨의 전압을 인가함으로써, 기존의 3-Tr. OTP 셀을 사용한 메모리에서와 같이 추가적인 고전압 저지 트랜지스터를 사용하지 않고 프로그램 시 누설전류가 발생하는 것을 방지한다. 또한, 2-Tr. OTP 셀을 사용한 메모리는 기존의 2-Tr. OTP 셀을 사용한 메모리와는 프로그램과 읽기 모드 시 소스 라인 구동(Source Line Driver)회로에 공급되는 전압으로 VPPE와 VDD, 두 종류의 전압을 사용함으로써 추가적인 전압의 사용을 제거한다. 그리고 읽기 모드 시 기존에 사용한 전류 센싱 방식의 감지 증폭기(Sense Amplifier) 대신 Clocked Inverter 방식의 RD(Read Data) 감지 증폭기를 사용하여 추가적인 바이어 스 회로를 제거한다.According to the OTP memory device of the present invention described above, 2-Tr. Anti-fuse-type NMOS capacitors in an OTP cell are applied to the conventional 3-Tr by applying a voltage of VPPE (= 5.5V) level or VDD (= 1.5V) level depending on program mode, read mode and input data. . This prevents leakage current during programming without the use of additional high voltage stop transistors, such as in memory with OTP cells. In addition, 2-Tr. The memory using OTP cells is a conventional 2-Tr. The memory using the OTP cell eliminates the use of additional voltage by using two types of voltages, VPPE and VDD, which are supplied to the source line driver circuit in the program and read modes. In read mode, an additional bias circuit is removed by using a clocked inverter read data (RD) sense amplifier instead of the current sense sense amplifier.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 8은 본 발명의 일실시예에 따른 10-bit 동기식 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다. 도 8을 참조하면, 10-bit 동기식 OTP 메모리 장치(800)는, OTP 메모리 셀 어레이(810), 커맨드 래치 회로(820), 열 디코더(830), 전원 스위치 회로 및 워드라인 구동 회로(840), 그리고 소스 라인 구동 회로, 독출 데이터 스위치 회로 및 독출 데이터 감지 증폭 회로(850)를 포함한다.8 is a block diagram illustrating a 10-bit synchronous OTP memory device according to an embodiment of the present invention. Referring to FIG. 8, the 10-bit synchronous OTP memory device 800 may include an OTP memory cell array 810, a command latch circuit 820, a column decoder 830, a power switch circuit, and a word line driver circuit 840. And a source line driver circuit, a read data switch circuit, and a read data sense amplifier circuit 850.

OTP 메모리 셀 어레이(810)는 이후에 도 11 내지 도 14에서 구체적으로 설명된다. 간단히, OTP 메모리 셀 어레이(810)에는 적어도 하나의 워드라인(WWL)과 다수개의 소스 라인들(SL<9:0>) 및 비트라인들(BL<9:0>)에 연결되는 OTP 메모리 셀들이 배열된다. 각 OTP 메모리 셀은 워드라인에 연결되는 그 게이트들이 연결되고 상기 비트라인들 각각에 그 드레인들이 연결되는 NMOS 억세스 트랜지스터와, 소스 라인들 각각과 NMOS 억세스 트랜지스터들의 각각의 소스 사이에 연결되는 NMOS 커패시터를 포함한다.The OTP memory cell array 810 is described in detail later with reference to FIGS. 11 through 14. Briefly, an OTP memory cell array 810 includes an OTP memory cell connected to at least one word line WWL, a plurality of source lines SL <9: 0>, and bit lines BL <9: 0>. Are arranged. Each OTP memory cell includes an NMOS access transistor having its gates connected to a word line and its drains connected to each of the bit lines, and an NMOS capacitor connected between each of the source lines and the respective source of the NMOS access transistors. Include.

커맨드 래치 회로(820)는 OTP 메모리 장치(800)의 프로그램 모드 또는 독출 모드 등의 동작 모드를 지시하는 모드 제어 신호들(PROGRAM, RD_EN, WL_EN, DC_ENb, cellacc, PRECHARGE)을 발생한다.The command latch circuit 820 generates mode control signals PROGRAM, RD_EN, WL_EN, DC_ENb, cellacc, and PRECHARGE that indicate an operation mode such as a program mode or a read mode of the OTP memory device 800.

열 디코더(830)는 어드레스 신호들(ADD<3:0>)을 디코딩하여 소스 라인들(SL<9:0>)을 선택하는 디코딩된 어드레스 신호들(XY<9:0>)을 발생한다.The column decoder 830 decodes the address signals ADD <3: 0> to generate decoded address signals XY <9: 0> that select the source lines SL <9: 0>. .

전원 스위치 회로(840)는 모드 제어 신호들 중 전원 인에이블 신호(DC_ENb)에 응답하여 워드라인(WWL)을 제1 전압(VPPE) 또는 제2 전압(VCI)으로 스위칭한다. 워드라인 구동 회로(840)는 모드 제어 신호들 중 워드라인 인에이블 신호 및 OTP 메모리 셀을 선택하는 셀 억세스 신호(cellacc) 및 반전된 셀 억세스 신호(cellaccb)에 응답하여 워드라인(WWL)을 구동한다.The power switch circuit 840 switches the word line WWL to the first voltage VPPE or the second voltage VCI in response to the power enable signal DC_ENb among the mode control signals. The word line driver circuit 840 drives the word line WWL in response to a cell access signal cellacc that selects a word line enable signal and an OTP memory cell among the mode control signals, and an inverted cell access signal cellaccb. do.

소스 라인 구동 회로(850)는, 모드 제어 신호들 중 프로그램 제어 신호(PROGRAM) 및 디코딩된 어드레스 신호(XY<9:0>)에 응답하여 해당되는 소스 라인을 구동한다. 독출 데이터 스위치 회로(850)는 모드 제어 신호들중 독출 인에이블 신호(RDEN) 및 프로그램 제어 신호(PROGRAM)에 응답하여 비트라인(BL<9:0>)을 데이터 라인(DL<9:0>)으로 선택적으로 연결시킨다. 독출 데이터 감지 증폭 회로(850)는 모드 제어 신호들 중 프리차아지 신호(PRECHARGE), 데이터 라인 로드 신호(DLINE_LOADb) 및 센싱 인에이블 신호(SAENb)에 응답하여 데이터 라인을 감지 증폭한다.The source line driving circuit 850 drives the corresponding source line in response to the program control signal PROGRAM and the decoded address signal XY <9: 0> among the mode control signals. The read data switch circuit 850 selects the bit lines BL <9: 0> and the data lines DL <9: 0> in response to the read enable signal RDEN and the program control signal PROGRAM among the mode control signals. Is optionally connected). The read data sense amplifier circuit 850 senses and amplifies the data line in response to the precharge signal PRECHARGE, the data line load signal DLINE_LOADb, and the sensing enable signal SAENb among the mode control signals.

인터페이스(Interface) 신호는 크게 클록 제어 신호(Clock control signal), 명령 제어 신호(Command control signal), 어드레스 신호(Address signal), 입력 데이터(Input data)와 출력 데이터(Output data)가 있다. 클록 제어 신호는 CLK(Clock)와 CKE(Clock Enable) 신호가 있고, 명령 제어 신호는 REb(Read Enable), WEb(Write Enable), PGMb(Program), RSTb(Reset) 신호가 있다. 어드레스는 ADD[3:0]의 4 비트(bit)의 어드레스에 의해 16 비트 중의 10 비트가 선택되며, 독립 I/O(Separate I/O)로 DIN과 DOUT[9:0]이 분리되어 있다. 10-bit 동기식 OTP 메모리의 주요 특징은 표 2과 같다.The interface signal includes a clock control signal, a command control signal, an address signal, an input data, and an output data. The clock control signals include CLK (Clock) and CKE (Clock Enable) signals, and the command control signals include REb (Read Enable), WEb (Write Enable), PGMb (Program), and RSTb (Reset) signals. In the address, 10 bits of 16 bits are selected by an address of 4 bits of ADD [3: 0], and DIN and DOUT [9: 0] are separated by independent I / O. . Key features of 10-bit synchronous OTP memory are shown in Table 2.

도 9는 도 8의 10-bit 동기식 OTP 메모리 장치(800)의 프로그램 모드에 대한 타이밍 다이어그램을 나타낸 것이다. 도 9를 참조하면, PGMb 신호와 WEb 신호가 0V로 활성화(activation)되고 REb 신호는 VDD로 비활성화 될 때, 클록의 상승 에지(Rising edge)에 동기화 되어 선택된 번지에 정보를 프로그램 한다. 그리고 PGMb 신호와 WEb 신호가 다시 VDD로 비활성화 되면 프로그램 모드에서 빠져나온다.9 is a timing diagram of a program mode of the 10-bit synchronous OTP memory device 800 of FIG. 8. Referring to FIG. 9, when the PGMb signal and the WEb signal are activated to 0 V and the REb signal is deactivated to VDD, information is programmed at a selected address in synchronization with a rising edge of the clock. If the PGMb and WEb signals are deactivated back to VDD, they will exit the program mode.

도 10은 도 8의 10-bit 동기식 OTP 메모리 장치(800)의 읽기 모드 시 동작 타이밍 다이어그램을 나타낸 것이다. 도 10을 참조하면, REb 신호가 0V로 활성화되고 PGMb 신호와 WEb 신호가 VDD로 비활성화 될 때, 클록의 상승 에지에 동기화 되어 선택된 번지에 저장된 정보를 읽어낸다. 그리고 REb 신호가 다시 VDD로 비활성화 되면 읽기 모드에서 빠져나온다.FIG. 10 is a timing diagram of an operation in a read mode of the 10-bit synchronous OTP memory device 800 of FIG. 8. Referring to FIG. 10, when the REb signal is activated to 0V and the PGMb signal and the WEb signal are deactivated to VDD, information stored at the selected address is read in synchronization with the rising edge of the clock. When the REb signal is deactivated back to VDD, it exits read mode.

표 3은 도 8의 10-bit 동기식 OTP 메모리에 사용된 저전압 트랜지스터와 5V 트랜지스터의 게이트 산화물 두께와 항복 전압(Breakdown Voltage) 레벨을 나타낸 것이다.Table 3 shows the gate oxide thickness and breakdown voltage levels of the low voltage transistor and the 5V transistor used in the 10-bit synchronous OTP memory of FIG. 8.

저전압 트랜지스터는 게이트 산화물의 두께가 얇고 항복 전압이 낮아 높은 공급 전압(VPPE=5.5V)이 인가 될 경우, 소자가 파괴될 위험성이 크다. 반면 5V 트랜지스터는 게이트 산화물의 두께가 저전압 트랜지스터에 비해 두껍고, 항복 전압 또한 높아서 높은 공급 전압이 인가되더라도 소자의 안정성에는 크게 문제가 발생하지 않는다.The low voltage transistor has a low gate oxide thickness and a low breakdown voltage, so that a high supply voltage (VPPE = 5.5V) is applied and there is a high risk of device destruction. On the other hand, 5V transistors have a thicker gate oxide than low voltage transistors, and have high breakdown voltages. Thus, even when a high supply voltage is applied, the stability of the device does not occur.

도 8의 10-bit 동기식 OTP 메모리 장치(800)에 사용된 셀은 2Tr. 안티퓨즈 형태의 NMOS 커패시터이며, 1 비트(bit)의 셀 회로는 도 11과 같다. 도 11을 참조하면, OTP 메모리 셀(10)은 안티퓨즈 형태의 저전압(Low Voltage) NMOS 커패시터(11)와 5V NMOS 엑세스 트랜지스터(12)로 구성되어 있다. 도 11의 OTP 메모리 셀(10)은, 도 2의 3-Tr. OTP 셀과 도 5의 2-Tr. OTP 셀과는 달리, 프로그램 모드에서 입력 데이터가 "0"일 때, SL 전압이 어드레스 신호에 의해 선택된 셀에 승압 전압(VPPE)이 인가되어 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되면서 프로그램된다.The cell used in the 10-bit synchronous OTP memory device 800 of FIG. 8 is 2Tr. It is an anti-fuse type NMOS capacitor, the cell circuit of 1 bit (bit) is shown in FIG. Referring to FIG. 11, the OTP memory cell 10 includes a low voltage NMOS capacitor 11 having an antifuse type and a 5V NMOS access transistor 12. The OTP memory cell 10 of FIG. 11 is a 3-Tr. OTP cell and 2-Tr. Unlike the OTP cell, when the input data is "0" in the program mode, the boost voltage VPPE is applied to the cell selected by the address signal so that the gate oxide of the anti-fuse type NMOS capacitor is destroyed.

도 11의 2-Tr. OTP 셀은 입력 데이터가 "1"일 때는 SL이 어드레스 신호에 의해 선택된 셀에 VDD 전압이 인가되어 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 프로그램되지 않는다. 프로그램 모드 시 BL 전압은 항상 0V가 인가된다. 도 11의 2-Tr. OTP 셀은 입력 데이터가 "0"이고 어드레스 신호에 의해 선택되어진 셀의 SL(Source Line)에만 VPPE 레벨의 고전압이 인가되고 그 외 나머지 셀에는 전원 전압(VDD) 레벨의 저전압이 인가되기 때문에, 도 2의 3-Tr. OTP 셀에서 같이 고전압 저지 트랜지스터를 사용하지 않아도 되며 프로그램 모드 시 누설전류가 거의 발생하지 않는다. 읽기 모드 시에는 프로그램 된 셀의 경우, SL과 BL 사이에 전류 패스가 형성되어 BL에 0V의 전압이 인가되고 DOUT으로 "0"의 데이터가 출력 된다. 프로그램 되지 않은 셀의 경우, BL에 VDD의 전압이 프리차지되고 DOUT으로 "1"의 데이터가 출력된다. 대기(Stand-by) 모드 시에는 프로그램 되어 진 셀의 경우에는 DOUT 출력 단에 "0"의 데이터가 그대로 유지되어 있으며, 프로그램 되지 않은 셀의 경우에는 "1"의 데이터가 유지되어 있다. 표 4는 도 11의 2-Tr. OTP 셀의 동작 모드에 따른 노드별 바이어스 전압(Bias voltage) 조건을 보여준다.2-Tr in FIG. 11. When the input data is " 1 ", the VDD voltage is applied to the cell whose SL is selected by the address signal so that the gate oxide of the antifuse type NMOS capacitor is not destroyed and not programmed. In program mode, the BL voltage is always at 0V. 2-Tr in FIG. 11. In the OTP cell, since the input data is " 0 " 2-Tr. There is no need to use high-voltage stop transistors as in OTP cells, with little leakage current in program mode. In the read mode, in the programmed cell, a current path is formed between SL and BL so that a voltage of 0V is applied to BL and data of "0" is output to DOUT. In the case of unprogrammed cells, the voltage of VDD is precharged to BL and data of "1" is output to DOUT. In the stand-by mode, data of "0" is retained in the DOUT output terminal in the case of programmed cells, and data of "1" in the case of unprogrammed cells. Table 4 shows 2-Tr. It shows the bias voltage condition for each node according to the operation mode of the OTP cell.

도 8의 10-bit 동기식 OTP 메모리 장치(800)의 프로그램 모드 시 셀 배열(cell array) 동작은 도 12 및 도 13과 같다. OTP 메모리 셀의 한 비트의 데이터를 저장하기 위해 각 SL과 BL에 인가되는 전압은 달라지게 된다. 우선 입력 데이터가 "0"일 경우, 도 12에 도시된 바와 같이, 선택된 셀을 프로그램 하기 위해서 SL에는 VPPE 전압을 인가하고 BL에는 0V전압을 인가하지만 그 외의 셀에는 안티 퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되는 것을 방지하기 위해 SL에 VDD 전압을 인가한다.Operation of the cell array in the program mode of the 10-bit synchronous OTP memory device 800 of FIG. 8 is the same as that of FIGS. 12 and 13. The voltages applied to each SL and BL to store one bit of data in an OTP memory cell are different. First, when the input data is "0", as shown in FIG. 12, the gate oxide of the anti-fuse type NMOS capacitor is applied to the SL but the VPPE voltage is applied to the SL and the 0V voltage to the BL to program the selected cell. Apply a VDD voltage to SL to prevent it from breaking.

입력 데이터가 "1"일 경우, 도 13에 도시된 바와 같이, 모든 셀의 SL에 VDD 전압을 인가하고 BL에는 0V의 전압을 인가하여 프로그램 한다. 프로그램 모드 시에는 10 비트의 어드레스 중에서 한 비트 씩 프로그램 한다.When the input data is "1", as shown in FIG. 13, the VDD voltage is applied to the SLs of all the cells, and a voltage of 0V is applied to the BLs to program. In the program mode, one bit of the 10-bit address is programmed.

도 14는 읽기 모드 시 셀 어레이(cell array) 동작을 나타낸다. 도 14를 참조하면, 입력 데이터가 "0"으로 프로그램 되었을 경우, 선택된 셀은 SL과 BL이 단락되어 BL에 걸리는 0V 전압이 출력 데이터로 출력된다. 입력 데이터가 "1"로 프로그램 되었을 경우, 출력 데이터는 안티퓨즈 형태 NMOS 커패시터에 저장되어 있는 VDD전압이 출력된다. 읽기 모드 시에는 10 비트 어드레스의 데이터 정보를 한꺼번에 읽는다.14 illustrates a cell array operation in a read mode. Referring to FIG. 14, when the input data is programmed as "0", the selected cell outputs the 0 V voltage applied to the BL by shorting the SL and the BL. When the input data is programmed as "1", the output data is outputted with the VDD voltage stored in the anti-fuse type NMOS capacitor. In the read mode, data information of 10 bit addresses is read at once.

도 8의 10-bit 동기식 OTP 메모리 장치(800)의 동작 모드는 프로그램(Program), 읽기(Read), 대기(Stand-by) 모드로 구분되며, 클록에 동기화 되도록 설계된다. 프로그램 모드의 경우에는 바이어스 전압으로 VPPE 레벨의 고전압이 사용되므로, 표 3에서 보는 바와 같이 고전압이 인가되는 노드에 항복 전압이 낮은 저전압 트랜지스터가 연결되면 신뢰성에 문제가 발생한다. 그래서 고전압에 견디도록 5V 트랜지스터를 사용하여 설계된다.The operation mode of the 10-bit synchronous OTP memory device 800 of FIG. 8 is classified into a program, read, and standby mode, and is designed to be synchronized with a clock. In the program mode, since a high voltage of VPPE level is used as a bias voltage, as shown in Table 3, when a low voltage transistor having a low breakdown voltage is connected to a node to which a high voltage is applied, reliability problems occur. So it is designed using 5V transistors to withstand high voltages.

도 15는 도 11의 OTP 메모리 프로그램 모드 시에는 VPPE 레벨의 고전압을 공급하고 읽기 모드 시에는 VCI(=2.8V) 레벨의 전압을 공급하기 위한 전원 스위치 회로이다. 도 15를 참조하면, 전원 스위치 회로(20)는, 전원 인에이블 신호(DC_ENb)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터(21), 전원 인에이블 신호(DC_ENb)의 반전 신호가 그 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제2 엔모스 트랜지스터(22), 제1 전압(VPPE)이 그 소스에 연결되고 제2 엔모스 트랜지스터(22)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(21)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(23), 제1 전압(VPPE)이 그 소스에 연결되고 제1 엔모스 트랜지스터(21)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(22)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(24), 제1 전압(VPPE)에 의해 구동되고 제2 엔모스 트랜지스터(22)의 드레인이 그 입력에 연결되는 제1 인버터(26), 제1 전압(VPPE)에 의해 구동되고 제1 인버터(26)의 출력을 입력하는 제2 인버터(27), 제1 전압(VPPE)이 그 소스에 연결되고 제1 인버터(26)의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터(28), 제2 전압(VCI)이 그 소스에 연결되고 제2 인버터(27)의 출력이 그 게이트에 연결되고 제3 피모스 트랜지스터(28)의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터(29), 모드 제어 신호(DC_ENb)를 입력하여 반전시키는 제3 인버터(25)를 포함한다. 제3 피모스 트랜지스터(28)와 제4 피모스 트랜지스터(29)의 드레인(VPP)은 OTP 메모리 셀 어레이의 워드라인(WWL)에 연결된다.FIG. 15 is a power switch circuit for supplying a high voltage of VPPE level in the OTP memory program mode of FIG. 11 and a voltage of VCI (= 2.8 V) level in a read mode. Referring to FIG. 15, the power switch circuit 20 may include a first NMOS transistor 21 having a power enable signal DC_ENb connected to a gate thereof, and a ground voltage VSS connected to a source thereof. The second NMOS transistor 22 having the inverted signal of the signal DC_ENb connected to the gate thereof and the ground voltage VSS connected to the source, the first voltage VPPE connected to the source thereof, and the second NMOS transistor ( A first PMOS transistor 23 having a drain of 22 connected to its gate and a drain of the first NMOS transistor 21 connected to its drain, a first voltage VPPE connected to a source thereof, The drain of the MOS transistor 21 is connected to its gate and the drain of the second NMOS transistor 22 is driven by the second PMOS transistor 24, the first voltage VPPE, and the second A first inverter having a drain of the NMOS transistor 22 connected to an input thereof 26, a second inverter 27 driven by a first voltage VPPE and inputting the output of the first inverter 26, a first voltage VPPE is connected to a source thereof and the first inverter 26 The third PMOS transistor 28 whose output is connected to its gate, the second voltage VCI is connected to its source and the output of the second inverter 27 is connected to its gate and the third PMOS transistor 28 ) Includes a fourth PMOS transistor 29 connected to the drain thereof, and a third inverter 25 for inputting and inverting the mode control signal DC_ENb. The drain VPP of the third PMOS transistor 28 and the fourth PMOS transistor 29 is connected to the word line WWL of the OTP memory cell array.

프로그램 모드 시 모드 제어 신호(DC_ENb)는 0V이고 VPP로 출력되는 전압은 외부에서 인가되는 VPPE 레벨의 전압이 출력된다. 읽기 모드 시 모드 제어 신호(DC_ENb)는 VDD 레벨이고 이때 VPP로 출력되는 전압은 VCI 레벨의 전압이 출력된다.In the program mode, the mode control signal DC_ENb is 0V and the voltage output from the VPP is a voltage of the VPPE level applied from the outside. In the read mode, the mode control signal DC_ENb is at VDD level, and at this time, the voltage output to VPP is output at the VCI level.

동기식으로 설계하기 위해 명령 제어 신호(CMD_CTRL)를 래치(Latch)하는 도 16과 같은 D 플립플롭(Flip-Flop)을 사용한다. 도 16을 참조하면, 커맨드 래치 회로(30)는, 내부 클럭 신호(DCLK)를 입력하는 제1 인버터(31), 제1 인버터(31) 출력을 입력하는 제2 인버터(32), 제1 및 제2 인버터들(31, 32)의 출력들에 응답하여 명령 제어 신호(CMD_CTRL)를 전달하는 제1 전송 게이트(33), 제1 전송 게이트(33)의 출력을 입력하는 제3 인버터(34), 제3 인버터(34)의 출력을 입력하는 제4 인버터(35), 제1 및 제2 인버터들(31, 32)의 출력들에 응답하여 제4 인버터(35)의 출력을 전달하는 제2 전송 게이트(36), 제1 및 제2 인버터들(31, 32)의 출력들에 응답하여 제1 전송 게이트(33)의 출력을 제2 인버터(32)의 출력으로 전달하는 제3 전송 게이트(37), 리셋 신호(RST)를 입력하는 제5 인버터(38), 전원 전압(VDD)이 그 소스에 연결되고 제5 인버터(38)의 출력이 그 게이트에 연결되고 제2 전송 게이트(36)의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터(39), 제1 피모스 트랜지스터(39)의 드레인이 그 입력 단자에 연결되는 제6 인버터(40), 제6 인버터(40)의 출력을 입력하여 커맨드 래치 회로(30)의 출력 신호(Q)로 출력하는 제7 인버터(41), 제6 인버터(40)의 출력을 입력하는 제8 인버터(42), 그리고 제8 인버터(42)의 출력을 제2 전송 게이트(36)의 출력으로 전달하는 제4 전송 게이트(43)를 포함한다.In order to design synchronously, a D flip-flop as shown in FIG. 16 which latches the command control signal CMD_CTRL is used. Referring to FIG. 16, the command latch circuit 30 may include a first inverter 31 for inputting an internal clock signal DCLK, a second inverter 32 for inputting an output of the first inverter 31, a first and a first inverter 31. The first transmission gate 33 transmitting the command control signal CMD_CTRL in response to the outputs of the second inverters 31 and 32, and the third inverter 34 inputting the output of the first transmission gate 33. A second inverter transferring the output of the fourth inverter 35 in response to the outputs of the fourth inverter 35 and the first and second inverters 31 and 32. A third transfer gate that transfers the output of the first transfer gate 33 to the output of the second inverter 32 in response to the outputs of the transfer gate 36 and the first and second inverters 31, 32. 37), the fifth inverter 38 which inputs the reset signal RST, the power supply voltage VDD is connected to its source, the output of the fifth inverter 38 is connected to its gate, and the second transfer gate 36 Output is connected to its drain Inputs the output of the sixth inverter 40 and the sixth inverter 40 to which the first PMOS transistor 39, the drain of the first PMOS transistor 39 is connected, and a command latch circuit 30. The seventh inverter 41 for outputting the output signal Q of the signal, the eighth inverter 42 for inputting the output of the sixth inverter 40, and the output of the eighth inverter 42 for the second transmission gate ( And a fourth transfer gate 43 which passes to the output of 36.

도 17은 도 16의 D 플립플롭용 클록인 내부 클럭 신호(DCLK)를 만드는 클럭 버퍼 회로이다. 입력신호에는 외부 클럭 신호(CLK), 반전된 리셋 신호(RSTb)와 클록 버퍼를 프리징(freezing) 시키거나 활성화시키는 클럭 인이에블 신호(CKE)가 있다. 클럭 인에이블 신호(CKE)는 내부 동작에 필요로 하지 않는 클록을 차단해 스위칭 전류를 줄이는 기능을 한다. 도 17을 참조하면, 클럭 버퍼 회로(50)는, 클럭 인에이블 신호(CKE)와 외부 클럭 신호(CLK)를 입력하는 제1 낸드 게이트(51), 제1 낸드 게이트(51)의 출력을 입력하는 제1 인버터(52), 제1 인버터(52)의 출력과 리셋 신호의 반전 신호(RSTb)를 입력하는 제2 낸드 게이트(53), 그리고 제2 낸드 게이트(53)의 출력을 입력하여 내부 클럭 신호(DCLK)를 출력하는 제2 인버터(54)를 포함한다. FIG. 17 is a clock buffer circuit for generating an internal clock signal DCLK, which is a clock for the D flip-flop of FIG. 16. The input signal includes an external clock signal CLK, an inverted reset signal RSTb, and a clock enable signal CKE that freezes or activates a clock buffer. The clock enable signal (CKE) reduces the switching current by blocking a clock that is not required for internal operation. Referring to FIG. 17, the clock buffer circuit 50 inputs outputs of the first NAND gate 51 and the first NAND gate 51 to input the clock enable signal CKE and the external clock signal CLK. The first inverter 52, the output of the first inverter 52, the second NAND gate 53 for inputting the inverted signal RSTb of the reset signal, and the output of the second NAND gate 53 to be inputted. The second inverter 54 outputs a clock signal DCLK.

도 18은 도 11의 OTP 메모리 셀의 엑세스 트랜지스터를 구동하기 위한 WL 구동(Word Line Driver) 회로이다. 도 18을 참조하면, 워드라인 구동 회로(60)는, 워드라인 인에이블 신호(WL_EN)를 입력하는 제1 인버터(61), OTP 메모리 셀을 선택하는 셀 억세스 신호(cellacc) 및 반전된 셀 억세스 신호(cellaccb)에 응답하여 제1 인버터(61)의 출력을 전달하는 제1 전송 게이트(62), 전원 전압(VDD)이 그 소스에 연결되고 셀 억세스 신호(cellacc)가 그 게이트에 연결되고 제1 전송 게이트(62)의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터(63), 제1 전송 게이트(62)의 출력을 입력하는 제2 인버터(64), 접지 전압(VSS)이 그 소스에 연결되고 제1 전송 게이트(62)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(65), 접지 전압(VSS)이 그 소스에 연결되고 제2 인버터(64)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(66), 제1 전압(VPPE)이 그 소스에 연결되고 제2 엔모스 트랜지스터(66)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(65)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(67), 제1 전압(VPPE)이 그 소스에 연결되고 제1 엔모스 트랜지스터(65)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(66)의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터(68), 그리고 제1 전압(VPPE)에 의해 구동되고 제2 엔모스 트랜지스터(66)의 드레인이 그 입력 단자에 연결되고 워드라인(WWL)이 그 출력 단자에 연결되는 제3 인버터를 포함한다. FIG. 18 is a WL driving circuit for driving an access transistor of the OTP memory cell of FIG. 11. Referring to FIG. 18, the word line driver circuit 60 may include a first inverter 61 for inputting a word line enable signal WL_EN, a cell access signal cellacc for selecting an OTP memory cell, and an inverted cell access. A first transfer gate 62 which transfers the output of the first inverter 61 in response to a signal cellaccb, a power supply voltage VDD connected to its source and a cell access signal cellacc connected to the gate The first PMOS transistor 63 whose output of the first transfer gate 62 is connected to its drain, the second inverter 64 that inputs the output of the first transfer gate 62, and the ground voltage VSS are sources. Is connected to the first NMOS transistor 65 and the output of the first transfer gate 62 is connected to the gate thereof, the ground voltage VSS is connected to the source thereof, and the output of the second inverter 64 is connected to the gate thereof. The second NMOS transistor 66 to be connected, the first voltage VPPE is connected to the source thereof, and the second NMOS transistor is connected to the source thereof. A second PMOS transistor 67 having a drain of 66 connected to the gate thereof and a drain of the first NMOS transistor 65 connected to the drain thereof; a first voltage VPPE connected to the source thereof The drain of the NMOS transistor 65 is connected to the gate thereof, and the drain of the second NMOS transistor 66 is connected to the drain thereof, and is driven by the third PMOS transistor 68 and the first voltage VPPE. And a third inverter having a drain of the second NMOS transistor 66 connected to its input terminal and a word line WWL connected to its output terminal.

프로그램 모드 시에는 VPP 전압이 VPPE 레벨에 있어 WWL 노드가 VPPE 레벨로 출력되고, 읽기 모드 시에는 VPP 전압이 VCI 레벨에 있어 WWL 노드가 VCI 레벨로 출력된다. 도 19는 어드레스 신호 ADD<3:0>를 디코딩하여 WY<9:0>의 출력을 만들어 주는 회로이다. 디코딩된 WY<9:0> 신호는 입력 데이터 "0"을 프로그램 할 때, 소스 라인의 전압을 결정하는 역할을 한다. In the program mode, the WWL node is output at the VPPE level because the VPP voltage is at the VPPE level. In the read mode, the WWL node is output at the VCI level because the VPP voltage is at the VCI level. 19 is a circuit for decoding an address signal ADD <3: 0> to produce an output of WY <9: 0>. The decoded WY <9: 0> signal serves to determine the voltage of the source line when programming the input data "0".

도 11의 안티퓨즈 형태 NMOS 커패시터(1101)의 게이트 전압을 공급하기 위한 소스 라인 구동(Source Line Driver) 회로는 도 20에서 보는 바와 같다. 도 20을 참조하면, 소스 라인 구동 회로(70)는, 프로그램 제어 신호(PROGRAM)를 입력하여 반전 프로그램 신호(pgmb)를 출력하는 제1 인버터(71), 반전 프로그램 신호(pgmb)를 입력하여 프로그램 신호(pgm)를 출력하는 제2 인버터(72), 디코딩된 어드레스 신호(XY)를 입력하는 제3 인버터(73), 제3 인버터(73)의 출력과 입력 데이터 신호(DIN)를 입력하는 노아 게이트(74), 노아 게이트(74)의 출력을 입력하는 제4 인버터(75), 프로그램 신호(pgm) 및 반전 프로그램 신호(pgmb)에 응답하여 제4 인버터(75)의 출력을 전달하는 제1 전송 게이트(76), 전원 전압(VDD)이 그 소스에 연결되고 프로그램 신호(pgm)가 그 게이트에 연결되고 제1 전송 게이트(76)의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터(77), 제1 전송 게이트(76)의 출력을 입력하는 제5 인버터(78), 접지 전압(VSS)이 그 소스에 연결되고 제1 전송 게이트(76)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(79), 접지 전압(VSS)이 그 소스에 연결되고 제5 인버터(78)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(80), 제1 전압(VPPE)이 그 소스에 연결되고 제2 엔모스 트랜지스터(80)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(79)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(81), 제1 전압(VPPE)이 그 소스에 연결되고 제1 엔모스 트랜지스터(79)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(80)의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터(82), 프로그램 신호(pgm) 및 반전 프로그램 신호(pgmb)에 응답하여 제4 인버터(75)의 출력을 전달하는 제2 전송 게이트(83), 접지 전압(VSS)이 그 소스에 연결되고 반전 프로그램 신호(pgmb)가 그 게이트에 연결되고 제1 전송 게이트(76)의 출력이 그 드레인에 연결되는 제3 엔모스 트랜지스터(84), 제2 전송 게이트(83)의 출력을 입력하는 제6 인버터(85), 제6 인버터(85)의 출력을 입력하는 제7 인버터(86), 접지 전압(VSS)이 그 소스에 연결되고 제6 인버터(85)의 출력이 그 게이트에 연결되는 제4 엔모스 트랜지스터(87), 접지 전압(VSS)이 그 소스에 연결되고 제7 인버터(86)의 출력이 그 게이트에 연결되는 제5 엔모스 트랜지스터(88), 제1 전압(VPPE)이 그 소스에 연결되고 제5 엔모스 트랜지스터(88)의 드레인이 그 게이트에 연결되고 제4 엔모스 트랜지스터(87)의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터(89), 제1 전압(VPPE)이 그 소스에 연결되고 제4 엔모스 트랜지스터(87)의 드레인이 그 게이트에 연결되고 제5 엔모스 트랜지스터(88)의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터(90), 제1 전압(VPPE)이 그 소스에 연결되고 제2 엔모스 트랜지스터(80)의 드레인이 그 게이트에 연결되고 소스 라인이 그 드레인에 연결되는 제6 피모스 트랜지스터(91), 전원 전압(VDD)이 그 소스에 연결되고 제5 엔모스 트랜지스터(88)의 드레인이 그 게이트에 연결되고 소스 라인이 그 드레인에 연결되는 제7 피모스 트랜지스터(92), 그리고 접지 전압(VSS)이 그 소스에 연결되고 반전 프로그램 신호(pgmb)가 그 게이트에 연결되고 소스 라인이 그 드레인에 연결되는 제6 엔모스 트랜지스터(93)을 포함한다.A source line driver circuit for supplying the gate voltage of the antifuse type NMOS capacitor 1101 of FIG. 11 is as shown in FIG. 20. Referring to FIG. 20, the source line driving circuit 70 receives a program control signal PROGRAM to input a first inverter 71 that outputs an inverted program signal pgmb and an inverted program signal pgmb to be programmed. Noah for inputting the second inverter 72 for outputting the signal pgm, the third inverter 73 for inputting the decoded address signal XY, and the output of the third inverter 73 and the input data signal DIN. A first inverter 75 which inputs the output of the gate 74, the noah gate 74, a first signal which transfers the output of the fourth inverter 75 in response to the program signal pgm and the inverted program signal pgmb A first PMOS transistor 77 having a transfer gate 76, a power supply voltage VDD connected to its source, a program signal pgm connected to its gate, and an output of the first transfer gate 76 connected to its drain. ), The fifth inverter 78 that inputs the output of the first transfer gate 76 and the ground voltage VSS A first NMOS transistor 79 connected with the output of the first transfer gate 76 connected to the gate thereof, a ground voltage VSS connected to the source thereof, and an output of the fifth inverter 78 connected to the gate thereof The second NMOS transistor 80, the first voltage VPPE is connected to its source, the drain of the second NMOS transistor 80 is connected to its gate, and the drain of the first NMOS transistor 79 is The second PMOS transistor 81 connected to the drain, the first voltage VPPE is connected to the source thereof, the drain of the first NMOS transistor 79 is connected to the gate thereof, and the second PMOS transistor 80 of the second NMOS transistor 80 A third PMOS transistor 82 having a drain connected to the drain, a second transfer gate 83 transferring an output of the fourth inverter 75 in response to a program signal pgm and an inverted program signal pgmb, The ground voltage (VSS) is connected to its source and the inverted program signal (pgmb) Third NMOS transistor 84, the sixth inverter 85 and a sixth inverter connected to an output of the first transfer gate 76 and an output of the second transfer gate 83. A seventh inverter 86 which inputs the output of 85, a fourth NMOS transistor 87 whose ground voltage VSS is connected to its source and the output of the sixth inverter 85 is connected to its gate, ground A fifth NMOS transistor 88 having a voltage VSS connected to its source and an output of the seventh inverter 86 connected to its gate, a first voltage VPPE connected to its source, and a fifth NMOS transistor A fourth PMOS transistor 89 having a drain of 88 connected to the gate thereof and a drain of the fourth NMOS transistor 87 connected to the drain thereof; a first voltage VPPE connected to the source thereof and a fourth The drain of the NMOS transistor 87 is connected to the gate thereof, and the drain of the fifth NMOS transistor 88 is connected to the drain thereof. The fifth PMOS transistor 90 to be connected, the first voltage VPPE is connected to its source, the drain of the second NMOS transistor 80 is connected to the gate thereof, and the sixth P of the source line is connected to the drain thereof. A MOS transistor 91, a seventh PMOS transistor 92 having a power supply voltage VDD connected to its source, a drain of the fifth NMOS transistor 88 connected to its gate, and a source line connected to the drain thereof; And a sixth NMOS transistor 93 having a ground voltage VSS connected to its source, an inverted program signal pgmb connected to its gate, and a source line connected to its drain.

프로그램 모드 시 입력 데이터 DIN이 High일 경우, SL은 VDD 전압이 인가된다. 입력 데이터 DIN이 Low일 경우, 어드레스 신호로부터 디코딩되어진 WY신호의 출력이 High인 경우에만 SL에 VPPE 전압이 인가된다. 그리고 WY 신호의 출력이 Low인 경우에는 SL에 VDD 전압이 인가된다.In the program mode, when the input data DIN is high, the SL is applied with the VDD voltage. When the input data DIN is low, the VPPE voltage is applied to the SL only when the output of the WY signal decoded from the address signal is high. When the output of the WY signal is low, the VDD voltage is applied to the SL.

도 21은 도 8의 RD 스위치(Read Data Switch) 회로이다. 도 21을 참조하면, 독출 데이터 스위치 회로(100)는, 독출 인에이블 신호(RDEN)를 입력하는 제1 인버터(101), 접지 전압(VSS)이 그 소스에 연결되고 독출 인에이블 신호(RDEN)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(102), 접지 전압(VSS)이 그 소스에 연결되고 제1 인버터(101)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(103), 제2 전압(VCI)이 그 소스에 연결되고 제2 엔모스 트랜지스터(103)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(102)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(104), 제2 전압(VCI)이 그 소스에 연결되고 제1 엔모스 트랜지스터(102)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(103)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(105), 비트라인이 그 소스에 연결되고 제2 엔모스 트랜지스터(103)의 드레인이 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제3 엔모스 트랜지스터(106), 그리고 접지 전압(VSS)이 그 소스에 연결되고 프로그램 제어 신호(PROGRAM)가 그 게이트에 연결되고 비트라인(BL)이 그 드레인에 연결되는 제4 엔모스 트랜지스터(107)를 포함한다.FIG. 21 is a read data switch circuit of FIG. 8. Referring to FIG. 21, the read data switch circuit 100 may include a first inverter 101 for inputting a read enable signal RDEN, a ground voltage VSS connected to a source thereof, and a read enable signal RDEN. A first NMOS transistor 102 having a gate connected to its gate, a second NMOS transistor 103 having a ground voltage VSS connected to its source and an output of the first inverter 101 connected to its gate, The first PMOS transistor 104 having a second voltage VCI connected to its source, a drain of the second NMOS transistor 103 connected to its gate, and a drain of the first NMOS transistor 102 connected to the drain thereof. ), A second PMOS having a second voltage VCI connected to its source, a drain of the first NMOS transistor 102 connected to its gate, and a drain of the second NMOS transistor 103 connected to the drain thereof. Transistor 105, the bit line is connected to a source thereof and a second NMOS transistor A third NMOS transistor 106 having a drain of the master 103 connected to the gate thereof, a data line DLINE connected to the drain thereof, and a ground voltage VSS connected to the source thereof, and a program control signal PROGRAM. Includes a fourth NMOS transistor 107 connected to a gate thereof and a bit line BL connected to a drain thereof.

읽기 모드 시에는 DLINE을 VDD 전압으로 프리차지(Precharge)하여서 입력 데이터가 "1"로 프로그램 된 셀인 경우 BL과 DLINE은 VDD 전압이 되고, 입력 데이터가 "0"으로 프로그램 된 셀인 경우 엑세스 트랜지스터를 통해 SL으로 전류 패스가 형성되어 SL과 DLINE은 0V가 된다. RD 스위치는 입력 데이터가 "0"으로 프로그램 된 셀이 선택된 경우 0V만 전달하면 되므로 CMOS(Complementary Metal Oxide Semiconductor) 전송 게이트(Transmission Gate) 대신 NMOS 스위치만 사용하였다.In read mode, DLINE is precharged to VDD voltage so that the input data is programmed as "1", BL and DLINE become the VDD voltage, and when the input data is programmed as "0", the access transistor A current path is formed in SL so that SL and DLINE become 0V. The RD switch used only an NMOS switch instead of a Complementary Metal Oxide Semiconductor (CMOS) transmission gate because only 0 V was transmitted when a cell programmed with input data "0" was selected.

도 7에서 보여주는 기존의 전류 센싱 방식 감지 증폭기는 BL에서 흐르는 전류를 감지하기 위해 기준 전류를 만들어 주는 추가적인 Vbias 공급 회로가 필요하다. 그런데, 도 8의 10-bit 동기식 OTP 메모리 장치(800)에서는 속도는 느리지만 Vbias 전압을 만들어 주는 회로가 필요 없는 저 전력 센싱 방식인 도 22의 Clocked Inverter 을 사용한 독출 데이터 감지 증폭 회로를 사용한다. 도 22를 참조하면, 독출 데이터 감지 증폭 회로(110)는, 프리차아지 신호(PRECHARGE)를 입력하는 제1 인버터(111), 전원 전압(VDD)이 그 소스에 연결되고 제1 인버터(111)의 출력이 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제1 피모스 트랜지스터(112), 전원 전압(VDD)이 그 소스에 연결되고 데이터 라인 로드 신호(DLINE_LOADb)가 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제2 피모스 트랜지스터(113), 센싱 인에이블 신호(SAENb)를 입력하는 제2 인버터(114), 전원 전압(VDD)이 그 소스에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되는 제3 피모스 트랜지스터(115), 제3 피모스 트랜지스터(115)의 드레인이 그 소스에 연결되고 센싱 인에이블 신호(SAENb)가 그 게이트에 연결되는 제4 피모스 트랜지스터(116), 제4 피모스 트랜지스터(116)의 드레인이 그 드레인에 연결되고 제2 인버터(114)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(117), 제1 엔모스 트랜지스터(117)의 소스가 그 드레인에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되고 접지 전압(VSS)이 소스에 연결되는 제2 엔모스 트랜지스터(118), 그리고 제1 엔모스 트랜지스터(117)의 드레인을 래치하여 독출 데이터 감지 증폭 회로의 출력 신호로 출력하는 래치(119)를 포함한다.The conventional current sensing sense amplifier shown in FIG. 7 requires an additional Vbias supply circuit that generates a reference current to sense the current flowing in the BL. However, the 10-bit synchronous OTP memory device 800 of FIG. 8 uses a read data sensing amplification circuit using the clocked inverter of FIG. 22, which is a low power sensing method that is slow but does not require a circuit for generating a Vbias voltage. Referring to FIG. 22, the read data sensing amplifier circuit 110 includes a first inverter 111 for inputting a precharge signal PRECHARGE, a power supply voltage VDD connected to a source thereof, and a first inverter 111. The PMOS transistor 112, whose output is connected to its gate, the data line DLINE is connected to its drain, the power supply voltage VDD is connected to its source, and the data line load signal DLINE_LOADb is connected to its gate. A second PMOS transistor 113 connected to the drain of the data line DLINE, a second inverter 114 for inputting a sensing enable signal SAENb, and a power supply voltage VDD to a source thereof A third PMOS transistor 115 having a data line DLINE connected to the gate thereof, a drain of the third PMOS transistor 115 connected to the source thereof, and a sensing enable signal SAENb connected to the gate thereof; 4 PMOS transistor 116, fourth PMOS transistor 116 The first NMOS transistor 117 and the source of the first NMOS transistor 117 are connected to the drain thereof and the output of the second inverter 114 is connected to the gate thereof. DLINE is connected to the gate thereof and the ground voltage VSS is connected to the source to latch the drain of the second NMOS transistor 118 and the first NMOS transistor 117 to the output signal of the read data sensing amplifier circuit. And a latch 119 to output.

읽기 모드에서 OTP 셀의 엑세스 트랜지스터의 게이트 전압인 WWL이 활성화되기 이전에 프리차지 신호에 Short Pulse가 인가되어 PMOS 트랜지스터인 MP0에 의해 먼저 DLINE을 VDD 전압으로 프리차지 시킨 후, WWL이 활성화되면서 입력 데이터가 "1"로 프로그램 된 셀은 전류가 흐르지 않으므로. DLINE은 VDD 전압을 유지하여 DOUT 출력으로 나온다. 반면, 입력 데이터가 "0"으로 프로그램 된 셀은 동작 전류가 흘러 DLINE은 약 0V의 전압이 출력으로 나온다. DLINE에 데이터가 충분이 전달되면 Clocked Inverter(114, 115, 116, 117, 118)의 SAENb(Sense Amplifier Enable)신호가 0V로 Enable되어 DLINE의 데이터를 읽어 낸다. 부하 트랜지스터(Load Transistor)인 제2 피모스 트랜지스터(113)은 WWL이 선택되어 있는 동안 활성화되어 OTP 메모리 셀이 OFF 상태에서 DLINE의 전압을 VDD로 프리차지 시키는 역할을 한다.In the read mode, short pulse is applied to the precharge signal before WWL, which is the gate voltage of the access transistor of the OTP cell, is precharged to the VDD voltage by the PMOS transistor MP0, and then WWL is activated. The cell programmed as "1" does not flow current. DLINE maintains the VDD voltage and exits the DOUT output. On the other hand, a cell programmed with "0" input data flows through the operating current, resulting in a voltage of approximately 0V at the output. When enough data is delivered to DLINE, SAENb (Sense Amplifier Enable) signal of Clocked Inverter (114, 115, 116, 117, 118) is enabled as 0V and reads DLINE data. The second PMOS transistor 113, which is a load transistor, is activated while WWL is selected to precharge the voltage of DLINE to VDD while the OTP memory cell is in the OFF state.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 반도체 메모리 장치들의 종류를 설명하는 도면이다.1 is a diagram illustrating types of semiconductor memory devices.

도 2는 종래의 1 비트 3-Tr. OTP 메모리 셀을 설명하는 도면이다.2 is a conventional 1 bit 3-Tr. It is a figure explaining an OTP memory cell.

도 3은 도 2의 OTP 메모리 셀의 프로그램 동작을 설명하는 도면이다.FIG. 3 is a diagram illustrating a program operation of the OTP memory cell of FIG. 2.

도 4는 도 3의 프로그램 방법에서 누설 전류를 줄이기 위한 V_{G_BT} 바이어스 회로를 설명하는 도면이다.4 is a diagram illustrating a V _{G_BT} bias circuit for reducing leakage current in the program method of FIG. 3.

도 5는 종래의 2-Tr. OTP 메모리의 셀 어레이를 설명하는 도면이다.5 is a conventional 2-Tr. It is a figure explaining the cell array of an OTP memory.

도 6은 도 5의 2-Tr. OTP 셀을 사용한 메모리 장치의 게이트 라인 바이어스 스위치 회로를 나타내는 도면이다.FIG. 6 is a 2-Tr. A diagram showing a gate line bias switch circuit of a memory device using an OTP cell.

도 7은 종래의 비휘발성 메모리 장치에 사용되는 전류 센싱 방식의 감지 증폭기를 나타내는 도면이다.7 is a diagram illustrating a sense amplifier of a current sensing method used in a conventional nonvolatile memory device.

도 8은 본 발명의 일실시예에 따른 10-bit 동기식 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다.8 is a block diagram illustrating a 10-bit synchronous OTP memory device according to an embodiment of the present invention.

도 9는 도 8의 10-bit 동기식 OTP 메모리 장치의 프로그램 모드에 대한 타이밍 다이어그램을 나타낸 것이다.9 is a timing diagram of a program mode of the 10-bit synchronous OTP memory device of FIG. 8.

도 10은 도 8의 10-bit 동기식 OTP 메모리 장치의 읽기 모드 시 동작 타이밍 다이어그램을 나타낸 것이다.FIG. 10 is a timing diagram of an operation in a read mode of the 10-bit synchronous OTP memory device of FIG. 8.

도 11은 도 8의 OTP 메모리 장치에 사용되는 1 비트 2Tr. OTP 메모리 셀을 설명하는 도면이다.11 is a 1 bit 2Tr used in the OTP memory device of FIG. It is a figure explaining an OTP memory cell.

도 12 및 도 13은 도 8의 OTP 메모리 장치의 프로그램 모드 시 OTP 메모리 셀 어레이 동작을 설명하는 도면이다.12 and 13 illustrate an operation of an OTP memory cell array in the program mode of the OTP memory device of FIG. 8.

도 14는 도 8의 OTP 메모리 장치의 읽기 모드 시 OTP 메모리 셀 어레이 동작을 설명하는 도면이다.FIG. 14 is a diagram illustrating an operation of an OTP memory cell array in a read mode of the OTP memory device of FIG. 8.

도 15는 도 8의 OTP 메모리 장치의 전원 스위치 회로를 설명하는 도면이다.FIG. 15 is a diagram illustrating a power switch circuit of the OTP memory device of FIG. 8.

도 16은 도 8의 OTP 메모리 장치의 커맨드 래치 회로를 설명하는 도면이다.FIG. 16 is a diagram illustrating a command latch circuit of the OTP memory device of FIG. 8.

도 17은 도 16의 내부 클럭 신호를 발생하는 클럭 버퍼 회로를 설명하는 도면이다.17 is a diagram illustrating a clock buffer circuit that generates the internal clock signal of FIG. 16.

도 18은 도 11의 OTP 메모리 셀의 엑세스 트랜지스터를 구동하기 위한 워드라인 구동 회로를 설명하는 도면이다.FIG. 18 is a diagram illustrating a word line driver circuit for driving an access transistor of the OTP memory cell of FIG. 11.

도 19는 도 8의 OTP 메모리 장치의 칼럼 디코더를 설명하는 도면이다.FIG. 19 is a diagram illustrating a column decoder of the OTP memory device of FIG. 8.

도 20은 도 8의 OTP 메모리 장치의 소스 라인 구동 회로를 설명하는 도면이다.FIG. 20 is a diagram illustrating a source line driving circuit of the OTP memory device of FIG. 8.

도 21은 도 8의 OTP 메모리 장치의 독출 데이터 스위치 회로를 설명하는 도면이다.FIG. 21 is a diagram illustrating a read data switch circuit of the OTP memory device of FIG. 8.

도 22는 도 8의 OTP 메모리 장치의 독출 데이터 감지 증폭 회로를 설명하는 도면이다.FIG. 22 is a diagram illustrating a read data sense amplifier circuit of the OTP memory device of FIG. 8.

Claims

In an OTP memory device,

OTP memory cells connected to at least one word line and a plurality of source lines and bit lines, including NMOS access transistors having gates connected to the word lines and drains connected to the bit lines, respectively. An OTP memory cell array in which the OTP memory cells comprising an NMOS capacitor coupled between each of the source lines and each source of the NMOS access transistors are arranged;

A command latch circuit for generating a plurality of mode control signals indicating a program mode or a read mode of the OTP memory device in response to command control signals;

A column decoder for decoding address signals to generate decoded address signals for selecting the source lines;

A power switch circuit for switching the word line to a first voltage or a second voltage in response to the mode control signals;

A word line driver circuit for driving the word line in response to the mode control signals;

A source line driver circuit driving a corresponding source line in response to the mode control signals and the decoded address signal;

A read data switch circuit for selectively coupling said bit line to a data line in response to said mode control signals; And

And a read data sense amplifier circuit for sensing and amplifying the data line in response to the mode control signals.

The power switch circuit of claim 1, wherein

A first NMOS transistor having a power enable signal connected to a gate of the mode control signals, and a ground voltage connected to a source thereof;

A second NMOS transistor having an inverted signal of the power enable signal connected to a gate thereof, and a ground voltage connected to a source thereof;

A first PMOS transistor connected to a source of the first voltage, a drain of the second NMOS transistor to a gate thereof, and a drain of the first NMOS transistor connected to a drain thereof;

A second PMOS transistor connected to a source of the first voltage, a drain of the first NMOS transistor to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof;

A first inverter driven by the first voltage and having a drain of the second NMOS transistor connected to an input thereof;

A second inverter driven by the first voltage and inputting an output of the first inverter;

A third PMOS transistor connected at a source thereof to the first voltage, and at an output thereof to the gate of the first inverter; And

A fourth PMOS transistor connected to its source, the output of the second inverter connected to its gate, and a drain of the third PMOS transistor connected to the drain thereof;

And the drains of the third PMOS transistor and the fourth PMOS transistor are connected to the word lines of the OTP memory cell array.

delete

The word line driver circuit of claim 1, wherein the word line driver circuit comprises:

A first inverter configured to input a word line enable signal among the mode control signals;

A first transfer gate configured to transfer an output of the first inverter in response to a cell access signal and an inverted cell access signal among the mode control signals;

A first PMOS transistor having a power supply voltage connected to a source thereof, the cell access signal connected to a gate thereof, and an output of the first transfer gate connected to a drain thereof;

A second inverter configured to input an output of the first transfer gate;

A first NMOS transistor having a ground voltage connected to its source and an output of the first transfer gate connected to the gate;

A second NMOS transistor connected at a source thereof to the ground voltage, and at an output thereof to the gate of the second inverter;

A second PMOS transistor having a first voltage connected to a source thereof, a drain of the second NMOS transistor connected to the gate thereof, and a drain of the first NMOS transistor connected to the drain thereof;

A third PMOS transistor connected to a source of the first voltage, a drain of the first NMOS transistor to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof; And

And a third inverter driven by the first voltage, a drain of the second NMOS transistor connected to an input terminal thereof, and a word inverter connected to the output terminal thereof.

The circuit of claim 1, wherein the source line driver circuit comprises:

A first inverter configured to input a program control signal among the mode control signals and output an inverted program signal;

A second inverter configured to input the inverted program signal and output a program signal;

A third inverter for inputting the decoded address signal;

A noah gate for inputting an output of the third inverter and an input data signal;

A fourth inverter for inputting an output of the noah gate;

A first transmission gate transferring an output of the fourth inverter in response to the program signal and the inverted program signal;

A first PMOS transistor coupled to a source voltage thereof, a program signal coupled to the gate thereof, and an output of the first transfer gate coupled to the drain thereof;

A fifth inverter configured to input an output of the first transfer gate;

A second NMOS transistor connected at a source thereof to the ground voltage, and at an output thereof to the gate of the fifth inverter;

A third PMOS transistor connected to a source of the first voltage, a drain of the first NMOS transistor to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof;

A second transmission gate transferring an output of the fourth inverter in response to the program signal and the inverted program signal;

A third NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof connected to the inverted program signal, and at a drain thereof to an output of the first transfer gate;

A sixth inverter configured to input an output of the second transmission gate;

A seventh inverter configured to input an output of the sixth inverter;

A fourth NMOS transistor connected at a source thereof to the ground voltage, and at an output thereof to the gate of the sixth inverter;

A fifth NMOS transistor connected at a source thereof to the ground voltage, and at an output thereof to the gate of the seventh inverter;

A fourth PMOS transistor having the first voltage connected to a source thereof, a drain of the fifth NMOS transistor connected to the gate thereof, and a drain of the fourth NMOS transistor connected to the drain thereof;

A fifth PMOS transistor having a first voltage connected to a source thereof, a drain of the fourth NMOS transistor connected to a gate thereof, and a drain of the fifth NMOS transistor connected to a drain thereof;

A sixth PMOS transistor having the first voltage connected to the source thereof, the drain of the second NMOS transistor connected to the gate thereof, and the source line connected to the drain thereof;

A seventh PMOS transistor having a power supply voltage connected to a source thereof, a drain of the fifth NMOS transistor connected to the gate thereof, and a source line connected to the drain thereof; And

And a sixth NMOS transistor connected to the source of the ground voltage, the inversion program signal to the gate thereof, and the source line to the drain thereof.

The read data switch circuit of claim 1, wherein

A first inverter configured to input a read enable signal among the mode control signals;

A first NMOS transistor having a ground voltage connected to a source thereof, and the read enable signal connected to a gate thereof;

A second NMOS transistor connected at a source thereof to the ground voltage, and at an output thereof to the gate of the first inverter;

A first PMOS transistor connected to a source of the second voltage, a drain of the second NMOS transistor to a gate thereof, and a drain of the first NMOS transistor connected to a drain thereof;

A second PMOS transistor connected at a source thereof to the second voltage, at a drain thereof to the gate of the first NMOS transistor, and at a drain thereof to the drain of the second NMOS transistor;

A third NMOS transistor having a bit line connected to a source thereof, a drain of the second NMOS transistor connected to a gate thereof, and a data line connected to the drain thereof; And

And a fourth NMOS transistor, wherein the ground voltage is connected to a source thereof, a program start signal is connected to a gate thereof, and the bit line is connected to a drain thereof.

The circuit of claim 1, wherein the read data sense amplification circuit comprises:

A first inverter configured to input a precharge signal among the mode control signals;

A first PMOS transistor having a power supply voltage connected to a source thereof, an output of the first inverter connected to a gate thereof, and a data line connected to a drain thereof;

A second PMOS transistor having a power supply voltage connected to a source thereof, a data line load signal connected to a gate thereof, and the data line connected to a drain thereof;

A second inverter configured to input a sensing enable signal among the mode control signals;

A third PMOS transistor having the power supply voltage connected to its source and the data line connected to its gate;

A fourth PMOS transistor having a drain of the third PMOS transistor connected to a source thereof, and a sensing enable signal connected to a gate thereof;

A drain of the fourth PMOS transistor is connected to the drain. A first NMOS transistor having an output of the second inverter connected to a gate thereof;

A second NMOS transistor having a source of the first NMOS transistor connected to a drain thereof, a data line connected to a gate thereof, and a ground voltage connected to the source; And

And a latch configured to latch the drain of the first NMOS transistor to output the output signal of the read data sensing amplifier circuit.

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