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KR100969964B1 - 저전력 특성을 갖는 저손실 전압 레귤레이터 - Google Patents

저전력 특성을 갖는 저손실 전압 레귤레이터 Download PDF

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KR100969964B1
KR100969964B1 KR1020070120084A KR20070120084A KR100969964B1 KR 100969964 B1 KR100969964 B1 KR 100969964B1 KR 1020070120084 A KR1020070120084 A KR 1020070120084A KR 20070120084 A KR20070120084 A KR 20070120084A KR 100969964 B1 KR100969964 B1 KR 100969964B1
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Abstract

본 발명의 저손실 전압 레귤레이터는 소정의 기준 전압과 입력 전압의 차이를 증폭하는 캐스코드 타입 오류증폭기, 상기 오류 증폭기의 출력을 분압하는 출력회로, 그리고 상기 분압 결과를 이용하여 상기 라인 레귤레이션의 천이 응답 시간을 보상하는 천이 응답시간 보상회로를 포함한다.
Figure R1020070120084
LDO, 전압 레귤레이터

Description

저전력 특성을 갖는 저손실 전압 레귤레이터{LOW-POWER LOW DROPOUT VOLTAGE REGULATOR}
본 발명은 전압 레귤레이터에 관한 것으로, 좀 더 구체적으로는 저소비 전력 특성을 갖는 새로운 구조의 저손실 전압 레귤레이터(low dropout voltage regulator, 이하 LDO 전압 레귤레이터로 칭함)에 관한 것이다.
최근 들어 휴대용 전자기기의 수요가 급격히 증가하면서 이들 기기의 고성능화 및 다기능화가 진행되고 있다. 이에 따라 한정된 배터리의 전원 용량으로 장시간 사용이 가능한 저소비 전력에 대한 연구와, 각 서브 시스템의 정밀한 동작을 보증하기 위한 안정적인 전원 공급에 관한 연구가 진행되고 있다. 그리고, 전자기기 시스템에 효율적이고, 안정적인 전력 공급을 위한 전원 관리 회로인 PMIC(Power Management IC) 또는 PMU(Power Management Unit)의 중요성이 점점 높아지고 있다. 휴대용 전원기기를 위한 PMIC의 DC/DC 컨버터는 크게 리니어 레귤레이터인 LDO 전압 레귤레이터와 차지 펌프 혹은 인덕터를 포함한 DC/DC 컨버터 형태의 스위칭 레귤레이터로 구성되며, 경우에 따라서 LDO 전압 레귤레이터는 하나의 패키지 내에 10개 이상 내장되기도 한다.
도 1은 일반적인 LDO 전압 레귤레이터(10)의 블록도이다.
도 1을 참조하면, LDO 전압 레귤레이터(10)는 오류증폭기(error amplifier ; 11) 및 패스트랜지스터(pass transistor ; 13)를 포함한다
오류증폭기(10)에는 반전 입력 단자(-)와 비반전 입력 단자(+)가 구비된다. 오류증폭기(10)의 비반전 입력 단자(+)와 패스트랜지스터(13) 사이에는 제 1 저항(R1)이 연결된다. 패스트랜지스터(13)와 접속된 제 1 저항(R1)의 일단에서는 출력전압(Vout)이 출력된다. 그리고, 오류증폭기(10)의 비반전 입력 단자(+)와 접속된 제 1 저항(R1)의 타단에는 제 2 저항(R2)이 연결된다. 제 2 저항(R2)의 타단에는 접지가 연결된다. 제 1 저항(R1)과 제 2 저항(R2)은 출력 전압(Vout)의 레벨을 조절하는 샘플링 저항으로서의 역할을 수행한다. 제 1 저항(R1)과 제 2 저항(R2)은 출력 단자와 접지 사이에 직렬로 연결된다. 또한, 출력 단자와 접지 사이에는 레귤레이터(10)의 출력 용량성 부하(Cout)와 출력 용량성 부하의 등가직렬저항(Equivalent Series Resistance ; ESR)(Resr)이 직렬로 연결된다. 그리고, 출력 단자와 접지 사이에는 부하 전류(load current ; Iload)가 연결된다. 여기서, 제 1 및 제 2 저항(R1, R2)과, 출력 용량성 부하(Cout) 및 등가직렬저항(Resr), 그리고 부하 전류(Iload)는 각각 병렬로 연결된다.
오류증폭기(10)는 반전 입력 단자(-)를 통해 기준전압(Vref)을 입력 받는다. 오류증폭기(10)로부터 발생된 출력전압(Vout)은 패스트랜지스터(13)와 제 1 저항(R1)을 거쳐 비반전 입력 단자(+)로 피드백된다. 오류증폭기(10)는 출력전압(Vout)과 기준전압(Vref)을 서로 비교하여 그 차이를 증폭한다. 오류증폭기(10) 의 출력전압(Vout)은 패스트랜지스터(13)의 전류 구동 능력(즉, 패스트랜지스터(13)를 통해 흐르는 전류의 양)을 조절하여 출력전압(Vout)과 기준전압(Vref)의 차이가 줄어들도록 제어한다. 그 결과, 두 전압(Vout, Vref)이 동일한 값을 가지게 된다.
LDO 전압 레귤레이터(10)의 성능은 부하 레귤레이션(load regulation)과 라인 레귤레이션(line regulation)의 크기에 의해 결정된다. 부하 레귤레이션과 라인 레귤레이션은, 각각 부하 전류(Iload)와 입력 전압(Vin)이 계단형 펄스(step pulse)로 변하였을 때 정상 상태(steady state)의 출력 전압(Vout)의 변화량을 의미한다. 부하 레귤레이션과 라인 레귤레이션은, 오류증폭기(11)의 개방 루프 이득이 클수록 작은 값을 가지게 된다. 부하 레귤레이션과 라인 레귤레이션 값이 작을수록 LDO 전압 레귤레이터(10)는 출력단에 안정적인 전압을 공급할 수 있게 된다.
부하 레귤레이션과 라인 레귤레이션이 작은 값을 가지도록 하기 위한 방안으로, 다단 오류증폭기(예를 들면, 3단 오류증폭기)를 사용한 LDO 전압 레귤레이터 구조가 제안되고 있다. 그러나, 오류증폭기의 단수가 증가하게 되면, 개방 루프 이득 자체는 증가 되지만 정전류가 증가하게 되어 소비 전력이 증가하는 문제가 발생한다. 이와 같은 소비 전력의 증가 문제는 패키지 내에 내장되는 LDO 전압 레귤레이터의 개수가 증가할수록 더욱 커지게 된다. 따라서, 부하 레귤레이션과 라인 레귤레이션이 작은 값을 가지면서도 전력 소모가 적은 새로운 형태의 LDO 전압 레귤레이터가 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 개방 루프 이득의 손실 없이 부하 레귤레이션과 라인 레귤레이션이 작은 값을 갖는 LDO 전압 레귤레이터를 제공하는 데 있다.
본 발명의 다른 목적은 출력 전압이 안정하고 소비 전력이 적은 LDO 전압 레귤레이터를 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 저손실(LDO) 전압 레귤레이터는 소정의 기준 전압과 입력 전압의 차이를 증폭하는 캐스코드 타입 오류증폭기; 상기 오류 증폭기의 출력을 분압하는 출력회로; 그리고 상기 분압 결과를 이용하여 상기 라인 레귤레이션의 천이 응답 시간을 보상하는 천이 응답시간 보상회로를 포함하는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 분압 결과는 상기 오류증폭기의 캐스코드단의 바이어스 전압으로 제공되는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 오류증폭기는 작은 부하 레귤레이션 값과 작은 라인 레귤레이션 값을 갖는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 천이 응답시간 보상회로는 정상 상태 동작 시 동작하지 않는 것을 특징으로 한다.
이 실시 예에 있어서, 정상 상태 동작 시 상기 천이 응답시간 보상회로로 정전류가 흐르지 않는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 출력회로는 상기 오류 증폭기의 출력을 분압하여 상기 입력 전압과 제어 전압을 발생하는 분압 회로; 상기 분압 회로와 상기 캐스코드 오류증폭기 사이에 연결되어 상기 분압 회로로 제공되는 전류의 양을 조절하는 패스트랜지스터; 그리고 상기 패스트랜지스터의 출력에 응답해서 상기 오류 증폭기의 출력 용량성 부하를 조절하는 부하회로를 포함하는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 분압 회로는 상기 오류 증폭기의 출력을 분압하여 상기 제어 전압과, 상기 제어 전압보다 낮은 레벨을 갖는 상기 입력 전압을 발생하는 복수의 저항들을 포함하는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 분압 회로는 슬류 상태에 있는 전압을 감지하는 적어도 하나 이상의 샘플링 저항을 포함하는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 천이 응답시간 보상회로는 상기 입력전압이 계단형 펄스 형태로 인가되면 상기 제어 전압에 응답해서 레벨 쉬프팅된 전압을 상기 패스트랜지스터로 제공하는 것을 특징으로 한다.
이 실시 예에 있어서, 상기 부하회로는 상기 입력전압이 계단형 펄스 형태로 인가되면 상기 패스 트랜지스터로부터 제공되는 전류에 응답해서 상기 출력 용량성 부하에 축적된 전하를 감소시키는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 정상 상태(steady state)의 동작 시 별도의 정전류를 소모하지 않는 천이 응답 특성을 갖게 되므로, LDO 전압 레귤레이터의 부하에 안정적으로 전원을 공급할 수 있게 된다. 따라서, LDO 전압 레귤레이터의 부 하 레귤레이션과 라인 레귤레이션이 작은 값을 가지면서도 출력 전압이 안정하고 소비 전력이 줄어들게 된다.
이하 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 LDO 전압 레귤레이터는 기존의 다단 오류 증폭기(예를 들면, 3단 오류증폭기) 대신 2단 캐스코드 오류증폭기를 사용하여 구성된다. 캐스코드 증폭기를 이용하는 본 발명의 LDO 전압 레귤레이터는 개방 루프 이득의 손실 없이 작은 부하 레귤레이션과 라인 레귤레이션이 값을 지원할 수 있으며, 정상 상태(steady state)의 동작 시 별도의 정전류를 소모하지 않게 된다. 따라서, 전원 소모가 최소화되면서도 안정된 출력 전압을 발생하게 된다. 2단 캐스코드 증폭기를 사용하여 오류증폭기를 구성하는 경우 바이어스 전압원이 필요한데, 본 발명의 LDO 전압 레귤레이터는 샘플링 저항으로부터 발생된 전압을 바이어스 전압으로 이용한다. 그 결과, 별도의 바이어스 전압원 또는 외부 전원을 필요로 하지 않게 된다. 또한, 발명의 LDO 전압 레귤레이터는 천이 응답시간 보상회로를 통해 라인 레귤레이션의 천이 응답 속도를 보상한다. 따라서, 라인 레귤레이션 시 정상 상태(steady state)의 회복을 위한 천이 응답 속도가 빨라지게 되고 추가적인 정전류의 소모가 방지된다. 이와 같은 목적을 달성하기 위한 본 발명의 구성은 다음과 같다.
도 2는 본 발명에 따른 LDO 전압 레귤레이터(100)의 회로도이다.
도 2를 참조하면, 본 발명의 LDO 전압 레귤레이터(100)는 오류증폭기(110), 출력회로(150), 그리고 천이 응답시간 보상회로(170)로 구성된다.
오류증폭기(110)는 개방 루프 이득의 손실 없이 전류를 줄일 수 있도록 2단 캐스코드(cascode) 오류증폭기로 구성된다. 오류증폭기(110)는 분압 회로(120)를 통해 출력전압(Vout)을 소정 레벨 강하한 결과(즉, 입력 전압(Vin))와 소정의 기준전압(Vref)을 비교하여 그 차이를 증폭한다. 오류증폭기(110)의 증폭 결과는 패스트랜지스터(MP)의 게이트 단자로 인가되어, 패스트랜지스터(MP)의 전류 구동 능력(즉, 패스트랜지스터(MP)를 통해 흐르는 전류의 양)을 조절한다. 입력 전압(Vin)은 출력회로(150)에 구비된 분압 회로(120)로부터 발생된다. 패스트랜지스터(MP)의 전류 구동 능력은, 오류증폭기(110)로 입력되는 두 전압의 차이가 최소화 되도록 조절된다.
2단 캐스코드 오류증폭기로 구성된 본 발명의 오류증폭기(110)는 정상 동작 시 기존의 다단 오류증폭기(예를 들면, 3단 오류증폭기) 보다 전류 소모가 적은 특징을 갖는다. 그러므로, 캐스코드 오류증폭기(110)를 이용한 본 발명의 LDO 전압 레귤레이터(100)는, 부하 레귤레이션과 라인 레귤레이션의 값을 작게 유지하면서도(즉, 개방 루프 이득의 값을 크게 유지하면서도) 전류의 손실을 줄일 수 있는 특성을 갖는다. 캐스코드 오류증폭기(110)를 이용한 LDO 전압 레귤레이터(100)의 전류소모 특성은 도 3을 참조하여 설명될 것이다. 먼저 LDO 전압 레귤레이터(100)의 부하 레귤레이션과 라인 레귤레이션의 특성을 살펴보면 다음과 같다.
부하 레귤레이션은, LDO 전압 레귤레이터(100)의 부하 조건이 변하여 출력단에 공급되는 전류가 순간적으로 변할 때 LDO 전압 레귤레이터(100)의 특정 출력 전압을 유지시키는 성능 지표이다. 부하 레귤레이션은 출력 전류 변화량 대비 정상 상태의 출력전압 변화량을 의미한다. 부하 레귤레이션은 [수학식 1]과 같이 정의된다.
Figure 112007084327612-pat00001
LDO 전압 레귤레이터(100)는 부하 레귤레이션 값이 작을수록 출력단에 안정적인 전압을 공급한다. 부하 레귤레이션은 [수학식 1]에 표시된 바와 같이 출력단에서 LDO 전압 레귤레이터(100)를 바라본 출력 저항의 정의와 같다. 출력단에서 바라본 저항은 션트 피드백(shunt feedback)으로 보이게 된다. 그러므로, LDO 전압 레귤레이터(100)의 개방 루프 이득을 증가시키게 되면, 부하 레귤레이션 값이 작아지게 된다.
라인 레귤레이션은 LDO 전압 레귤레이터(100)의 입력 전압(Vin)이 변할 때 특정 출력 전압을 유지시키는 성능 지표이다. 라인 레귤레이션은 입력 전압 변화량 대비 정상상태의 출력전압 변화량을 의미한다. 라인 레귤레이션은 [수학식 2]와 같이 정의된다.
Figure 112007084327612-pat00002
도 2에서, 입력 전압(Vin)이 순간적으로 변하면 패스 트랜지스터(MP)의 소오스 전압이 바뀌게 되어 출력단에 흐르는 전류와 출력 전압이 변화한다. 이와 같 은 특성으로 인해, 본 발명의 오류증폭기(110)는 LDO 전압 레귤레이터(100)의 개방 루프 이득을 증가시킬 수 있도록 부하 레귤레이션을 감소시킬 때와 마찬가지로 라인 레귤레이션을 감소시키는 구성을 갖는다. 즉, 본 발명의 오류증폭기(110)는 부하 레귤레이션과 라인 레귤레이션이 모두 작은 값을 갖도록 구성된다.
하지만 오류증폭기(110)를 2단 캐스코드 증폭기로 구성하는 경우, 캐스코드 단에 있는 2개의 MOSFET(Ma1, Ma2)으로 바이어스 전압을 공급해야 하는 문제와, 입력 전압(Vin)이 계단형 펄스(step pulse)로 인가될 때 라인 레귤레이션 천이 응답 시간이 느려지는 문제가 발생할 수 있다. 천이 응답시간이 느려지는 이유는 입력 전압의 순간적인 증가로 인해 증가한 출력 전압(Vout)이 캐스코드 오류증폭기(110)의 공통 입력전압 범위에서 벗어난 상태로 차동 입력이 되기 때문이다. 이 경우 LDO 전압 레귤레이터(100)는 회로 전체가 슬류 상태에 있게 된다. 슬류 상태에서 LDO 전압 레귤레이터(100)는 출력단에 큰 용량성 부하(Cout)에 과잉 전하를 가지게 된다. 출력단의 큰 용량성 부하(Cout)의 과잉 전하를 다시 정상 상태의 전압을 회복하기 위하여 과잉 전하를 소모하는데 많은 시간이 소요된다. 이러한 이유에서 LDO 전압 레귤레이터(100)의 입력 전압(Vin)이 계단형 펄스로 인가될 때 라인 레귤레이션 천이 응답 시간이 느려지게 되는 것이다.
본 발명에서는, 먼저 오류증폭기(110)의 캐스코드 단에 있는 MOSFET(Ma1, Ma2)으로 바이어스 전압을 공급해야 하는 문제를 해결하기 위해 출력 회로(150) 내에 분압 회로(120)를 구비하고, 분압 회로(120)의 분압 결과로서 발생된 전압을 캐스코드 단을 구성하는 2개의 MOSFET(Ma1, Ma2)에게 바이어스 전압으로 인가한다. 이와 같은 구성에 따르면, 본 발명의 LDO 전압 레귤레이터(100)는 별도의 바이어스 전압원 또는 외부 전원을 사용하지 않고도 자체적으로 캐스코드 단에 있는 MOSFET(Ma1, Ma2)으로 바이어스 전압을 공급할 수 있게 된다. 분압 회로(120)의 분압 결과는 캐스코드 단을 구성하는 2개의 MOSFET(Ma1, Ma2)을 바이어싱하는 기능 이외에 출력 전압(Vout)의 레벨을 조절하는 기능을 수행한다.
또한, 본 발명의 LDO 전압 레귤레이터(100)는 라인 레귤레이션 천이 응답 시간이 느려지는 문제를 해결하기 위해, 분압 회로(120)로부터 발생된 분압 결과에 응답해서 라인 레귤레이션이 가지고 있는 느린 천이 응답 시간을 보상한다. 이러한 라인 레귤레이션의 천이 응답 시간 보상 동작은 천이 응답시간 보상회로(170)에 의해 수행된다. 그 결과, 라인 레귤레이션 천이 응답 시간이 느려지는 문제를 방지되고, 추가적인 정전류 소모가 방지된다. 라인 레귤레이션의 천이 응답시간을 보상하기 위한 상세 구성에 대해 살펴보면 다음과 같다.
분압 회로(120)는 패스 트랜지스터(MP)와 접지 사이에 직렬로 연결된 3개(또는 그 이상)의 샘플링 저항들(R1a, R1b, R2)을 포함한다. R1a 저항과 R1b 저항 중 적어도 하나는 슬류 상태에 있는 전압을 감지하는 샘플링 저항으로 사용된다. 분압 회로(120)에는 오프 칩(Off-chip) 형태로 구성된 부하회로(140)가 연결된다. 부하회로(140)에는 직렬로 연결된 출력 용량성 부하(Cout) 및 등가직렬저항(Resr)이 포함되고, 직렬로 연결된 용량성 부하(Cout) 및 등가직렬저항(Resr)에는 부하 전류(Iload)가 병렬로 연결된다. 부하회로(140)는 패스 트랜지스터(MP)로부터 제공되는 전류에 응답해서 오류 증폭기(110)의 출력 용량성 부하(Cout)를 조절한다. 부 하회로(140)와 분압 회로(120)의 접점에서 출력 전압(Vout)이 출력된다.
구체적으로, 분압 회로(120)는 샘플링 저항들(R1a, R1b, R2)의 분압 동작을 이용하여 LDO 전압 레귤레이터(100)의 출력 전압(Vout)의 레벨을 결정하는 기능을 수행한다. 분압 회로(120)에 의해 결정된 출력 전압(Vout)의 레벨은 [수학식 3]과 같다.
Figure 112007084327612-pat00003
분압 회로(120)에서 R1a 및 R1b로 표시된 저항은 도 1에 도시된 제 1 저항(R1)을 두 개의 저항으로 구분한 것으로서, R1a 및 R1b 사이에는 노드 B가 형성된다. 노드 B는 천이 응답시간 보상회로(170)의 제 1 트랜지스터(Ms1)의 소오스와 접속된다. 캐스코드 오류증폭기(110)를 이용한 LDO 전압 레귤레이터(100)가 일정한 입력 전압과 일정한 출력 전류를 유지할 경우, 노드 B에서는 정상 상태의 특정 전압이 출력된다. 노드 B의 전압을 제어 전압이라 칭하기로 한다.
LDO 전압 레귤레이터(100)가 정상 상태에 있는 경우 캐스코드 오류증폭기(110)의 노드 A는 2VDS의 값을 갖게 된다 (여기서, VDS는 드레인-소오스 전압). 노드 A의 전압(2VDS)은 천이 응답시간 보상회로(170)의 제 1 및 제 2 트랜지스터(Ms1, Ms2)의 게이트 단자로 인가된다. 제 1 및 제 2 트랜지스터(Ms1, Ms2)의 소오스-게이트 전압들(VSGMs1, VSGMs2)은 각각
Figure 112007084327612-pat00004
,
Figure 112007084327612-pat00005
의 상태가 된다. 그 결과, 제 1 트랜지스터(Ms1)와, 제 3 트랜지스터(Ms3), 및 제 4 트랜지스터(Ms4)는 턴 오프 되고, 제 2 트랜지스터(Ms2)는 턴 온 된다. 제 1 내지 제 4 트랜지스터들(Ms1-Ms4)의 스위칭 동작에 따르면, LDO 전압 레귤레이터(100)가 정상 상태에 있을 때에는 천이 응답시간 보상회로(170)에는 정전류가 흐르지 않게 된다.
한편, 계단형 펄스(step pulse) 전압이 LDO 전압 레귤레이터(100)의 입력 전압(Vin)으로 인가되면 패스 트랜지스터(MP)의 소오스-게이트 전압(VSG)과 소오스-드레인 전압(VSD)이 순간적으로 증가하게 된다. 따라서, 정상 상태의 패스 트랜지스터(MP)에 흐르는 전류보다 많은 전류가 패스 트랜지스터(MP)에 흐르게 되고, 출력 용량성 부하에 과잉 전하가 축적되어 출력 전압(Vout)이 순간적으로 변하게 된다(즉, 라인 레귤레이션). 증가된 출력 전압(Vout)은 샘플링 전압(R1a, R1b, R2)에 의해 전압 분배가 되어 캐스코드 오류 증폭기(110)의 비반전 입력 단자(+)로 인가된다. 그로 인해, 노드 A는 접지에 가까운 전압을 갖게 되고, LDO 전압 레귤레이터(100)는 느린 천이 응답 시간을 갖게 된다. 이 경우, 노드 A는 접지에 가까운 전압을 갖는 반면 노드 B의 전압(즉, 제어 전압)은 증가하게 된다.
노드 A 및 노드 B의 전압 레벨에 따라서, 천이 응답시간 보상회로(170)의 제 1 및 제 2 트랜지스터(Ms1, Ms2)의 소오스-게이트 전압들(VSGMs1, VSGMs2)은 각각
Figure 112007084327612-pat00006
,
Figure 112007084327612-pat00007
의 상태가 된다. 제 1 트랜지스터(Ms1)는 턴 온 되고, 제 2 트랜지스터(Ms2)는 턴 오프 된다. 노드 B로부터 발생된 제어 전압은 제 3 트랜지스터(Ms3)의 게이트로 바이어스되고, 제 3 트랜지스터(Ms3)를 통해 흐르는 전류는 커런트 미러(Ms5, Ms6)를 통해 패스 트랜지스터(MP)의 게이트 단자로 제공된다. 천이 응답시간 보상회로(170)에 의해 패스 트랜지스터(MP)로 제공된 전류는 LDO 전압 레귤레이터(100)의 천이 응답 시간을 보상하는데 사용된다.
한편, 노드 B로부터 발생된 제어 전압은 제 3 트랜지스터(Ms3)와 제 4 트랜지스터(Ms4)의 게이트 단자들 사이에 연결된 제 1 및 제 2 레벨 쉬프터(LS1, LS2)에 의해 레벨 쉬프팅 된다. 레벨 쉬프팅 된 전압은 제 4 트랜지스터(Ms4)의 게이트 단자로 인가된다. 제 4 트랜지스터(Ms4)의 게이트 단자로 레벨이 충분히 높은 레벨의 전압이 인가되므로 제 4 트랜지스터(Ms4)는 턴 온 상태를 유지하게 된다. 그 결과, 출력단에 있는 용량성 부하(Cout)에 축적된 전하가 감소되어, LDO 전압 레귤레이터(100)의 느린 천이 응답 시간이 보상된다. 이후, 출력 전압(Vout)이 정상 상태에 있게 되면 천이 응답시간 보상회로(170)는 동작을 수행하지 않게 되고, 그러므로 정전류가 흐르지 않게 된다.
도 2에 도시된 LDO 전압 레귤레이터(100)를 구성함에 있어서, 패스 트랜지스터(MP)는 12,000㎛/0.35㎛ 크기의 P 타입 MOSFET이 사용될 수 있고, 기준 전압(Vref)으로는 0.5V가 사용될 수 있다. 그리고, 출력단의 출력 용량성 부하(Cout)와 출력 용량성 부하의 등가직렬저항(Resr)은 오프 칩(off-chip)(140)으로 구성 가능하며, 각각 2.2㎌과 0.1Ω이 사용될 수 있다. 본 발명의 LDO 전압 레귤레이터(100)의 사양 및 성능을 요약하면 [표 1]과 같이 나타낼 수 있다.
Figure 112007084327612-pat00008
시뮬레이션을 통해 [표 1]에 표시된 사양을 갖는 LDO 전압 레귤레이터(100)의 동작 특성을 살펴보면 다음과 같다.
도 3은 2단 캐스코드 오류증폭기를 이용한 본 발명의 LDO 전압 레귤레이터(100)의 정상상태에서의 정전류 발생 특성을 보여주는 그래프이다.
도 3에는 3단 오류 증폭기를 이용하는 종래의 LDO 전압 레귤레이터의 정상상태에서의 정전류 발생 특성과, 본 발명에 따른 LDO 전압 레귤레이터(100)의 정상상태에서의 정전류 발생 특성이 도시되어 있다. 특히, 도 3에는 LDO 전압 레귤레이터(100) 내에 천이 응답시간 보상회로(170)가 구비된 경우와 구비되지 않은 경우의 정전류 발생 특성이 모두 도시되어 있다.
도 3을 참조하면, 본 발명의 LDO 전압 레귤레이터(100)는 정상상태에서 종래의 LDO 전압 레귤레이터에 비해 정전류가 줄어듦을 알 수 있다. 특히, LDO 전압 레귤레이터(100) 내에 천이 응답시간 보상회로(170)가 구비된 경우, 천이 응답시간 보상회로(170)가 구비되지 않은 경우에 비해 추가적인 정전류가 발생하지 않게 된다. 따라서, 천이 응답시간 보상회로(170)가 구비되는 경우, 정전류 발생이 더욱 줄어들게 된다.
도 4는 2단 캐스코드 오류 증폭기를 이용한 본 발명의 LDO 전압 레귤레이터(100)의 라인 레귤레이션 천이 응답 특성을 보여주는 그래프이다.
도 4의 (a)에는 출력 전류(Iout)가 100㎃ 일 때의 입력 전압(Vin)의 파형이 도시되어 있다. 그리고, 천이 응답시간 보상회로(170)가 구비되지 않은 LDO 전압 레귤레이터의 라인 레귤레이션 천이 응답 특성과, 천이 응답시간 보상회로(170)가 구비된 본 발명의 LDO 전압 레귤레이터(100)의 라인 레귤레이션 천이 응답 특성이 도시되어 있다. 도 4의 (b)의 파형은 도 4의 (a)의 점선 부분의 파형을 확대한 그래프이다.
도 4의 (a) 및 (b)를 참조하면, 본 발명의 LDO 전압 레귤레이터(100)의 라인 레귤레이션 천이 응답 시간은, 천이 응답시간 보상회로(170)가 구비되지 않은 경우에 비해 천이 응답 시간이 현저히 빨라짐을 알 수 있다. 빨라진 라인 레귤레이션 천이 응답 특성으로 인해 LDO 전압 레귤레이터(100)에서는 추가적인 정전류의 소모가 발생하지 않게 된다.
도 5는 2단 캐스코드 오류 증폭기를 이용한 본 발명의 LDO 전압 레귤레이터(100)의 부하 레귤레이션의 천이 응답 특성을 보여주는 그래프이다. 그리고, 도 6은 2단 캐스코드 오류 증폭기를 이용한 본 발명의 LDO 전압 레귤레이터(100)의 라인 레귤레이션의 천이 응답 특성을 보여주는 그래프이다.
도 5에는 출력 전류(Iout)의 파형과, 3단 오류 증폭기를 이용한 종래의 LDO 전압 레귤레이터의 부하 레귤레이션 응답 특성, 그리고 본 발명의 LDO 전압 레귤레이터(100)의 부하 레귤레이션 응답 특성이 도시되어 있다. 도 6에는 출력 전류(Iout)의 파형과, 종래 및 본 발명의 LDO 전압 레귤레이터의 라인 레귤레이션 응답 특성이 도시되어 있다. 도 5 및 도 6에서 점선으로 표시된 부분은 각각 확대 도면으로서 표시되어 있다.
도 5 및 도 6을 참조하면, 본 발명의 LDO 전압 레귤레이터(100)의 부하 레귤레이션 및 라인 레귤레이션 천이 응답 특성은, 3단 오류 증폭기를 이용한 종래의 LDO 전압 레귤레이터와 큰 차이가 없음을 알 수 있다. 즉, 본 발명의 LDO 전압 레귤레이터(100)는 전력 소모가 많은 다단(예를 들면, 3단) 오류증폭기를 이용한 종래의 LDO 전압 레귤레이터와 거의 동일한 성능을 내면서도 정전류의 발생을(즉, 소모 전류를) 최소화하는 특징을 가짐을 알 수 있다(도 3 참조).
앞에서 설명한 바와 같이, 본 발명의 LDO 전압 레귤레이터(100)는 기존의 3단 오류증폭기 대신 2단 캐스코드 오류증폭기(110)를 사용하여 부하 레귤레이션과 라인 레귤레이션의 성능 저하 없이 정전류를 줄이는 구성을 갖는다. 특히, 본 발명의 캐스코드 오류증폭기(110)는 LDO 전압 레귤레이터(100)에 구비된 샘플링 저항으로부터 발생된 전압을 이용하여 자체적으로 캐스코드 단의 MOSFET으로 바이어스 전압을 공급한다. 그 결과, 발명의 LDO 전압 레귤레이터는 별도의 바이어스 전압원 또는 외부 전원을 필요로 하지 않게 된다. 또한, 발명의 LDO 전압 레귤레이터(100)는 천이 응답 시간 보상회로(170)를 통해 라인 레귤레이션이 가지고 있는 느린 천이 응답 속도를 보상한다. 따라서, 정상 상태(steady state)시 라인 레귤레이션 천이 응답 속도가 빨라지게 되고 추가적인 정전류의 소모가 방지된다. 이상과 같은 본 발명의 LDO 전압 레귤레이터(100)는 부하에 안정적인 전원 공급을 하고 저소비 전력을 도모하는 전원 기기에 적합하다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 일반적인 LDO 전압 레귤레이터의 블록도이다.
도 2는 본 발명에 따른 LDO 전압 레귤레이터의 회로도이다.
도 3은 2단 캐스코드 오류증폭기를 이용한 본 발명의 LDO 전압 레귤레이터의 정상상태에서의 정전류 발생 특성을 보여주는 그래프이다.
도 4는 2단 캐스코드 오류 증폭기를 이용한 본 발명의 LDO 전압 레귤레이터의 라인 레귤레이션 천이 응답 특성을 보여주는 그래프이다.
도 5는 2단 캐스코드 오류 증폭기를 이용한 본 발명의 LDO 전압 레귤레이터의 부하 레귤레이션의 천이 응답 특성을 보여주는 그래프이다.
도 6은 2단 캐스코드 오류 증폭기를 이용한 본 발명의 LDO 전압 레귤레이터의 라인 레귤레이션의 천이 응답 특성을 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : LDO 전압 레귤레이터 110 : 오류증폭기
120 : 분압회호 140 : 부하회로
150 : 출력회로 170 : 천이 응답시간 보상회로

Claims (10)

  1. 소정의 기준 전압과 입력 전압의 차이를 증폭하는 캐스코드 타입 오류증폭기;
    상기 오류 증폭기의 출력을 분압하는 출력회로; 그리고
    상기 분압 결과를 이용하여 라인 레귤레이션의 천이 응답 시간을 보상하는 천이 응답시간 보상회로를 포함하고,
    상기 출력회로는,
    상기 오류 증폭기의 출력을 분압하여 상기 입력 전압과 제어 전압을 발생하는 분압 회로;
    상기 분압 회로와 상기 캐스코드 오류증폭기 사이에 연결되어 상기 분압 회로로 제공되는 전류의 양을 조절하는 패스트랜지스터; 그리고
    상기 패스트랜지스터의 출력에 응답해서 상기 오류 증폭기의 출력 용량성 부하를 조절하는 부하회로를 포함하는 것을 특징으로 하는 저손실 전압 레귤레이터.
  2. 제 1 항에 있어서,
    상기 분압 결과는 상기 오류증폭기의 캐스코드단의 바이어스 전압으로 제공되는 것을 특징으로 하는 저손실 전압 레귤레이터.
  3. 제 1 항에 있어서,
    상기 오류증폭기는 작은 부하 레귤레이션 값과 작은 라인 레귤레이션 값을 갖는 것을 특징으로 하는 저손실 전압 레귤레이터.
  4. 제 1 항에 있어서,
    상기 천이 응답시간 보상회로는 정상 상태 동작 시 동작하지 않는 것을 특징으로 하는 저손실 전압 레귤레이터.
  5. 제 1 항에 있어서,
    정상 상태 동작 시 상기 천이 응답시간 보상회로로 정전류가 흐르지 않는 것을 특징으로 하는 저손실 전압 레귤레이터.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 분압 회로는 상기 오류 증폭기의 출력을 분압하여 상기 제어 전압과, 상기 제어 전압보다 낮은 레벨을 갖는 상기 입력 전압을 발생하는 복수의 저항들을 포함하는 것을 특징으로 하는 저손실 전압 레귤레이터.
  8. 제 1 항에 있어서,
    상기 분압 회로는 슬류 상태에 있는 전압을 감지하는 적어도 하나 이상의 샘플링 저항을 포함하는 것을 특징으로 하는 저손실 전압 레귤레이터.
  9. 제 1 항에 있어서,
    상기 천이 응답시간 보상회로는 상기 입력전압이 계단형 펄스 형태로 인가되면 상기 제어 전압에 응답해서 레벨 쉬프팅 된 전압을 상기 패스트랜지스터로 제공하는 것을 특징으로 하는 저손실 전압 레귤레이터.
  10. 제 1 항에 있어서,
    상기 부하회로는 상기 입력전압이 계단형 펄스 형태로 인가되면 상기 패스 트랜지스터로부터 제공되는 전류에 응답해서 상기 출력 용량성 부하에 축적된 전하를 감소시키는 것을 특징으로 하는 저손실 전압 레귤레이터.
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