KR100967679B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트 형성 영역을 갖는 활성 영역 및 소자분리 영역이 포함된 반도체기판의 상기 소자분리 영역 내에 소자분리막을 형성하는 단계와, 상기 반도체기판의 활성 영역 상에 이온주입용 산화막을 형성하는 단계와, 상기 이온주입용 산화막을 제거하는 단계와, 상기 각 영역의 게이트 형성 영역을 식각하여 상기 활성 영역에 제1홈을 형성함과 아울러 상기 소자분리막 내에 제2홈을 형성하는 단계 및 상기 제1홈을 포함한 활성 영역의 표면에 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes forming an isolation layer in the isolation region of a semiconductor substrate including an active region having a gate formation region and an isolation region, and forming an ion implantation oxide film on the active region of the semiconductor substrate. Forming a first groove in the active region by etching the gate forming regions of each region, and forming a second groove in the device isolation layer; And forming a gate insulating film on the surface of the active region including the first groove.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 새들 핀 형태(saddle fin type)의 리세스 게이트(recess gate)를 형성하는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for forming a saddle fin type recess gate.
최근 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 트랜지스터의 채널 길이(channel length)도 감소하고 있는 실정이다.As the design rules of semiconductor devices, which have been recently developed, are reduced, the channel lengths of transistors are correspondingly reduced.
이러한 추세는, 저장 단위가 되는 셀 트랜지스터(cell transistor) 뿐만 아니라 주변(peri) 회로의 트랜지스터의 채널 길이도 감소시키고 있는 실정이다.This trend is reducing the channel lengths of transistors of peri- nal circuits as well as cell transistors serving as storage units.
그 결과, 특정한 소자에서 요구하는 리프레쉬(refresh)의 특성을 향상시키기 위해서 기존의 평면 게이트(planar gate)를 갖는 트랜지스터 구조로는 그 한계에 부딪히고 있다. As a result, in order to improve the characteristics of the refresh required by a specific device, the conventional transistor structure having a planar gate is facing its limitations.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 새들 핀 형태의 리세스 게이트를 갖는 트랜지스터에 대한 연구가 활발히 진행되고 있다.Thus, as a way to overcome the above problems, the research on the transistor having a saddle fin-type recess gate has been actively conducted.
이하에서는, 도 1a 내지 도 1d를 참조하여 종래의 기술에 따른 새들 핀(saddle fin type) 형태의 리세스 게이트(recess gate) 형성방법을 간략하게 설명하도록 한다.Hereinafter, a method of forming a recess gate having a saddle fin type according to the related art will be briefly described with reference to FIGS. 1A to 1D.
도 1a를 참조하면, 활성 영역(101) 및 소자분리 영역을 갖는 반도체 기판(100)의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치의 전면 상에 측벽 산화막(111)과 선형 질화막(112) 및 선형 산화막(미도시)을 순차적으로 형성한다.Referring to FIG. 1A, a trench is formed by etching an isolation region of a
그런다음, 상기 트렌치 내에 소자분리용 절연막(113)을 매립하여 소자분리막(110)을 형성한다.Then, an
다음으로, 후속의 이온주입시 반도체기판의 표면에 발생하는 데미지를 방지하기 위하여 상기 반도체기판의 활성영역(101) 상에 이온주입용 산화막(120)을 형성한다.Next, an ion
상기 이온주입용 산화막은 이온주입 공정시 반도체기판 표면의 데미지를 방지하는 역할을 한 뿐만 아니라, 후속의 새들 핀 형태(saddle fin type)의 활성 영역을 형성하기 위한 식각 공정시 반도체기판에 데미지가 발생하는 것을 방지하는 역할도 하게 된다.The ion implantation oxide film not only prevents damage to the surface of the semiconductor substrate during the ion implantation process, but also damages the semiconductor substrate during the etching process to form an active region of a saddle fin type. It will also prevent you from doing.
도 1b를 참조하면, 상기 반도체 기판의 활성 영역(110)을 리세스(recess)하여 제1홈(130)을 형성한 후, 후속의 게이트가 형성되는 소자분리막(110) 부분을 일정 두께 식각하여 상기 소자분리막 내에 제2홈(150)를 형성한다.Referring to FIG. 1B, after recessing the
도 1c를 참조하면, 후속의 게이트 산화막 형성시, 무결점의 양질을 위하여 상기 활성 영역 상에 형성된 이온주입용 산화막을 제거한다.Referring to FIG. 1C, in the subsequent formation of the gate oxide film, an ion implantation oxide film formed on the active region is removed for a good quality of defects.
상기 이온주입용 산화막의 제거는, 후속의 게이트 산화막을 형성하는 공정 전에 수행하는 선 세정(pre cleaning) 공정시에 수행된다.The removal of the ion implantation oxide film is performed at the time of a pre-cleaning step performed before the step of forming a subsequent gate oxide film.
이때, 상기 이온주입용 산화막의 제거시 상기 제2홈(150)들 사이의 소자분리막 부분이 소실(160)하게 된다.In this case, when the ion implantation oxide film is removed, the device isolation film portion between the
그런다음, 상기 이온주입용 산화막이 제거된 반도체기판의 활성 영역 상에 게이트 산화막(171)을 형성한다.Then, the
이후, 도시하지는 않았으나, 상기 게이트 산화막 상에 게이트 물질들을 차례로 증착한 후, 이들을 식각하여 상기 제1홈 상에 새들 핀 형태의 리세스 게이트를 형성한다.Subsequently, although not shown, gate materials are sequentially deposited on the gate oxide layer, and the gate materials are sequentially etched to form a saddle fin-type recess gate on the first groove.
그런데, 전술한 바와 같은, 종래의 새들 핀 형태의 리세스 게이트 형성방법 중에서, 상기 이온주입용 산화막을 제거하는 공정시 상기 제2홈(150)들 사이의 소자분리막 부분이 소실되는 현상(160)이 나타나고 있다.However, as described above, in the saddle fin-type recess gate forming method, the device isolation layer between the
더욱이, 상기 제2홈(150)의 형성으로 인하여 소자분리막의 소실이 발생하고 있는데, 상기와 같이, 상기 이온주입용 산화막의 제거시 소자분리막 부분이 제거되면서 소자분리막의 CD를 더욱 감소시키게 된다.Further, the device isolation film is lost due to the formation of the
이러한 현상은, 게이트와의 오버랩 마진(overlap magin) 부족을 유발시켜서 게이트와 후속의 랜딩플러그콘택(landing plug contact) 간에 브릿지(bridge) 현상을 나타나게 하고, 그래서, 소자의 수율 향상에 저하를 주게 된다.This phenomenon leads to a lack of overlap magin with the gate, resulting in a bridge between the gate and subsequent landing plug contacts, thus lowering the yield of the device. .
본 발명은 소자분리막의 소실을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the loss of the device isolation film.
본 발명은, 게이트 형성 영역을 갖는 활성 영역 및 소자분리 영역이 포함된 반도체기판의 상기 소자분리 영역 내에 소자분리막을 형성하는 단계; 상기 반도체기판의 활성 영역 상에 이온주입용 산화막을 형성하는 단계; 상기 이온주입용 산화막을 제거하는 단계; 상기 각 영역의 게이트 형성 영역을 식각하여 상기 활성 영역에 제1홈을 형성함과 아울러 상기 소자분리막 내에 제2홈을 형성하는 단계; 및 상기 제1홈을 포함한 활성 영역의 표면에 게이트 절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a semiconductor device including: forming an isolation layer in an isolation region of a semiconductor substrate including an active region having a gate formation region and an isolation region; Forming an ion implantation oxide film on an active region of the semiconductor substrate; Removing the ion implantation oxide film; Etching the gate forming regions of each region to form a first groove in the active region and to form a second groove in the device isolation layer; And forming a gate insulating film on a surface of the active region including the first groove.
여기서, 상기 이온주입용 산화막을 형성하는 단계 후, 상기 이온주입용 산화막을 제거하는 단계 전, 상기 이온주입용 산화막이 형성된 반도체기판에 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 한다.Here, after the step of forming the ion implantation oxide film, before the step of removing the ion implantation oxide film, the step of performing ion implantation on the semiconductor substrate on which the ion implantation oxide film is formed.
상기 활성 영역에 제1홈을 형성함과 아울러 상기 소자분리막 내에 제2홈을 형성하는 단계는, 건식 식각 공정으로 수행하는 것을 특징으로 한다.The forming of the first groove in the active region and the formation of the second groove in the device isolation layer may be performed by a dry etching process.
상기 게이트 절연막은 산화 공정으로 형성하는 것을 특징으로 한다.The gate insulating film is formed by an oxidation process.
또한, 본 발명은, 게이트 형성 영역을 갖는 활성 영역 및 소자분리 영역이 포함된 반도체기판의 상기 소자분리 영역 내에 소자분리막을 형성하는 단계; 상기 반도체기판의 활성 영역 상에 이온주입용 산화막을 형성하는 단계; 상기 이온주입용 산화막을 제거하여 활성 영역을 노출시키는 단계; 상기 활성 영역을 포함한 반 도체기판 상에 질화막을 형성하는 단계; 상기 질화막이 형성된 반도체기판에 대해 각 영역의 게이트 형성 영역을 식각하여 상기 활성 영역에 제1홈을 형성함과 아울러 상기 소자분리막 내에 제2홈을 형성하는 단계; 상기 제1홈 및 제2홈을 형성하는 식각 공정시 발생된 잔류물을 제거하기 위한 미소 식각 공정을 수행하는 단계; 상기 질화막을 제거하는 단계; 및 상기 홈을 포함한 활성 영역의 표면에 게이트 절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method for forming a semiconductor device comprising: forming an isolation layer in an isolation region of a semiconductor substrate including an active region having a gate formation region and an isolation region; Forming an ion implantation oxide film on an active region of the semiconductor substrate; Removing the ion implantation oxide layer to expose an active region; Forming a nitride film on the semiconductor substrate including the active region; Etching a gate forming region of each region of the semiconductor substrate on which the nitride film is formed to form a first groove in the active region and to form a second groove in the device isolation layer; Performing a micro-etching process to remove residues generated during the etching process of forming the first and second grooves; Removing the nitride film; And forming a gate insulating film on a surface of the active region including the grooves.
여기서, 상기 이온주입용 산화막을 형성하는 단계 후, 상기 이온주입용 산화막을 제거하는 단계 전, 상기 이온주입용 산화막이 형성된 반도체기판에 이온주입을 수행하는 단계;를 포함하는 것을 특징으로 한다.Here, after the step of forming the ion implantation oxide film, before the step of removing the ion implantation oxide film, the step of performing ion implantation on the semiconductor substrate on which the ion implantation oxide film is formed.
상기 질화막은 10∼500Å 이하의 두께로 형성하는 것을 특징으로 한다.The nitride film is formed to a thickness of 10 to 500 kPa or less.
상기 활성 영역에 제1홈을 형성함과 아울러 상기 소자분리막 내에 제2홈을 형성하는 단계는, 건식 식각 공정으로 수행하는 것을 특징으로 한다.The forming of the first groove in the active region and the formation of the second groove in the device isolation layer may be performed by a dry etching process.
상기 질화막은 인산 용액을 사용하는 습식 식각으로 수행하는 것을 특징으로 한다.The nitride film is characterized in that the wet etching using a phosphoric acid solution.
상기 게이트 절연막은 산화 공정으로 형성하는 것을 특징으로 한다.The gate insulating film is formed by an oxidation process.
본 발명은 이온주입용 산화막을 게이트 산화막을 형성하는 공정 전에 제거하지 않고, 이온주입 공정이 끝난 후 바로 제거함으로써, 상기 이온주입용 산화막 제거시 소자분리막의 소실을 방지할 수 있다.According to the present invention, the ion implantation oxide film is not removed before the gate oxide film is formed, but immediately after the ion implantation process is completed, thereby preventing the device isolation film from being lost when the ion implantation oxide film is removed.
따라서, 본 발명은 일정 이상의 소자분리막 CD를 확보할 수 있게 된다.Therefore, the present invention can secure a predetermined or more device isolation film CD.
또한, 본 발명은 질화막을 형성함으로써, 잔류물을 제거하는 미소 식각 공정시 반도체기판이 어택 받는 것을 방지할 수 있다. In addition, the present invention can prevent the semiconductor substrate from being attacked during the micro etching process of removing the residue by forming the nitride film.
본 발명은 새들 핀 형태의 리세스 게이트를 형성하는 공정 중에서 이온주입용 산화막을 게이트 산화막의 형성 공정 전에 제거하지 않고, 게이트 영역을 한정하기 위한 식각 공정 전에 제거하도록 한다.In the process of forming a saddle fin type recess gate, the ion implantation oxide film is not removed before the gate oxide film formation process, but before the etching process for defining the gate region.
이렇게 하면, 본 발명은 상기 게이트 산화막의 형성 공정 전에 이온주입용 산화막을 제거하였던 종래의 기술에 비해 소자분리막의 소실을 방지할 수 있게 된다.In this way, the present invention can prevent the device isolation film from disappearing as compared with the conventional technology in which the ion implantation oxide film was removed before the gate oxide film formation process.
구체적으로, 종래에서는 게이트 산화막의 형성 공정 전에 선 세정 공정시에 이온주입용 산화막을 제거하였다. 그러나, 상기 이온주입용 산화막의 제거 공정시 소자분리막 부분이 소실되는 현상이 발생하게 되었다.Specifically, in the prior art, the ion implantation oxide film was removed during the pre-cleaning step before the gate oxide film formation step. However, a phenomenon in which the device isolation film portion disappears during the removal of the ion implantation oxide film occurs.
이에, 본 발명은 게이트 산화막의 형성 공정 전에 수행하는 선 세정 공정에서 이온중 형성 공정 전에 이온주입용 산화막을 제거하지 않고, 이온주입 공정이 끝난 직후, 즉, 게이트 영역을 한정하기 위한 식각 공정 전에 바로 제거하도록 한다.Therefore, the present invention does not remove the ion implantation oxide film before the formation of ions in the line cleaning process performed before the gate oxide film formation process, but immediately after the ion implantation process is finished, that is, immediately before the etching process for defining the gate region. Remove it.
그러면, 상기 이온주입용 산화막의 제거시 소자분리막 부분이 소실되는 현상을 방지할 수 있어서 일정 이상의 소자분리막 CD를 확보할 수 있다.Then, the phenomenon in which the device isolation film portion is lost during the removal of the ion implantation oxide film can be prevented, thereby securing a device CD of a predetermined or more.
또한, 본 발명은 상기 이온주입용 산화막이 제거된 후에, 반도체기판 상에 질화막을 형성한다.In addition, the present invention forms a nitride film on a semiconductor substrate after the ion implantation oxide film is removed.
이렇게 하면, 상기 질화막이 종래의 게이트 영역을 한정하기 위한 식각 공정시, 바람직하게는, 상기 식각 공정시에 발생된 잔류물을 제거하기 위한 미소 식각(Light ETch, LET) 공정에서 반도체기판이 어택(attack)을 받는 것을 방지하는 역할도 하던 이온주입용 산화막을 대신할 수 있게 된다.In this case, the semiconductor substrate may be attacked in an etching process for limiting the gate area of the conventional nitride film, preferably in a light ETch (LET) process for removing residues generated during the etching process. It is possible to replace the ion implantation oxide film, which also serves to prevent attack.
그래서, 상기 이온주입용 산화막이 제거된 상태에서 식각 공정이 진행되어도 상기 질화막으로 인하여 반도체기판의 어택을 방지할 수 있다.Thus, even when the etching process is performed while the ion implantation oxide film is removed, the attack of the semiconductor substrate can be prevented due to the nitride film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
자세하게, 도 3a 내지 도 3f는 도 2의 X-X'선을 따라 자른 공정별 단면도로서, 이를 참조하여 본 발명의 실시예에 따른 새들 핀 형태의 리세스 게이트를 형성하는 반도체 소자의 제조방법을 설명하도록 한다.In detail, FIGS. 3A to 3F are cross-sectional views taken along line X-X ′ of FIG. 2, and a method of manufacturing a semiconductor device for forming a saddle fin-type recess gate according to an embodiment of the present invention will be described with reference to this. Explain.
도 2는 본 발명의 실시예에 따른 새들 핀 형태의 리세스 게이트가 형성되는 반도체 소자를 도시한 평면도이다.2 is a plan view illustrating a semiconductor device in which a saddle fin-type recess gate is formed according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 게이트 형성 영역을 갖는 활성 영역(201) 및 소자분리 영역이 포함된 반도체기판(200)의 상기 소자분리 영역을 식각하여 트렌치를 형성한다.Referring to FIG. 3A, a trench is formed by etching the device isolation region of the
그런다음, 상기 트렌치의 표면에 측벽 산화막(211)과 선형 질화막(212) 및 선형 산화막(미도시)을 순차적으로 형성한 후, 상기 선형 산화막 상에 상기 트렌치를 매립하도록 소자분리용 절연막(213)을 증착하여, 이를 통해, 소자분리막(210)을 형성한다.Thereafter, a
다음으로, 상기 반도체기판의 활성 영역(201) 상에 얇은 두께의 이온주입용 산화막(220)을 형성한다. 상기 이온주입용 산화막(220)은 후속의 이온주입시 반도체기판의 표면에 데미지가 발생하는 것을 방지하기 위한 역할을 한다.Next, a thin ion
도 3b를 참조하면, 상기 이온주입용 산화막(220)이 형성된 반도체기판에 이온주입을 수행한다. 바람직하게, 상기 이온주입은 트랜지스터 형성을 위한 이온주입이 되며, 더 바람직하게는, 채널 형성 이온주입이 될 수 있다.Referring to FIG. 3B, ion implantation is performed on a semiconductor substrate on which the ion
그런다음, 상기 이온주입용 산화막을 건식 또는 습식 식각으로 제거한다. Then, the ion implantation oxide film is removed by dry or wet etching.
도 3c를 참조하면, 상기 이온주입용 산화막이 제거된 반도체기판(200) 상에 질화막(230)을 증착한다. 상기 질화막(230)은 10∼500Å 두께로 증착한다.Referring to FIG. 3C, the
상기 질화막은(230)은 후속의 활성 영역 부분을 새들 핀 형태로 형성하기 위한 식각 공정시 반도체기판(200)의 어택을 방지하는 역할을 한다. The
바람직하게, 후속의 활성 영역 부분을 새들 핀 형태로 형성하기 위한 식각 공정시에 발생된 잔류물들을 제거하는 미소 식각 공정에서 반도체기판이 어택되는 것을 방지하는 역할을 한다.Preferably, the semiconductor substrate is prevented from being attacked in the micro-etching process of removing residues generated during the etching process for forming the next active region portion in the form of a saddle fin.
한편, 후속의 공정에서 미소 식각 공정을 스킵하는 경우에는, 상기 질화막을 형성하는 공정을 스킵하고서 후속의 공정을 진행한다.On the other hand, when the micro-etching step is skipped in the subsequent step, the subsequent step is performed while the step of forming the nitride film is skipped.
도 3d를 참조하면, 상기 질화막(230) 상에 게이트 형성 영역을 노출시키는 하드마스크막을 형성한 후, 이를 이용하여 상기 질화막(230)과 반도체기판의 활성 영역(201)을 건식 식각하여 상기 활성 영역에 제1홈(240)을 형성한 후, 상기 소자분리막(210) 부분을 건식 식각하여 상기 소자분리막에 제2홈(250)를 형성한다.Referring to FIG. 3D, after forming a hard mask layer exposing a gate formation region on the
다음으로, 상기 제1홈(240)과 제2홈(250)을 형성하기 위한 식각 공정시 발생된 잔류물을 제거하기 위하여 미소 식각 공정을 수행한다.Next, a micro etching process is performed to remove residues generated during the etching process for forming the
여기서, 상기 질화막(230)으로 인해 상기 미소 식각 공정시 반도체기판이 어택을 받지 않게 된다. Here, the semiconductor substrate is not subjected to an attack during the micro etching process due to the
앞서 설명한 바와 같이, 상기 미소 식각 공정을 진행하지 않는 경우에는, 상기 질화막의 형성 공정을 스킵하고서 후속의 공정을 진행하도록 한다.As described above, when the micro-etching process is not performed, the process of forming the nitride film is skipped and the subsequent process is performed.
도 3e를 참조하면, 상기 질화막을 제거한다. 상기 질화막은 인산 용액을 사용하는 습식 식각으로 제거한다.Referring to FIG. 3E, the nitride film is removed. The nitride film is removed by wet etching using a phosphoric acid solution.
이때, 상기 질화막 제거시에 산화막으로 이루어진 소자분리막(210) 부분은 식각되지 않는다.At this time, the portion of the
도 3f를 참조하면, 상기 제1홈(240)을 포함한 활성 영역의 표면에 게이트 절연막, 바람직하게, 산화(oxidation) 공정으로 게이트 산화막(271)을 형성한 후, 상기 게이트 산화막(271) 상에 폴리실리콘막(272)과 게이트 금속막(273)과 게이트 하드마스크막(274)을 적층하여, 이로써, 새들 핀 형태의 리세스 게이트(270)를 형성한다.Referring to FIG. 3F, a
이후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 증착하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially deposited to manufacture a semiconductor device according to an embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1a 내지 도 1d는 종래 기술에 따른 새들 핀 형태의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating a method of forming a saddle fin type recess gate according to the related art.
도 2는 본 발명의 실시예에 따른 새들 핀 형태의 리세스 게이트가 형성되는 반도체 소자를 나타낸 평면도.2 is a plan view illustrating a semiconductor device in which a saddle fin-type recess gate is formed according to an exemplary embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 새들 핀 형태의 리세스 게이트를 형성하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A through 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device for forming a saddle fin-type recess gate according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200: 반도체기판 201: 활성 영역200: semiconductor substrate 201: active region
210: 소자분리막 211: 측벽 산화막210: device isolation film 211: sidewall oxide film
212: 선형 질화막 213: 소자분리용 절연막212: linear nitride film 213: device isolation film
220: 이온주입용 산화막 230: 질화막220: oxide film for ion implantation 230: nitride film
240: 제1홈 250: 제2홈240: first groove 250: second groove
270: 새들 핀 형태의 리세스 게이트 271: 게이트 산화막270: saddle fin-type recess gate 271: gate oxide film
272: 폴리실리콘막 273: 게이트 금속막272: polysilicon film 273: gate metal film
274: 게이트 하드마스크막274 gate hard mask layer
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