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KR100965773B1 - 메모리소자의 센스앰프제어회로 및 그 제어방법 - Google Patents

메모리소자의 센스앰프제어회로 및 그 제어방법 Download PDF

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KR100965773B1
KR100965773B1 KR1020080038102A KR20080038102A KR100965773B1 KR 100965773 B1 KR100965773 B1 KR 100965773B1 KR 1020080038102 A KR1020080038102 A KR 1020080038102A KR 20080038102 A KR20080038102 A KR 20080038102A KR 100965773 B1 KR100965773 B1 KR 100965773B1
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Abstract

본 발명은 코아전압 레벨을 감지하고 이를 이용하여 비트라인의 센싱 시작 시간을 조절할 수 있는 메모리소자의 센스앰프제어회로 및 그 제어방법에 관한 것이다. 이를 위해서 본 발명은 코아전압 레벨을 검출하기 위한 코아전압 레벨 비교기, 검출된 코아전압 레벨이 기준전압보다 높고, 액티브 기간일 때, 신호를 발생하는 래치부, 상기 래치부의 발생신호에 기초해서 제 1 지연시간 또는 제 2 지연시간을 선택하여 센싱 시작 타임을 발생하는 액티브 지연부를 포함하여 구성된다. 이러한 구성에 따르면 본 발명은 코아전압의 레벨이 높을 때, 충분히 지연된 후에 센싱 시작이 이루어지도록 제어하므로서, 데이터 실패 발생을 방지하고, 제품에 대한 신뢰도를 높이는 효과를 얻는다.
메모리소자, 센스앰프, 코아전압, 센싱시작 시간,

Description

메모리소자의 센스앰프제어회로 및 그 제어방법{SENSE AMPLIFIER CONTROL CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE AND THEREOF CONTROL METHOD}
본 발명은 메모리소자의 센스앰프 제어에 관한 것으로, 더욱 상세하게는 코아전압레벨을 감지하고 이를 이용하여 비트라인의 센싱 시작 시간을 조절할 수 있는 메모리소자의 센스앰프제어회로 및 그 제어방법에 관한 것이다.
일반적으로, 메모리 소자(예를 들면, Dynamic Random Access Memory;DRAM)의 경우, 하나의 트랜지스터와 하나의 커패시터로 기본 셀이 구성되고, 커패시터에 데이타가 저장된다. 그런데 반도체 기판 위에 형성되는 커패시터는 주변과 완전히 전기적으로 분리되지 않아 저장된 데이타 즉 전하가 보존되지 않고 방전된다. 즉 누설 전류가 발생하여 메모리 셀의 데이타가 손상될 수 있다. 따라서 메모리 장치는 정기적으로 커패시터에 저장된 전하를 유지하기 위해 리프레시 동작을 수행한다.
리프레시 동작 모드를 갖는 메모리 장치는 외부 커맨드에 의하여, 자체적으 로 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행한다. 즉 외부 커맨드에 의해 리프레시 동작 모드로 진입하면, 일정 주기마다 로우 어드레스가 순차적으로 증가되면서 메모리 셀의 워드라인이 선택된다. 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레시 과정을 통하여 저장된 데이타가 손상없이 보존된다.
한편, 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 센스앰프를 사용하는 메모리 소자의 경우, 셀 데이터를 증폭하기 위하여 코아전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 센스앰프는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이와 같이 디램(DRAM)에서 셀에 데이터를 저장하기 위해서는 센스앰프의 동작에 의해서 비트 라인 또는 반전 비트 라인에 데이터를 가해서 셀의 캐패시터를 차징(charging)하는 레벨을 코아전압 레벨로 정의한다. 그리고 상기 코아전압 레벨을 만들어내는 내부 드라이버를 코아전압 드라이버라 한다. 그런데 디램의 동작이 점점 고속화되어감에 따라 빠른 센싱 동작이 가능해야 하는데, 셀의 코아전압 레벨도 빠른 차징 능력을 필요로 하게 되었다. 따라서 코아전압 레벨을 센스앰프가 동작하는 전류피크에 맞추어서 코아전압 레벨을 더 높은 전위인 외부 공급전원(VDD) 레벨과 단락하는 오버드라이빙 방법을 사용하게 된다.
즉, 디램의 구동시 수천개의 비트라인 센스앰프가 동시에 동작하게 되는데, 이를 구동하기 위한 충분한 양의 전류를 공급할 수 있는가 여부에 따라서 비트라인 센스앰프 구동시간이 결정된다. 그러나 메모리소자의 저전력화 추세에 따른 동작전압의 저하에 의해 충분한 양의 전류를 일순간에 공급하는데 무리가 있다. 이를 해결하기 위해, 비트라인 센스앰프의 동작 초기(셀과 비트라인 간 전하공유 직후)에 BLSA 전원라인 RTO에 통상적으로 공급되는 노말전원(통상, 내부코아전압)보다 높은 고전압을 순간적으로 공급하는 것을 비트라인 센스앰프의 오버드라이빙 구조라고 한다.
도 1은 일반적인 반도체 메모리소자 센스앰프제어회로의 블록 구성도이다.
도시하고 있는 바와 같이, 종래 반도체 메모리소자는 뱅크 액티브신호인 RACT를 입력하고, 일정시간 만큼 지연하여 액티브신호 및 프리차지신호 제어를 위한 RACTD신호를 발생하는 뱅크액티브지연부(RACT_DLY :10)와, 상기 뱅크액티브지연부(10)에서 발생하는 RACTD신호를 이용하여 프리차지 동작과정에서 지연정도를 조절하기 위한 프리차지 지연신호(PCG_P)를 발생하는 프리차지지연부(12)와, 상기 뱅크액티브지연부(10)에서 발생하는 RACTD신호를 이용하여 액티브 동작과정에서 지연정도를 조절하기 위한 액티브 지연신호(ACT_P)를 발생하는 액티브지연부(14)를 포함한다.
그리고 종래의 메모리소자 센스앰프제어회로는, 상기 프리차지지연부(12)와 액티브지연부(14)에서 발생하는 신호에 기초해서 비트라인 센스앰프의 오버 드라이 빙 또는 노말 드라이빙 제어를 위한 신호들을 발생하는 비트라인 센스앰프 제어부(16), 상기 비트라인 센스앰프 제어부(16)의 발생신호에 의해서 비트라인 센스앰프 전원라인 RTO 및 SB에 구동전압을 인가하기 위한 센스앰프 드라이버(18)를 포함하여 구성된다.
상기와 같이 구성되어지는 종래 반도체 메모리소자는, 다음과 같이 동작되어진다.
뱅크 액티브(Bank Active)/프리차지(Precharge) 정보를 가지는 제어신호(RACT)가 활성화되면, 뱅크액티브지연부(10), 프리차지 지연부(12), 액티브지연부(14)는, RACT신호를 일정시간 만큼 지연하여 액티브 구간에서 이용될 액티브지연신호(ACT_P), 프리차지 구간에서 이용될 프리차지 지연신호(PCG_P)를 발생한다.
상기 뱅크액티브지연부(10), 프리차지 지연부(12), 액티브지연부(14)에서 발생되는 액티브 지연신호, 프리차지 지연신호에 따라서 비트라인 센스앰프 제어부(16)는, 비트라인 센스앰프의 구동을 제어한다.
즉, 액티브신호가 활성화되면, 비트라인 센스앰프를 활성화상태(SAN신호 하이레벨)로 제어한다. 그리고 상기 비트라인 센스앰프 제어부(16)는, 액티브신호를 정해진 시간만큼 지연시킨 액티브지연신호(ACT_P)가 입력되면, 오버 드라이빙 제어신호(SAP1)를 일정시간동안 활성화시킨다.
비트라인 센스앰프 드라이버(18)는, 상기 오버 드라이빙 제어신호(SAP1)가 활성화상태를 갖는 동안 비트라인 센스앰프 전원라인 RTO(SB)에 외부전압이 인가되도록 한다. 이때 인가된 외부전압은 통상의 코아전압보다 높은 전압레벨을 갖는다. 따라서 비트라인 쌍(BL,BLb)에 인가된 메모리 셀의 데이터가 보다 빠르게 감지 및 증폭이 이루어진다.
그리고 비트라인쌍의 전압레벨이 일정이상 확보되면, 비트라인 센스앰프 제어부(16)는, 오버드라이빙 제어신호(SAP1)를 비활성화시키고 노말드라이빙 제어신호(SAP2)를 활성화시킨다. 따라서 BLSA 전원라인 RTO(SB)에는 코아전압(VCORE)이 인가되어진다.
이후, 메모리소자 센스앰프제어회로는 프리차지 신호(PCG)가 활성화되면, 비트라인센스앰프를 비활성화상태(SAN신호 로우레벨)로 제어한다. 상기 프리차지 신호가 프리차지 지연부(12)에서 정해진 만큼 지연되어 출력되고, 비트라인센스앰프 제어부(16)는 프리차지 지연신호(PCG_P)가 입력되면, 이에 응답하여 노말드라이빙 제어신호(SAP2)를 비활성화시킨다.
이와 같이 종래 메모리소자 센스앰프제어회로는, 액티브 동작 구간에서 비트라인센스앰프의 비트라인(BL)과 반전 비트라인(BLB)에 전압을 공급하는 센싱동작을 수행하고 있다. 이때 상기 비트라인 센스앰프의 센싱동작을 제어하기 위한 신호는, 액티브 지연신호(ACT_P)와 프리차지 지연신호(PCG_P)에 기초해서 이루어진다.
상기 액티브 지연신호(ACT_P)와 프리차지 지연신호(PCG_P)는, 액티브/프리차지 정보를 담고 있는 RACT신호를 이용하여 일정만큼 지연되어 발생되어진다. 즉, 상기 액티브 지연신호(ACT_P)와 프리차지 지연신호(PCG_P)를 발생하기 위한 지연타임은 고정되어 있는 것이다.
따라서 종래 메모리소자 센스앰프제어회로는, 상기 액티브 지연신호(ACT_P)와 프리차지 지연신호(PCG_P)를 발생할 때, 고정된 지연시간을 이용함에 따라서 코아전압이 높아질 경우, 지연시간이 부족하여 비트라인(BL.BLB)의 차지 쉐어링(charge sharing) 구간이 짧아 센싱 오류가 발생하는 문제점이 있다.
즉, 종래 메모리소자 센스앰프제어회로는, 액티브 동작 구간에서, 비트라인센스앰프의 비트라인, 반전 비트라인이 셀 데이터에 의해서만 전위차를 나타내는 차지 쉐어링 구간을 거쳐서 하이 레벨과 로우 레벨로 벌려주는 센싱 동작을 수행한다. 이때, 센싱 동작 시작은, 차지 쉐어링 구간에서의 비트라인과 반전 비트라인의 약 100mV 정도의 전위차(△V)를 가지고 있다가 센싱 시작을 알려주는 제어신호(SAP1,SAP2)에 의해 동작한다.
그러나 코아전압의 레벨이 정상동작시보다 상대적으로 높아져버린 상태에서는, 상기 센싱 시작 전 지연타임이 작아져서 충분한 전위차(△V)를 확보하지 못하게 되고, 이러한 상태에서 센싱 동작이 시작(SAP1,SAP2 신호가 고정되어 있으므로) 되어버리면, 센싱동작을 실패하는 문제점이 발생된다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 코아전압의 레벨을 감지하여, 센싱 동작 시작 시간을 조절하는 메모리소자의 센스앰프제어회로 및 그 제어방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리소자의 센스앰프제어회로는, 액티브 동작구간에서 코아전압 레벨을 검출하여, 레벨 검출신호를 발생하는 레벨 검출수단; 상기 레벨 검출신호에 따라서 지연정도를 달리 제어하여 비트라인 센스앰프의 센싱 시작 시간을 제어하기 위한 펄스신호를 발생하는 제어수단을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리소자의 센스앰프제어회로는, 뱅크액티브신호를 입력하고, 액티브 동작구간에서 코아전압 레벨을 검출하여, 레벨 검출신호를 발생하는 레벨 검출수단; 상기 레벨 검출수단의 레벨 검출신호를 이용하여 지연정도를 달리 제어한 액티브 지연신호를 발생하는 액티브 지연부; 상기 액티브 지연부에서 발생되는 액티브 지연신호를 이용하여 비트라인 센스앰프의 센싱 시작 시간을 제어하는 비트라인센스앰프 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리소자의 센스앰프제어회로는, 뱅크액티브신호를 입력하고, 액티브 동작구간에서 코아전압 레벨을 검출하여, 레벨 검출신호를 발생하는 레벨 검출수단; 상기 레벨 검출수단의 레벨 검출신호를 이용하여 지연정도를 달리 제어한 액티브 지연신호를 발생하는 액티브 지연부; 프리차지 정보를 이용하여 일정 지연된 프리차지 지연신호를 발생하는 프리차지 지연부; 상기 액티브 지연부에서 발생되는 액티브 지연신호를 이용하여 비트라인 센스앰프의 센싱 시작을 제어하고, 상기 프리차지 지연부에서 발생된 프리차지 지연신호 발생시까지 비트라인센스앰프를 인에이블동작을 제어하는 비트라인센스앰프 제어부; 상기 비트라인센스앰프 제어부의 제어하여 비트라인센스앰프를 구동하는 비트라인센스앰프 드라이버를 포함하는 것을 특징으로 한다.
그리고 본 발명에 따른 메모리소자의 센스앰프 제어방법은, 액티브/프리차지 정보를 포함한 뱅크 액티브신호를 일정량만큼 지연하여 제 1 신호를 출력하는 제 1 단계; 액티브 구간동안에 코아전압 레벨을 검출하고, 레벨 검출신호를 발생하는 제 2 단계;
액티브 구간동안에 상기 레벨 검출신호에 따라서 지연정도를 달리 제어한 액티브 지연신호를 발생하는 제 3 단계; 상기 제 1 신호에 포함된 프리차지 정보를 이용하여 일정 지연된 프리차지 지연신호를 발생하는 제 4 단계; 상기 액티브 지연신호에 의해 비트라인 센스앰프의 센싱 시작을 제어하고, 상기 프리차지 지연신호 발생시까지 비트라인 센스앰프를 구동하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 코아전압의 레벨이 높을 때, 충분히 지연시간을 갖은 후에 센싱 시작이 이루어지도록 제어한다. 즉, 본 발명은 코아전압의 레벨이 정상동작시보다 상대적으로 높아져버린 상태에서는, 비트라인(BL,BLB) 사이에 충분한 전위차(△V)를 확보하지 못하게 될 우려가 있기 때문에, 이 경우 센싱 시작 시간 전 지연시간을 충분히 갖도록 조절해준다. 따라서 본 발명은 코아전압의 높아진 레벨로 인하여 센싱동작을 실패하는 문제를 해결하여 제품에 대한 신뢰도를 높이는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 메모리소자의 센스앰프제어회로 및 그 제어방법에 대해서 자세하게 살펴보기로 한다.
도 2는 본 발명의 일 실시예에 따른 메모리소자의 센스앰프제어회로의 블록도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명에 따른 메모리소자의 센스앰프제어회로는, 뱅크 액티브/프리차지 정보를 갖는 제어신호(RACT)를 입력하고, 일정시간 만큼 지연하여 액티브구간 및 프리차지구간 제어를 위한 RACTD신호를 발생하는 뱅크액티브지연부(RACT_DLY :20)와, 상기 뱅크액티브지연부(20)에서 발생하는 RACTD신호를 이 용하여 프리차지 동작과정에서 지연정도를 조절하기 위한 프리차지 지연신호(PCG_P)를 발생하는 프리차지지연부(22)와, 상기 뱅크액티브지연부(10)에서 발생하는 RACTD신호를 이용하여 액티브 동작과정에서 지연정도를 조절하기 위한 액티브 지연신호(ACT_P)를 발생하는 액티브지연부(24)를 포함한다. 특히, 본 발명의 상기 액티브지연부(24)는, 센싱 동작 시작 전 충분한 지연시간을 갖을 수 있도록 제어하기 위해서, 코아전압의 레벨을 검출한 검출신호에 기초해서 지연시간을 조절할 수 있도록 구성되어진다.
따라서 본 발명의 메모리소자 센스앰프제어회로는, 액티브 동작 구간에서, 코아전압의 레벨을 검출하기 위한 코아전압 레벨 비교기(32)와, 상기 코아전압 레벨 비교기(32)에서 검출된 코아전압의 레벨값을 이용해서 상기 액티브지연부(24)의 지연정도를 조절하기 위한 신호(VCORE_trig)를 발생하는 래치부(34)로 구성되는 레벨 검출기(30)를 포함한다.
그리고 본 발명의 메모리소자 센스앰프제어회로는, 상기 프리차지지연부(22)와 액티브지연부(24)에서 발생하는 신호에 기초해서 코아전압보다 높은 전원 발생을 위한 오버 드라이빙 제어신호(SAP1), 그리고 상기 제어신호(SAP1)가 발생된 일정시간 후 코아전압 발생을 위한 노말 드라이빙 제어신호(SAP2), 오버 드라이브 및 노말 드라이브의 구동 제어신호(SAN) 등, 비트라인 센스앰프의 오버 드라이빙 또는 노말 드라이빙 제어를 위한 신호들을 발생하는 비트라인 센스앰프 제어부(26), 상기 비트라인센스앰프 제어부(26)의 발생신호에 의해서 비트라인 센스앰프 전원라인 RTO 및 SB에 구동전압을 인가하기 위한 센스앰프 드라이버(28)를 포함하여 구성된 다.
다음, 도 3은 본 발명의 메모리소자의 센스앰프제어회로에 도시되고 있는 코아전압 레벨 비교기(32)의 상세 구성을 도시하고 있다.
도시하고 있는 바와 같이 본 발명의 일 실시예에 따른 레벨 비교기(32)는, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압으로 구성되는 피드백전압과 기준전압(VREF)(목표 코아전압의 1/2 레벨)을 차동 비교하는 차동 비교부, 코어 전압을 전압 분배하고, 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 피드백전압을 발생하는 피드백전압발생부, 상기 비교부를 동작상태를 인에이블 또는 디스에이블상태로 제어하는 인에이블부를 포함하여 구성되어진다. 그리고 기준전압을 발생하는 기준전압 발생기(50)를 포함한다.
상기 차동 비교부는, 기준전압 발생기(50)에서 출력되는 기준전압(VREF)과 코아전압의 1/2 레벨인 피드백전압(HVCORE)을 이용하여 차동 비교를 수행하는 두개의 NMOS 트랜지스터(N1,N2)로 구성되고, 상기 두개의 트랜지스터(N1,N2)의 소스 단자는 공통노드로 연결되어진다. 따라서 트랜지스터(N1)의 게이트단자에는 기준전압(VREF)이 인가되고, 트랜지스터(N2)의 게이트단자에는 피드백전압(HVCORE)이 인가되어진다.
그리고 상기 트랜지스터(N1)의 드레인단자는 노드(node_a)를 통해 PMOS 트랜지스터(P2)와 직렬 연결되고, 상기 PMOS 트랜지스터(P2)의 소스단자로 외부 전원전 압(VDD)이 인가되어진다. 상기 PMOS 트랜지스터(P2)는 또 하나의 PMOS 트랜지스터(P1)와 전류 미러를 구성하고 있다. 상기 전류 미러는, 노드(node_a,node_d)의 전류를 조절한다.
또한 상기 비교부를 구성하는 상기 트랜지스터(N2)의 드레인단자는 노드(node_b)를 통해서 PMOS 트랜지스터(P3)와 직렬 연결되고, 상기 트랜지스터(P3)의 소스단자로 외부 전원전압(VDD)이 공급되어진다. 상기 PMOS 트랜지스터(P3)는 또 하나의 PMOS 트랜지스터(P4)와 전류 미러를 구성하고 있다. 상기 전류 미러는 노드(node_b,node_c)의 전류를 조절한다.
그리고 상기 PMOS 트랜지스터(P1)와 접지전원 사이에 NMOS 트랜지스터(N4)가 연결되고, 상기 PMOS 트랜지스터(P4)와 접지전원 사이에 NMOS 트랜지스터(N5)가 구성되며, 상기 두개의 NMOS 트랜지스터(N4,N5)도 전류 미러를 구성한다.
상기와 같은 구성으로 이루어진 차동 비교기의 출력(node_c)은, 인버터(42,43)를 통해 코아전압 레벨 검출신호(level_dec)로 출력된다.
상기 인에이블부는, 상기 비교부의 공통노드에 드레인단자를 연결하고, 게이트단자를 통해 입력되는 RACT신호를 공급받으며, 소스단자를 접지전압에 연결하고 있는 NMOS 트랜지스터(N3)로 구성된다. 상기 RACT 신호는, 두개의 인버터(40,41)를 통해서 상기 NMOS 트랜지스터(N3)의 게이트단자에 인가되어진다. 상기 RACT신호는, 액티브신호가 입력되는 액티브구간에서 인에이블상태가 되었다가, 프리차지 명령신호가 입력되면 디스에이블되는 동작신호이다. 따라서 상기 인에이블부는, 상기 RACT 신호가 인에이블 구간동안 동작한다.
또한, 상기 RACT 신호는 인버터(40)를 통해서 NMOS 트랜지스터(N6)의 게이트단자에 인가되어지며, 상기 NMOS 트랜지스터(N6)는, 비교부의 출력노드(node_c)의 신호를 선택적으로 뮤트시키도록 구성되어진다.
상기 피드백전압발생부는 코아전압 출력단(VCORE)과 접지전압 사이에 직렬 연결되고 있는 두개의 NMOS 트랜지스터(N7,N8)로 구성되고, 상기 두개의 트랜지스(N7,N8) 사이에 연결되고 있는 노드에 상기 비교부의 트랜지스터(N2) 게이트단자가 연결되어진다. 상기 두개의 트랜지스터(N7,N8)의 드레인단자와 게이트단자는 연결된 상태를 갖고, 다이오드 특성을 갖는다. 즉, 상기 코아전압이 상기 두개의 트랜지스터(N7,N8)에 의해서 분압된 형태를 갖게 되고, 이렇게 분압된 코아전압이 상기 비교부의 트랜지스터(N2)를 턴 온 시키게 되는 형태를 갖게 된다. 상기 트랜지스터(N7,N8)는, 특성과 크기가 같은 것으로 구성된다.
다음은 상기 구성으로 이루어진 본 발명의 일 실시예에 따른 코아전압 레벨 비교기 동작과정을 살펴보기로 한다.
코아전압 레벨 비교기(32)는, 액티브신호에 의해 인에이블(하이레벨) 되고 프리차지 명령이 들어오면 디스에이블(로우레벨) 되는 RACT신호에 의해 동작을 시작하게 된다. 따라서 상기 RACT 신호가 하이레벨일 때, 상기 하이레벨 신호가 NMOS 트랜지스터(N3)의 게이트단자에 인가되어, 상기 NMOS 트랜지스터(N3)를 턴 온 상태로 제어하면서 차동 비교기의 동작이 시작된다.
이와 함께 NMOS 트랜지스터(N6)의 게이트단자에 RACT신호를 인버팅한 로우신호가 인가되어, 트랜지스터(N6)는 턴 오프 상태로 제어되고, 따라서 차동 비교기의 출력신호(node_c)는 상기 트랜지스터(N6)의 동작 영향을 받지않고, 정상적으로 출력이 가능하게 된다.
이와 같이 상기 RACT신호가 인에이블 상태일 때, 차동 비교부는, 실제 코아 영역에서 사용되고 있는 코아전압을 트랜지스터(N7,N8)에 의해 전압 분배하여 VCORE/2의 레벨을 갖는 피드백전압(HFVCORE)을 형성한다. 그리고 상기 피드백전압을 기준전압(VREF)과 비교한다. 상기 기준전압도, 1/2 코아전압 레벨을 갖도록 구성되어, 실제 코아 영역에서 사용되는 코아전압과의 비교를 위한 기준으로 사용된다.
상기 기준전압과 피드백전압의 레벨이 같으면, 트랜지스터(N1,N2)에 흐르는 전류의 양은 동일하며, 이에 따라서 차동 비교기의 노드(node_a)와 노드(node_b)의 전위는 같아진다. 이 경우, PMOS 트랜지스터(P4)와 NMOS트랜지스터(N5)의 크기 및 모스 특성을 달리하여, 동일 레벨에서는 노드(node_c)의 레벨이 로우 레벨을 유지하도록 구성한다. 따라서 기준전압과 피드백전압의 레벨이 같으면, 노드(node_c)의 전위가 로우레벨을 갖는다. 즉, 레벨 검출신호(level_dec)는 로우신호가 된다.
또한, 상기 피드백 전압이 기준전압보다 낮은 레벨을 갖으면, 차동 비교기의 트랜지스터(N2)의 전류(Ids)가 트랜지스터(N1) 보다 감소하여 노드(node_b)의 레벨 이 노드(node_a) 보다 높아진다. 이때 PMOS 트랜지스터(P4)의 동작 특성은, 상기 기준전압과 피드백전압의 레벨이 같은 경우와 비교해서 상대적으로 낮은 상태가 된다. 그리고 상기 PMOS 트랜지스터(P4)와 접지전원 사이에 연결되고 있는 NMOS 트랜지스터(N5)의 동작특성은 상대적으로 높은 상태가 된다(node_b의 레벨이 높을 때, node_a의 레벨이 낮고, node_d의 레벨이 높아져서 이 신호를 게이트단자로 입력하는 NMOS 트랜지스터(N5)의 동작 특성은 상대적으로 높은 상태가 된다). 따라서 공급전원(VDD)에서의 공급양보다, 접지전원으로의 공급양이 상대적으로 많아지게되면서 노드(node_c)의 레벨은 로우레벨상태가 된다. 즉, 레벨 검출신호(level_dec)는 로우신호가 된다.
그러나 상기 피드백 전압이 기준전압보다 높은 레벨을 갖으면, 차동 비교기의 NMOS 트랜지스터(N2)의 전류(Ids)가 트랜지스터(N1) 보다 증가하여 노드(node_b)의 레벨이 노드(node_a) 보다 낮아진다. 상기 노드(node_b)의 낮아진 전위는, PMOS 트랜지스터(P4)의 동작 특성을 상대적으로 높게 하여, 공급전원에서의 공급량이 증가하게 된다. 이에 따라 노드(node_c)의 레벨이 올라가고, 검출신호(level_dec)는 하이신호를 발생한다.
즉, 피드백전압 레벨이 기준전압보다 높을 때, 레벨 검출신호(level_dec)는 도 7에 도시하고 있는 바와 같이 하이 상태가 되고, 반대로 피드백전압 레벨이 기준전압과 같거나 낮을 때 검출 레벨신호는 로우 상태가 된다.
다음, 도 4는 본 발명의 일 실시예에 따른 메모리소자 센스앰프제어회로에 도시된 래치부(34)의 상세 구성도이다.
래치부는, 코아전압의 레벨을 검출한 검출신호(level_dec)와 액티브 구간에서 인에이블상태를 갖는 RACT신호를 일정시간 지연시킨 RACTD 신호를 이용해서 액티브 지연시간의 지연정도를 조절하기 위한 신호(VCORE_trig)를 발생한다.
즉, 래치부(34)는 도시하고 있는 바와 같이, RACTD신호를 반전하는 인버터(44), 상기 RACT신호와 반전된 RACTD신호에 의해서 온/오프 제어되어 상기 코아전압의 레벨을 검출한 검출신호를 출력하는 트랜스미션 게이트(70), 상기 트랜스미션 게이트(70)의 출력을 래치하는 래치(45,46), 상기 래치의 출력을 반전시키는 인버터(47), 상기 인버터의 출력과 상기 RACTD 신호를 낸드 연산하는 낸드게이트(60), 상기 낸드게이트의 출력을 반전하여 신호(VCORE_trig)를 출력하는 인버터(48)를 포함한다.
상기 구성에 따르면, 래치부(34)는, 코아전압 레벨 비교기(32)의 검출신호와, RACTD 신호를 이용해서 신호(VCORE_trig)를 발생한다.
상기 RACTD 신호는, 뱅크 액티브신호인 RACT 신호를 일정 양만큼 지연시킨 신호이다.
그리고 RACT 신호에 의해 비교를 시작하여 만들어진 레벨 검출신호(level_dec)는(도 3 참조), 상기 RACTD 신호보다 먼저 트랜스미션 게이트(70)에 도달한다.
상기 트랜스미션 게이트(70)는, 상기 RACTD 신호가 디스에이블상태(로우레벨 상태)일 때, 턴 온 상태를 유지하고 있다가 인에이블되는 순간(하이레벨상태로 전환되는 순간), 턴 오프 상태로 전환된다. 상기 트랜스미션 게이트(70)의 온/오프 제어로, 상기 트랜스미션 게이트(70)를 통과한 레벨 검출신호는, 래치된다.
상기 래치를 통과한 신호는 인버터(47)를 경유해 낸드게이트(60)에 입력되고, 상기 낸드게이트(60)는 상기 래치를 통과한 신호를 RACTD 신호에 동기시켜서 출력한다.
따라서 프리차지 구간일 때, RACTD 신호는 디스에이블상태 이고, 로우레벨을 갖으므로, 상기 낸드게이트(60)에 입력되는 레벨 검출신호가 어떤 상태를 갖더라도 상기 래치부(34)의 출력신호(VCORE_trig)는 무조건 로우상태가 된다.
그러나 액티브 구간일 때, 상기 RACTD 신호는 인에이블상태이고, 하이레벨을 갖으므로, 상기 낸드게이트(60)에 입력되는 레벨 검출신호의 값에 따라서 상기 래치부(34)의 출력신호(VCORE_trig)가 바뀌게 된다.
그러므로 액티브 구간에서, 상기 레벨 검출신호가 로우상태이면 출력신호(VCORE_trig)는 로우신호를 갖고, 상기 레벨 검출신호가 하이상태이면 출력신호(VCORE_trig)도 하이신호를 갖는다. 즉, 피드백전압이 기준전압과 같거나 낮을 때는, 출력신호(VCORE_trig)가 로우레벨을 갖으며, 피드백전압이 기준전압보다 높을 때는 출력신호(VCORE_trig)가 하이레벨을 갖는다.
다음, 도 5는 본 발명에 따른 메모리소자 센스앰프제어회로에 도시된 액티브 지연부(24)의 상세 구성도이다.
본 발명의 액티브 지연부(24)는, 액티브 동작 구간에서 지연 정도를 조절하기 위한 구성이다. 따라서 상기 액티브 지연부(24)는, 액티브 동작 구간에 따른 RACTD 신호와, 상기 래치부(34)의 출력신호(VCORE_trig)를 이용하여, 지연정도를 조절한다.
상기 액티브 지연부(24)는, 종래 액티브 지연부에서와 같이, RACTD 신호를 입력하고 최소한의 지연값을 갖도록 구성된 디폴트 지연부(52)와, 상기 래치부(34)의 출력신호(VCORE_trig)를 반전하는 인버터(49), 상기 인버터(49)의 출력과 상기 디폴트 지연부(52)의 출력을 낸드 연산하는 낸드 게이트(61), 상기 디폴트 지연부(52)의 출력과 상기 래치부(34)의 출력신호(VCORE_trig)를 낸드 연산하는 낸드 게이트(62), 그리고 상기 낸드게이트(62)의 출력을 소정시간만큼 지연시키는 지연부(54), 상기 지연부(54)의 출력과 상기 낸드게이트(61)의 출력을 연산하는 낸드게이트(63), 그리고 상기 낸드게이트(63)의 출력신호에 기초해서 펄스를 발생하는 펄스발생기(56)를 포함하여 구성된다.
상기 구성에 따르면 액티브 지연부(24)는 다음과 같이 동작되어진다.
우선, 코아전압의 레벨이 목표레벨과 같거나 낮을 때는, 상기 래치부(34)의 출력신호(VCORE_trig)가 로우상태를 갖는다(도 4 참조). 이때, 상기 래치부(34)의 출력신호는 액티브 지연부(24)에 아무런 영향을 주지 않는다.
즉, 래치부(34)의 로우레벨 출력신호가, 인버터(49)에 의해 하이신호로 반전 되어 낸드게이트(61)에 입력되므로, 상기 낸드게이트(61)는 상기 래치부(34)의 출력신호의 영향을 받지 않는다. 마찬가지로 래치부(34)의 로우레벨 출력신호가 낸드게이트(62)에 입력되면, 낸드게이트(62)는 하이신호를 출력하고, 이 신호가 지연부(54)를 통과하여 낸드게이트(63)에 입력되므로, 상기 낸드게이트(63)는 상기 래치부(34)의 출력신호의 영향을 받지 않는다. 따라서 낸드게이트(63)는, 디폴트 지연부(52)에 의해서 한번의 지연과정을 통과한 신호를 발생한다.
따라서 RACTD 신호를 입력하고 최소한의 지연값을 갖도록 구성된 디폴트 지연부(52)의 출력신호가 낸드게이트(61)를 경유하고, 낸드게이트(63)에서 딜레이 추가 없이 출력된다. 펄스발생기(56)는 종래와 동일하게 액티브 지연신호(ACT_P)라는 펄스를 생성한다.
다음, 코아전압의 레벨이 목표레벨보다 높을 때는, 상기 래치부(34)의 출력신호(VCORE_trig)가 하이상태를 갖는다(도 4 참조).
이때, 래치부(34)의 하이레벨 출력신호가, 인버터(49)에 의해 로우신호로 반전되어 낸드게이트(61)에 입력되므로, 상기 낸드게이트(61)는 하이신호를 출력한다. 그리고 낸드게이트(63)에 입력되나, 하이레벨 상태를 갖으므로 상기 낸드게이트(63)의 출력에 영향을 미치지 않는다.
그러나 래치부(34)의 하이레벨 출력신호와, 디폴트 지연부(52)의 출력신호가 낸드게이트(62)에 입력되면, 낸드게이트(62)는 디폴트 지연부(52)의 신호를 출력한다. 이 신호가 지연부(54)를 통과하면서 상기 지연부(54)에서 설정된 만큼 더 지 연되어 낸드게이트(63)에 입력된다. 따라서 낸드게이트(63)는, 디폴트 지연부(52)와 지연부(54)에 의해서 두번의 지연과정을 통과한 신호를 발생한다.
따라서 RACTD 신호를 입력하고 최소한의 지연값을 갖도록 구성된 디폴트 지연부(52)의 출력신호가 낸드게이트(62)와, 지연부(54)를 경유하면서, 추가적으로 지연되어 낸드게이트(63)를 출력한다. 펄스발생기(56)는 상기 낸드게이트(63)에서 추가적으로 지연된 신호가 출력되면, 액티브 지연신호(ACT_P)라는 펄스를 생성한다.
즉, 코아전압의 레벨이 목표레벨값과 같거나 낮을 때는, 디폴트 지연값만큼 지연된 액티브 지연신호가 출력되어 비트라인(BL,BLB)의 센싱 동작이 실행된다. 그러나 코아전압의 레벨이 목표레벨보다 높을 때는, 디폴트 지연값에 소정만큼의 지연정도가 더 추가되어 액티브 지연신호가 출력되도록 제어하므로서, 비트라인의 센싱동작 전 충분한 지연시간을 갖도록 조절된다.
다음, 도 6은 본 발명에 따른 메모리소자의 센스앰프제어회로에서 비트라인센스앰프 드라이버(28)의 상세 구성을 도시하고 있다.
도시하고 있는 바와 같이 드라이버(28)는, 비트라인 센스앰프 어레이에 구성된 비트라인 센스앰프(P5,P6,N15,N16)를 구동하기 위하여 RTO 전원을 공급하는데, 상기 RTO 전원은, 정상동작시에는 신호(SAP2)에 의해 NMOS 트랜지스터(N10)가 구동되면서 코아전압(VCORE) 레벨을 갖는다. 그러나 초기 동작시에 센싱 동작을 빨리 할 수 있도록 신호(SAP1)에 의해 NMOS 트랜지스터(N9)가 구동되어 코아전압 레벨보다 높은 전원인 VDD를 공급받고 있다. 그리고 NMOS 트랜지스터(N11~N13)의 구성은 비트라인센스앰프의 프리차지 동작을 위한 프리차지부를 나타내며, 신호(SAN)는 프리차지부 및 공급전원 구동부의 전류통로를 개폐하는 NMOS 트랜지스터(N14)의 동작제어를 위한 제어신호이다.
다음, 도 7은 본 발명의 일 실시예에 따른 메모리소자의 센스앰프제어회로에서 각 부의 동작 타이밍도를 나타내고 있다. 상기 동작 타이밍도를 참조해서 도 2에 도시되고 있는 본 발명에 따른 메모리소자 센스앰프제어회로의 전체적인 동작관계를 살펴보기로 한다.
액티브 구간에서 뱅크 액티브(Bank Active)/프리차지(Precharge) 정보를 가지는 제어신호(RACT)가 활성화된다. 상기 RACT 신호는 뱅크액티브지연부(20)에 입력되어 일정량만큼 지연되어 RACTD 신호로 출력된다. 또한 상기 RACT 신호는 레벨 검출기(30)에 입력된다.
상기 레벨 검출기(30)에 입력된 RACT 신호는, 코아전압 레벨 비교기(32)가 액티브 구간에서 코아전압의 레벨을 검출하여 출력할 수 있도록 제어한다. 즉, 코아전압 레벨 비교기(32)는, 상기 RACT 신호가 인에이블 상태일 때, 실제 코아전압단의 레벨을 기준전압과 비교하여 코아전압의 레벨을 검출한다.
상기 코아전압의 레벨이 기준전압보다 높을 때는, 레벨 검출신호(level_dec) 가 하이레벨상태를 갖게 되고, 코아전압의 레벨이 기준전압보다 낮거나 같을 때는, 레벨 검출신호(level_dec)가 로우레벨을 갖게 된다.
상기 코아전압 레벨 비교기(32)에서 출력되는 코아전압 레벨 검출신호는, 래치부(34)에 입력된다. 상기 래치부(34)는, 상기 RACTD 신호가 인에이블 된 상태에서 상기 레벨 검출신호(level_dec)가 로우레벨이면, 로우신호(VCORE_trig)를 출력한다. 반대로 상기 래치부(34)는, 상기 RACTD신호가 인에이블 된 상태에서 상기 레벨 검출신호(level_dec)가 하이레벨이면 하이신호(VCORE_trig)를 출력한다.
따라서 피드백 코아전압이 기준전압보다 같거나 낮을 때는 VCORE_trig 신호가 로우 레벨을 갖으며, 피드백 코아전압이 기준전압보다 높을 때는 VCORE_trig 신호가 하이 레벨을 갖는다.
상기 래치부(34)의 출력신호(VCORE_trig )는, 액티브 지연부(24)에 입력된다. 상기 액티브 지연부(24)는, 상기 래치부의 출력신호에 기초해서 RACTD 신호를 일정량만큼 지연한 후, 펄스신호를 발생한다.
즉, 상기 래치부(34)에서 출력되는 VCORE_trig 신호가 로우레벨을 갖을 때, 액티브 지연부(24)는 디폴트 지연부(52)에서 설정된 양만큼 RACTD 신호를 지연하고, 펄스신호를 발생한다. 그러나 상기 래치부(34)에서 출력되는 VCORE_trig 신호가 하이레벨을 갖을 때, 액티브 지연부(24)는 디폴트 지연부(52)에서 설정된 양만큼 RACTD 신호를 지연하고, 다시 지연부(54)에서 설정된 양만큼 지연시킨후, 펄스 신호를 발생한다
따라서 피드백 코아전압이 기준전압보다 같거나 낮을 때는 디폴트 지연부만큼 지연된 후에 액티브 지연부(24)에서 펄스신호가 발생되고, 피드백 코아전압이 기준전압보다 높을 때는 디폴트 지연부와 추가로 지연부 만큼 지연된 후에 액티브 지연부(24)에서 펄스신호가 발생된다.
그리고 비트라인 센스앰프 제어부(26)는, 프리차지 지연부(22), 액티브지연부(24)에서 발생되는 액티브 지연신호, 프리차지 지연신호에 따라서 비트라인 센스앰프의 구동을 제어한다.
즉, 액티브신호가 활성화되면, 비트라인 센스앰프를 활성화상태(SAN신호 하이레벨)로 제어한다. 그리고 상기 비트라인 센스앰프 제어부(26)는, 액티브신호를 일정량 시간만큼 지연시킨 액티브지연신호(ACT_P)가 입력되면, 오버 드라이빙 제어신호(SAP1)를 일정시간동안 활성화시킨다.
비트라인 센스앰프 드라이버(28)는, 상기 오버 드라이빙 제어신호(SAP1)가 활성화상태를 갖는 동안 비트센스앰프 전원라인 RTO(SB)에 외부전압이 인가되도록 한다. 이때 인가된 외부전압은 통상의 코아전압보다 높은 전압레벨을 갖는다. 따라서 비트라인 쌍(BL,BLb)에 인가된 메모리 셀의 데이터가 보다 빠르게 감지 및 증폭이 이루어진다.
그리고 비트라인쌍의 전압레벨이 일정이상 확보되면, 비트라인 센스앰프 제어부(26)는, 오버드라이빙 제어신호(SAP1)를 비활성화시키고 노말드라이빙 제어신 호(SAP2)를 활성화시킨다. 따라서 BLSA 전원라인 RTO(SB)에는 코아전압(VCORE)이 인가되어진다.
이후, 메모리소자의 센스앰프제어회로는 프리차지 신호(PCG)가 활성화되면, 비트라인 센스앰프를 비활성화상태(SAN신호 로우레벨)로 제어한다. 상기 프리차지 신호가 프리차지 지연부(22)에서 정해진 만큼 지연되어 출력되고, 비트라인 센스앰프 제어부(26)는 프리차지 지연신호(PCG_P)가 입력되면, 이에 응답하여 노말드라이빙 제어신호(SAP2)를 비활성화시킨다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 코아전압의 레벨에 따라서 비트라인 센스앰프의 센싱 시작 시간을 가변 제어하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 메모리소자의 센스앰프제어회로를 나타내는 블록도.
도 2는 본 발명에 따른 메모리소자의 센스앰프제어회로를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 따른 코아전압 레벨 비교기의 상세 구성도.
도 4는 본 발명의 일 실시예에 따른 래치부의 상세 구성도.
도 5는 본 발명의 일 실시예에 따른 액티브 지연부의 상세 구성도.
도 6은 본 발명의 일 실시예에 따른 비트라인 센스앰프 드라이버의 상세 구성도.
도 7은 본 발명의 메모리소자의 센스앰프 제어 과정에 따른 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 ; 뱅크 액티브지연부 22 ; 프리차지 지연부
24 ; 액티브 지연부 26 : 비트라인 센스앰프 제어부
28 : 비트라인 센스앰프 드라이버 30 ; 레벨 검출기
32 ; 코아전압 레벨 비교기 34 : 래치부

Claims (22)

  1. 뱅크액티브신호가 활성화되는 구간에서 코아전압 레벨을 검출하여, 레벨 검출신호를 발생하는 레벨 검출수단;
    상기 레벨 검출신호에 따라서 지연정도를 달리 제어하여 비트라인 센스앰프의 센싱 시작 시간을 제어하기 위한 펄스신호를 발생하는 제어수단을 포함하는 것을 특징으로 하는 메모리소자의 센스앰프제어회로.
  2. 제 1 항에 있어서,
    상기 레벨 검출수단은, 뱅크액티브신호를 입력하고, 상기 뱅크액티브신호가 활성화되는 액티브 동작 구간에서 코아전압 레벨을 검출하고 레벨 검출신호를 발생하는 코아전압 레벨 비교기;
    뱅크액티브 동작신호가 활성화되는 구간에서 상기 레벨 검출신호를 래치시켜서 출력하는 래치부를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  3. 제 2 항에 있어서,
    상기 제어수단은, 뱅크액티브/프리차지 정보를 포함한 신호를 일정량만큼 지연하여 출력하는 뱅크액티브지연부;
    상기 뱅크액티브지연부의 출력신호에서 프리차지 정보를 이용하여 일정 지연된 프리차지 지연신호를 발생하는 프리차지 지연부;
    상기 뱅크액티브지연부의 출력신호에서 뱅크액티브 정보와, 상기 레벨 검출수단의 레벨 검출신호를 이용하여 지연정도를 달리 제어한 액티브 지연신호를 발생하는 액티브 지연부를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  4. 제 3 항에 있어서,
    상기 액티브 지연부에서 발생된 액티브 지연신호에 의해 비트라인센스앰프의 센싱 시작을 제어하고, 상기 프리차지 지연부에서 발생된 프리차지 지연신호 발생시까지 상기 비트라인센스앰프를 인에이블시키는 비트라인센스앰프 제어부;
    상기 비트라인센스앰프 제어부의 제어하여 비트라인센스앰프를 구동하는 비트라인센스앰프 드라이버를 더 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  5. 뱅크액티브신호를 입력하고, 뱅크액티브 신호가 활성화되는 구간에서 코아전압 레벨을 검출하여, 레벨 검출신호를 발생하는 레벨 검출수단;
    상기 레벨 검출수단의 레벨 검출신호를 이용하여 지연정도를 달리 제어한 액티브 지연신호를 발생하는 액티브 지연부;
    상기 액티브 지연부에서 발생되는 액티브 지연신호를 이용하여 비트라인 센스앰프의 센싱 시작 시간을 제어하는 비트라인센스앰프 제어부를 포함하는 것을 특징으로 하는 메모리소자의 센스앰프제어회로.
  6. 제 5 항에 있어서,
    상기 레벨 검출수단은, 뱅크액티브신호가 활성화되는 액티브 동작 구간에서 코아전압 레벨을 검출하고 레벨 검출신호를 발생하는 코아전압 레벨 비교기;
    액티브 동작신호의 구간에서 상기 레벨 검출신호를 래치시켜서 출력하는 래치부를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  7. 제 6 항에 있어서,
    프리차지 정보를 이용하여 일정 지연된 프리차지 지연신호를 발생하는 프리차지 지연부를 더 포함하고,
    상기 비트라인센스앰프 제어부는, 상기 프리차지 지연부에서 발생된 프리차지 지연신호 발생시까지 상기 비트라인센스앰프의 센싱동작을 제어하는 것을 특징으로 하는 메모리소자의 센스앰프제어회로.
  8. 뱅크액티브신호를 입력하고, 뱅크액티브신호가 활성화되는 구간에서 코아전압 레벨을 검출하여, 레벨 검출신호를 발생하는 레벨 검출수단;
    상기 레벨 검출수단의 레벨 검출신호를 이용하여 지연정도를 달리 제어한 액티브 지연신호를 발생하는 액티브 지연부;
    프리차지 정보를 이용하여 일정 지연된 프리차지 지연신호를 발생하는 프리차지 지연부;
    상기 액티브 지연부에서 발생되는 액티브 지연신호를 이용하여 비트라인 센스앰프의 센싱 시작을 제어하고, 상기 프리차지 지연부에서 발생된 프리차지 지연신호 발생시까지 비트라인센스앰프를 인에이블동작을 제어하는 비트라인센스앰프 제어부;
    상기 비트라인센스앰프 제어부의 제어하여 비트라인센스앰프를 구동하는 비트라인센스앰프 드라이버를 포함하는 것을 특징으로 하는 메모리소자의 센스앰프제어회로.
  9. 제 8 항에 있어서,
    상기 레벨 검출수단은, 뱅크액티브신호가 활성화되는 액티브 동작 구간에서 코아전압 레벨을 검출하고 레벨 검출신호를 발생하는 코아전압 레벨 비교기;
    액티브 동작신호의 구간에서 상기 레벨 검출신호를 래치시켜서 출력하는 래치부를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  10. 제 2 항에 있어서,
    상기 코아전압 레벨 비교기는, 코아전압을 기준전압과 비교하고, 코아전압이 기준전압보다 높을 때, 코아전압 레벨 검출신호를 인에이블상태로 출력하기 위한 차동 비교기로 구성되는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  11. 제 2 항에 있어서,
    상기 코아전압 레벨 비교기는, 코아전압을 기준전압과 비교하고, 코아전압이 기준전압 보다 낮거나 같을 때, 코아전압 레벨 검출신호를 디스에이블상태로 출력하기 위한 차동 비교기로 구성되는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  12. 제 2 항에 있어서,
    상기 래치부는, 코아전압 레벨 검출신호를 스위칭하는 스위칭소자;
    상기 스위칭소자를 통과한 코아전압 레벨 검출시키는 래치시키는 래치;
    상기 래치의 출력을 반전하는 인버터;
    상기 지연된 뱅크액티브 동작 구간동안 상기 인버터의 신호를 출력하는 낸드게이트를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  13. 제 1 항에 있어서,
    상기 레벨 검출수단은, 코아전압을 기준전압과 비교하고, 코아전압이 기준전압보다 높을 때, 코아전압 레벨 검출신호를 인에이블상태로 출력하기 위한 비교기로 구성되는 것을 특징으로 하는 메모리소자의 센스앰프제어회로.
  14. 제 1 항에 있어서,
    상기 레벨 검출수단은, 코아전압을 기준전압과 비교하고, 코아전압이 기준전압 보다 낮거나 같을 때, 코아전압 레벨 검출신호를 디스에이블상태로 출력하기 위한 비교기로 구성되는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  15. 제 5 항에 있어서,
    상기 액티브 지연부는, 코아전압이 목표레벨보다 낮거나 같을 때 발생되는 제 1 레벨 검출신호에 의해서 선택되는 제 1 지연수단;
    코아전압이 목표레벨보다 높을 때 발생된 제 2 레벨 검출신호에 의해서 선택되는 제 2 지연수단을 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  16. 제 15 항에 있어서,
    상기 제 2 지연수단은, 제 1 지연수단보다 상대적으로 긴 지연시간으로 설정되는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  17. 제 16 항에 있어서,
    상기 제 2 지연수단은, 제 1 지연수단의 출력을 소정만큼 더 지연시키는 지연부를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  18. 제 15 항에 있어서,
    상기 비트라인센스앰프 제어부는, 상기 제 1 지연수단 또는 제 2 지연수단의 출력신호에 기초하여 펄스신호를 발생하는 펄스발생기를 더 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  19. 제 8 항에 있어서,
    상기 액티브 지연부는, 액티브 신호를 소정만큼 지연하여 출력하는 제 1 지연부;
    상기 제 1 지연부의 출력을 입력하고, 소정만큼 지연하여 출력하는 제 2 지연부;
    코아전압이 목표레벨보다 낮거나 같을 때 발생된 제 1 레벨 검출신호에 의해서 상기 제 1 지연부의 신호가 출력되도록 스위칭하는 제 1 스위칭소자;
    코아전압이 목표레벨보다 높을 때 발생된 제 2 레벨 검출신호에 의해서 상기 제 2 지연부의 신호가 출력되도록 스위칭하는 제 2 스위칭소자를 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  20. 제 19 항에 있어서,
    상기 액티브 지연부는, 상기 제 1,2 스위칭소자의 출력에 기초하여 펄스신호를 발생하는 펄스발생기를 더 포함하는 것을 특징으로 하는 메모리소자 센스앰프제어회로.
  21. 액티브/프리차지 정보를 포함한 뱅크 액티브신호를 일정량만큼 지연하여 제 1 신호를 출력하는 제 1 단계;
    상기 뱅크 액티브신호가 활성화되는 구간동안에 코아전압 레벨을 검출하고, 레벨 검출신호를 발생하는 제 2 단계;
    상기 뱅크 액티브신호가 활성화되는 구간동안에 상기 레벨 검출신호에 따라서 지연정도를 달리 제어한 액티브 지연신호를 발생하는 제 3 단계;
    상기 제 1 신호에 포함된 프리차지 정보를 이용하여 일정 지연된 프리차지 지연신호를 발생하는 제 4 단계;
    상기 액티브 지연신호에 의해 비트라인센스앰프의 센싱 시작을 제어하고, 상기 프리차지 지연신호 발생시까지 비트라인센스앰프를 구동하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리소자의 구동방법.
  22. 제 21 항에 있어서,
    상기 제 3 단계는, 코아전압의 목표레벨보다 높을 때 검출되는 레벨 검출신호에 의해서 제 1 지연시간만큼 지연된 액티브 지연신호를 발생하는 제 1 액티브 지연신호 발생단계;
    코아전압의 목표레벨보다 낮거나 같을때 검출되는 레벨 검출신호에 의해서 제 2 지연시간만큼 지연된 액티브 지연신호를 발생하는 제 2 액티브 지연신호 발생단계를 포함하여 이루어지는 것을 특징으로 하는 메모리소자의 구동방법.
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Publication number Priority date Publication date Assignee Title
US8837193B2 (en) 2012-12-28 2014-09-16 SK Hynix Inc. Memory
US9208834B2 (en) 2012-04-23 2015-12-08 SK Hynix Inc. Latch circuit, nonvolatile memory device and integrated circuit

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043731B1 (ko) * 2008-12-30 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
JP2011023076A (ja) * 2009-07-16 2011-02-03 Toshiba Corp 半導体記憶装置及びその制御方法
KR101143442B1 (ko) * 2009-09-30 2012-05-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 테스트 방법
KR101053532B1 (ko) * 2009-09-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
KR101895420B1 (ko) 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
KR20160046135A (ko) * 2014-10-20 2016-04-28 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR102468819B1 (ko) * 2016-08-25 2022-11-21 에스케이하이닉스 주식회사 전압 공급 회로, 반도체 메모리 장치 및 그의 동작 방법
US11361819B2 (en) * 2017-12-14 2022-06-14 Advanced Micro Devices, Inc. Staged bitline precharge
KR20210120237A (ko) * 2020-03-26 2021-10-07 에스케이하이닉스 주식회사 신호 생성기 및 이를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057717A (ko) * 1997-12-30 1999-07-15 윤종용 내부 전원을 사용하는 주변 회로를 구비한 반도체 메모리장치
KR20020055160A (ko) * 2000-12-28 2002-07-08 박종섭 비트라인 센싱 개시 타이밍 조절장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195900A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
KR100845776B1 (ko) * 2006-11-23 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 센스앰프 제어회로 및 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057717A (ko) * 1997-12-30 1999-07-15 윤종용 내부 전원을 사용하는 주변 회로를 구비한 반도체 메모리장치
KR20020055160A (ko) * 2000-12-28 2002-07-08 박종섭 비트라인 센싱 개시 타이밍 조절장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9208834B2 (en) 2012-04-23 2015-12-08 SK Hynix Inc. Latch circuit, nonvolatile memory device and integrated circuit
US8837193B2 (en) 2012-12-28 2014-09-16 SK Hynix Inc. Memory

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