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KR100960739B1 - 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법 - Google Patents

열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법 Download PDF

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KR100960739B1
KR100960739B1 KR1020000007726A KR20000007726A KR100960739B1 KR 100960739 B1 KR100960739 B1 KR 100960739B1 KR 1020000007726 A KR1020000007726 A KR 1020000007726A KR 20000007726 A KR20000007726 A KR 20000007726A KR 100960739 B1 KR100960739 B1 KR 100960739B1
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KR
South Korea
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chip
film
semiconductor device
thermal contact
thermal
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KR1020000007726A
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KR20000071354A (ko
Inventor
카터주니어.버포드에이취.
데이비스데니스디.
키데이비드알.
존슨리차드이.
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
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Publication date
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Abstract

제1 및 제2 표면을 가지는 칩 장착부를 포함하는 열 도전 막; 상기 제1 표면에 부착된 집적 회로 칩; 및 상기 제 2 표면이 노출되어 남도록 상기 칩 및 상기 제1 표면 주위에 몰딩된 밀봉재의 바디를 포함하고, 상기 제2 표면은 열 접촉을 형성하기 위한 수단을 포함하여, 상기 칩으로부터 열 에너지를 방산하는 경로를 생성하는 반도체 디바이스가 개시된다. 열 접촉용 상기 수단은 히트 싱크에 직접적 열 부착에 적합한 상기 제2 표면의 구조를 포함한다. 또 다른 방법으로, 열 접촉용 상기 수단은 칩과 히트 싱크 사이에 솔더 볼을 포함하는 열 부착에 적합한 상기 제2 표면의 구조를 포함한다.
열 접촉, 열 부착, 밀봉재, 히트 싱크, 솔더 볼, 몰딩

Description

열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그 제조 방법{THERMALLY ENHANCED SEMICONDUCTOR BALL GRID ARRAY DEVICE AND METHOD OF FABRICATION}
도 1은 본 발명의 제1 실시예의 간략한 개요 단면도.
도 2는 본 발명의 제2 실시예의 간략한 개요 단면도.
도 3은 본 발명의 제3 실시예의 간략한 개요 단면도.
도 4는 본 발명의 제4 실시예의 간략한 개요 단면도.
도 5a내지 5c는 본 발명에 따른 디바이스를 형성하는 공정을 도시한 몰드의 캐비티(cavity)를 절단한 간략한 개요 단면도.
도 5d는 본 발명의 공정에 의해 제조된 디바이스를 통한 간략한 개요 단면도.
도 6a, 6b 및 6c는 본 발명의 제5 실시예에 따른 볼 그리드 어레이-타입 디바이스를 도시한 간략한 도.
도 6a는 볼 그리드 어레이 디바이스의 평면도.
도 6b는 볼 그리드 어레이 디바이스의 간략한 단면도.
도 6c는 볼 그리드 어레이 디바이스의 간략한 저면도.
도 7은 본 발명의 제6 실시예의 간략한 개요 단면도.
도 8a 및 8b는 본 발명의 제7 실시예에 따른 어셈블리를 도시한 간략한 도.
도 8a는 어셈블리의 간략한 평면도.
도 8b는 어셈블리의 개요 단면도.
<도면의 주요 부분에 대한 설명>
101 : 밀봉재
102 : IC 칩
107 : 디프레션
108 : 열 전기 도전막
114 : 와이어 본드
115 : 솔더 볼
본 발명은 통상적으로 반도체 디바이스 및 공정 분야에 관한 것으로, 특히 볼 그리드 어레이(ball grid array) 및 칩 스케일 패키지(chip scale package)의 열적으로 향상된 구조(thermally enhanced configuration) 및 열 도전 박막을 사용하여 이러한 구조를 제조하는 방법에 관한 것이다.
18개월마다 그 제품들의 기능적 복잡성(complexity)을 두 배로 늘리는 반도체 기술[무어의 "법칙"(Moore's "law")] 동향은 지난 30년간 산업사회에서 우위를 차지해 온 이래로 오늘날까지 여전히 효력이 있으며, 여러가지 내재된 결과를 가지 고 있다. 첫째, 제품의 기능이 두 배로 증가하면서 그 제품의 비용이 약간 증가하도록 각 복잡성이 증가될 때마다 기능 단위당 비용은 감소해야 한다. 둘째, 패키지 크기를 일정하게 유지시키면서, 칩 부품의 외형적 크기를 줄여서 제품의 복잡성 증가를 주로 얻어야 한다. 바람직하게는, 심지어 패키지를 줄여야 한다. 셋째, 기능적 복잡성의 증가만큼 그 제품의 신뢰도의 증가도 병행되어야만 한다. 넷째, 그러나 가장 유연한 제품을 어플리케이션에 제공하면서 복잡성의 목표에 도달해 시장의 선두에 위치하게된 사람들에게는 가장 좋은 재정적인 이익 보상이 제공된다.
플라스틱 볼 그리드 어레이(Plastic ball grid array)(BGA) 및 칩-스케일 패키지(chip scale package)(CSP)는 최근 몇 년간 매우 인기 있었던 반면, 이들은 많은 결점으로 인해 무어의 법칙 쪽으로의 추세에 전적으로 참여하는데 한계가 있었다. 플라스틱 재료의 높은 함유량 및 고정된 제조 공정 단계의 갯수 때문에 BGA 및 CSP의 비용을 줄이기가 어렵다는 것이 밝혀졌다. 열-기계(thermo-mechanical) 스트레스 및 수분 흡수에 민감하기 때문에 플라스틱 BGA 및 CSP의 신뢰도가 나빠진다. 그것들의 열 성능은 많이 제약되어진 채 남아있다. 고객의 요구 사항에 따라 패키지 디자인을 준비하는 것은 어렵다. 결과적으로, 패키지 디자인은 좀 더 작은 패키지 아웃라인(outline) 및 더 얇은 프로파일(profile) 쪽으로의 일반적 응용 추세에 충분히 대처할 만큼 유연하지 못하다.
알려져있는 기술은 납(lead)의 갯수(또는 솔더(solder) 볼 갯수)가 많은 디바이스에서 BGA 및 CSP의 패키지 디자인 및 공정을 개발 처리하는 데에 초점을 두며, 납(혹은 솔더 볼) 갯수가 적은 경우의 BGA 및 CSP의 특정 요구를 무시한다. 그래서, 특히 적은 솔더 볼 갯수를 요구하는 거대한 응용 시장의 기회가 방치되었다.
현재의 기술 상황에서, 핀(pin) 갯수가 적은 플라스틱 패키지는 스탬프(stamp)되거나 에칭(etching)된 리드프레임(leadframe)을 사용한다. 이러한 리드프레임은 이 패키지에서 대부분의 재료 비용을 차지한다. 플라스틱 BGA 및 CSP는 반도체 칩을 장착하기 위한 기판으로써 패터닝된 폴리이미드(polyimide) 막을 사용한다. 이 막은 이 패키지에서 대다수의 재료 비용을 차지한다. 더구나, 이 플라스틱 막의 결과로써 패키지의 열 성능이 제한된다.
반도체 집적 회로(IC) 디바이스에 대한 본 발명에 따르면, 열 도전 막상에 장착된 칩을 밀봉(encapsulating)하기위한 몰딩(molding) 공정은 열 접촉(thermal contact)에 적합하여 칩으로부터 열 에너지를 방산하는 데 적합하도록 막의 구성을 형성하는데 사용된다. 더구나 본 발명에 따르면, 한 면 혹은 양면상에 금속 층을 갖는 시트형(sheet-like)의 절연 기판상에, 장착된 칩을 밀봉한 몰딩 공정은 열 접촉 및 전기적 전위 둘 다에 적당한 기판 구조를 형성하기 위해 사용된다.
본 발명은 고밀도 IC, 특히 입력/출력 또는 본딩 패드가 적거나 적당한 수를 갖는 IC에 관한 것이며, 더욱이 전기 전도 또는 금속 기판을 사용하며 일반적으로 와이어 본딩으로 연결되고 또한 작은 패키지 아웃라인 및 낮은 프로파일을 요구하는 디바이스에 관한 것이다. 프로세서, 디지털 및 아날로그 디바이스, 혼합(mixed) 신호 및 표준 선형 및 논리(standard linear and logic) 제품, 전화, RF 및 원격 통신 디바이스, 지능 전력(intelligent power) 디바이스 및 큰 면적과 작은 면적 둘 다의 칩 범주와 같은 반도체 디바이스 종류에서 이 IC가 발견될 수 있다. 본 발명은 셀 룰러 통신, 페이저, 하드 디스크 드라이브, 랩탑 컴퓨터 및 의료 장비와 같은 응용제품들에서 고유(built-in) 품질 및 신뢰도를 보증할 수 있게 도와준다.
본 발명은 여러 재료 및 기판 디자인의 변형, 반도체 어셈블리 및 패키지 기술에서 공통적으로 행해지는 기본 공정 단계를 몇가지로 단순화하게 하여, 제조 비용이 효과적으로 절감되게 한다. 칩들은 두께 범위가 대략 10~75㎛인 박막으로 제공되는 기판에 장착된다. 이 두께 범위에서, 막은 종래의 전사 몰딩 공정동안 몰딩 압력에 대해 반응하며, 몰드 캐비티(cavity)의 강철 표면에 반하여 움직이고, 표면 윤곽을 따라 평탄하게 배열된다. 노출된 막 영역에 장착된 칩은 칩으로부터 열 에너지를 방산할 수 있는 경로를 만들고 그래서 솔더 부착에 가장 유리하게 사용될 수 있게 몰딩 작동 동안 위치되어진다. 똑같이, 몰딩된 재료에 도달하고 솔더가능한(solderable) 표면으로 덮인 딤플(dimple)은 노출된 칩 장착 영역과 함께 쉽게 형성되어질 수 있다. 임의의 막 재료가 그것의 원래의 평평한 구조에서 굴곡이 진 구조까지 이동하기 위하여 늘어날 수 있는 연장 양은 본 발명에 의해 결정되어진다. 칩 장착 영역의 볼록부 혹은 오목부 및 볼-시뮬레이팅(ball-simulating) 높이는 대략 30~40 ㎛두께의 어닐링된 구리 막을 사용해서 약 150~230 ㎛사이에서 높게 형성될 수 있다.
본 발명의 일면은 다양한 다른 BGA및 칩-스케일 패키지에 응용가능한 것으 로, 특히 전력 소모가 크고 대략 4~80개의 "볼" 갯수를 가지는 것의 다양성에 응용되는 것이다.
본 발명의 다른 면은 열 에너지의 전달 및 전기 전위의 인가 모두를 제공하도록 설계된 기판에 부착된 액티브(active) IC 칩 및 패시브(passive) 전자 부품의 어셈블리에 응용되는 것이다.
본 발명의 또 다른 관점은 더 낮은 전체적 프로파일 및 더 작은 아웃라인으로 패키지화하는 추세로 인해, 디바이스가 공간을 덜 차지하는 쪽에 부합하는 제조 단계를 도입하는 것이다.
본 발명의 또 다른 관점은 몰딩 화합물과 바깥쪽으로 열과 전기 접촉을 위해 사용되는 금속 막 사이의 부착력을 향상시킴으로써 패키지의 신뢰도를 높이는 것이다.
본 발명의 또 다른 관점은 더 낮은 전체적인 프로파일 및 더 작은 아웃라인으로 패키지화하는 추세로 인해, 디바이스가 공간을 덜 차지하는 쪽에 부합하는 제조 단계를 도입하는 것이다.
본 발명의 또 다른 관점은 공정의 단순화로 제품 질을 향상하며, 열 에너지의 방산, 열기계 스트레스의 제어, 수분 흡수의 최소화 및 그 외 비용이 들지 않으면서 일반적 인-프로세스(in-process) 제어를 함으로써 신뢰도의 확실성을 높이는 것이다.
본 발명의 또 다른 관점은 많은 반도체 제품 종류에 응용될 수 있도록 유연하고, 미래의 여러가지 제품의 생성시 응용될 수 있도록 일반적인 얇은 프로파일 패키지를 위한 어셈블리 개념을 도입한다.
이러한 관점들은 대량 생산에 적당한 방법에 관한 발명의 교시로 얻어져왔다. 제품의 지오메트리(geometry) 및 재료의 서로 다른 선택을 만족하기 위해 다양한 변형들이 지속적으로 도입되고 있다.
본 발명의 일 실시예에서, 칩-장착 영역의 노출된 곳의 크기와 이로인한 이러한 노출을 얻는데 필요한 막 재료의 신장성이 낮은 프로파일 및 향상된 전력조정의 디바이스를 생산하는데 사용된다.
본 발명의 다른 실시예에서, 열적으로 향상된 제품 특성은 전기적 RF 접지 전위를 인가시키는 특성과 결합되어, 단순화된 생산 및 폭넓은 제품 응용 분야로의 새 장을 펼친다.
본 발명의 다른 실시예에서, 작은 BGA 및 CSP 아웃라인의 디바이스 및 그것의 어셈블리를 생산하기 위해서, 칩 장착 영역의 노출된 부분은 솔더 볼 수용체의 행(row)에서 많은 디프레션(depression) 및 그 배열과 결합된다.
본 발명의 다른 실시예에서, 작은 BGA와 CSP 아웃라인의 디바이스 및 그것의 어셈블리를 생산하기 위해서, 칩 장착 영역의 노출된 부분은 시뮬레이팅된 "볼"의 행에서 많은 융기 및 그 배열과 결합된다.
본 발명의 다른 실시예로, RF 접지와 같이 고정된 전기 전위를 운반하는(carry) 전기 도전 막의 형상은 이 전위가 전자 부품의 미리 결정된 영역을 보호하도록 설계된다.
본 발명의 관점 뿐만 아니라, 본 발명에서 나타나게 되는 기술적인 진보는 첨부된 도면 및 청구항에 개시된 신규한 특징과 결합하여 고려될 때, 아래의 본 발명의 바람직한 실시예들의 설명으로부터 명백해 질 것이다.
본 발명은 작은 아웃라인 및 낮은 프로파일의 볼 그리드 어레이(BGA), 칩-스케일 패키지(CSP) 및 그것의 어셈블리를 가진 집적 회로(IC)에 관한 것이다. 여기에서 정의된 것처럼, "아웃라인(outline)"이란 용어는 본 발명의 IC 패키지의 전체 폭 및 길이에 관한 것이다. 패키지의 외형은 또한 패키지가 차지할 와이어링된 것 및 어셈블리 보드(board)상의 표면영역으로 정의되기 때문에, 패키지의 자국(footprint)으로 언급된다. "칩-스케일 패키지"라는 용어는 두가지 함축된 의미로 사용된다. 첫번째 함축 의미로, 패키지는 칩 영역의 20% 미만을 더한 아웃라인을 가진다. 칩 그 자체의 크기만을 가지는 칩-스케일 패키지는 종종 "칩-크기 패키지"로 언급된다. 두번째 함축 의미로, "칩-스케일 패키지"는 단순히 작은-크기의 볼 그리드 어레이로 언급된다.
"프로파일(profile)"이란 용어는 IC 패키지의 두께 및 높이를 말한다. 이 정의는 솔더 볼들이 보드 부착에서 리플로우(reflow)되기 전에는 솔더 볼의 높이눈 포함시키지 않는다.
여기에서 사용된 솔더 "볼(ball)"이란 용어는 솔더 접촉이 반드시 구면인 것을 암시하지 않는다. 그것은 반구면, 반-돔(half-dome), 잘려진 원뿔, 또는 일반적인 범프와 같은 다양한 형태를 가질 것이다. 그 정확한 형상은(증발, 플레이팅(plating), 또는 미리 제조된 유닛과 같은) 증착(deposition) 기술(적외선 또는 복사열과 같은)과 리플로우 기술 및 재료 합성의 작용으로 생긴다. 재료의 양 및 리플로우(reflow) 온도의 일정함을 제어해서 지오메트리 형상의 견실성을 얻기위한 여러가지 방법이 이용된다. 솔더 "볼(ball)"은 다양한 솔더 합금 구, 솔더 페이스트(paste), 또는 도전성 부착 화성물을 사용해서 형성되어질 것이다.
본 발명의 바람직한 제1 실시예의 한 예로서, 도 1은 IC 칩(102) 주위의 밀봉재(101) 바디를 가지는 디바이스를 통한 단면도를 표시한다. 밀봉재는 반도체 전사 몰딩 공정에서 공통으로 사용되는 것으로서 일반적인 에폭시 기저의 열 경화성 재료이다. 몰딩된 재료는 일반적으로 평평한 하면(bottom surface)(103) 및 일반적으로 평평한 상면(top surface)(104)을 형성한다. 예로써, 이 표면은 8.0 ㎜의 측면 길이(side length)를 가질 것이다. 그러나, 본 발명은 정사각형 또는 직사각형의 아웃라인 및 측면 길이가 약 4.0 ~ 12.0 ㎜범위인 BGA 및 CSP 디바이스에 쉽게 응용될 수 있다. 이 예의 방식으로, 패키지의 두께(105)는 1.0 ㎜일 것이다.
디바이스의 단면도가 가리키는 바와 같이, 모든 융기(elevation)(105) 및 디프레션(depression)(107)쪽으로 확장하는 몰딩된 플라스틱(101)은 일반적으로 평평한 하면(103)으로/으로부터 나오고 들어간다. 이 융기 및 디프레션이 디바이스를 밀봉하기 위해 도입된 같은 플라스틱 몰딩 공정에서 형성되는 것이 본 발명의 중추적인 면이다. 몰딩된 화합물에 인가되는 압력은 막(108)이 하부(bottom) 몰드 절반의 표면 윤곽을 반하여 힘을 가해서, 융기(106) 및 디프레션(107)을 형성한다. 도 1에서, 융기(106)는 칩 장착 영역("패드")에 요구되는 지오메트리를 가진다. 디프레션(107)은 구의 부분으로써 형상을 이루어, 미리 제조된 솔더 볼을 위치시킬 것이기 때문에, 솔더 "볼"의 부분을 시뮬레이트한다. 결과적으로, 디프레션은 "딤플(dimple)"로 언급되어질 것이다. 디프레션(107)의 다른 형상은 잘린 원추형 또는 잘린 피라밋형, 또는 종래 제조가능한 임의의 다른 3차원의 형태을 포함한다.
융기(106)의 높이(109)는 약 0.1 ~ 0.25 ㎜범위내에 있다. 측면 크기(110)는 칩(102)의 측면 크기(111)보다 약간 더 커야만 한다. 칩 크기는 폭넓은 범위로 변화하고 정사각형 또는 직사각형 윤곽을 가질 수 있기 때문에, 융기(106)의 크기와 윤곽은 예별로 폭넓게 변화한다. 예를 들어 일반적인 칩 크기는 대략 2.0 x 2.0 ㎜, 2.5 x 2.0 ㎜, 1.2 x 1.7 ㎜, 2.8 x 0.6 ㎜이다. 딤플의 깊이(112)는 약 0.1 ~ 0.25 ㎜범위내에 있고, 디프레션이 최대로 넓게 열렸을 때의 직경(113)은 약 0.5 ~ 0.75 ㎜이다.
칩 장착 패드와 같은 융기(106)의 외부 및 딤플과 같은 디프레션(107)의 외부는 솔더가능한 표면(108a)과 함께 열 전기 도전 막(108)을 가지는 것이 본 발명에서 가장 중요하다. 금속 막(108)은 두께가 약 10 ~ 75 ㎛ 범위내이다. 바람직한 두께 범위는 약 30 ~ 40 ㎛이다. 막은 구리, 구리 합금, 철-니켈 합금, 알루미늄, 강철 및 인바르(invar)를 구성하는 그룹으로부터 선택된 재료로 구성될 것이다. 예를 들어, 적절한 구리 및 구리 합금 막이 Olin Corporation, Waterbury, CT, USA에 의해 생산된다.
칩 장착 패드 및 딤플의 외부와 접하는 막의 솔더 가능한 면은 구리, 니켈, 팔라듐, 은, 금 및 백금을 구성하는 그룹으로부터 선택된다. 다른 선택 사항은 칩 장착 패드 및 딤플의 외부를 도포하는 주석-납, 주석-은, 주석-인듐 및 다른 솔더 합금의 증착 층을 들 수 있다. 바람직한 실시예는 깨끗한 구리 및 활성화가 높은 솔더 페이스트(paste)이다. 재료의 선택은 도입되는 솔더 리플로우 기술에 달려 있다(예를 들어, 시간-온도 공정, 솔더 페이스트(paste) 또는 플럭스(flux)의 효용성).
막의 열 전도 재료 및 솔더 가능한 표면은 칩으로부터 열 에너지를 방산하는 경로를 형성하고, 직접적인 열 부착에 의해서 칩과 외부 히트싱크의 열 접촉을 최대화한다. 본 발명의 도 1에서의 실시예는 따라서 높은 전력 반도체 디바이스의 칩에 매우 잘 맞는다.
도 1은 딤플(107)이 와이어 본드(114)에 의해 집적 회로의 단자로 전기적으로 연결되는 것을 예시한다. 일반적으로 수행되는 와이어 본딩 기술에 후속하여, 본딩 와이어의 한 스티치(stitch)는 딤플의 금속 및 IC 칩의 단자(접촉 패드)에 대한 본딩 와이어의 볼이 부착된다.
전기적 분리를 위하여, 딤플을 도포하는 금속 막은 서로 기계적으로 분리되어야만 한다(제조 공정에 대한 도 5a내지 5d 참조). 그 분리는 그루브(groove)(116)에 의해 도 1에서 나타내어지며, 예를 들어, 톱니 블레이드(saw blade)(대략 130 ~ 170 ㎛ 사이의 폭)를 사용한 기계적인 절단에 의해 생산된다. 또다른 기술은 레이저 빔 및 높은 수압 분출(high pressure water jet)을 포함하나, 이것으로 제한되지는 않는다.
도 1은 딤플(107)에/로 위치되어지고 부착된 솔더 "볼"(115)을 가리킨다. 이러한 솔더 볼은 솔더 합금구, 솔더 페이스트 또는 도전성 부착 화합물을 포함한 다.
딤플(107)은 반구의 일부분으로써 형성될 수 있다. 디바이스의 제조 공정을 완료한 후 부착될 미리 제조된 솔더 볼(115)이 디프레션쪽으로 쉽게 맞추어지도록 하기 위하여, 딤플은 라운드(round) 처리된다. 도 1은 잘린 피라밋과 같이 형성된 딤플(107)을 도시한다. 잘린 피라밋이 몰드의 하부 절반에서 융기로써 쉬운 방법으로 제조될 수 있기 때문에, 이 삼차원의 지오메트리는 본 발명의 바람직한 실시예이다. 잘린 피라밋뿐만 아니라 반구 형상의 딤플은 디바이스 제조를 완료한 후 미리 제조된 솔더 볼(115)을 위치시키고 부착시키기 위한 확장된 영역을 제공한다.
더구나, 잘린 피라밋 형상뿐만 아니라 반구 형상의 딤플은 몰딩 화합물 및 금속 막 사이의 부착 영역을 상당히 증가시킨다. 결과적으로, 부착력이 훨씬 증가되어서, 본 발명에서 제조된 것처럼 스트레스나 수분에 의해 얇은 조각층으로 갈라지는 것에 대해 상당히 둔감해지는 패키지의 결과가 얻어진다.
도 2는 본 발명의 바람직한 제2 실시예를 설명한다. 이 실시예에서, 도 1의 솔더 볼(115)은 여기서 "크놀(knoll)"이라 언급된 몰딩된 볼-시뮬레이팅 융기(215)로 대체된다. 크놀(knoll)의 높이(209)는 약 0.1 ~ 0.25 ㎜범위 내에 있으며 칩 장착 패드의 융기(206)의 높이와 같다. 융기(215)는 칩 장착 영역(도 5a내지 5d에서 자세히 묘사되어진)의 융기(206)와 같은 몰딩 공정에서 만들어진다. 도 1에서 칩(102)과 똑같이, 도 2에서 칩(202)은 부착 층에 의해 열 전기 도전 막(208)에 부착되고 몰딩된 밀봉(201)에 의해 둘러싸여진다. 막(208)은 약 10 ~ 75 ㎛범위내에서, 바람직한 범위로는 30 ~ 40 ㎛두께를 가진다. 노출된 영역(208a)은 솔더가능 하다. 결과적으로, 볼-시뮬레이팅 융기(215)는 마더보드에 솔더-부착이 될 수 있으며, 한편 측면 길이(211)를 가진 칩 영역은 마더보드에 열 접촉되고, 따라서 칩(202)으로부터 열 에너지를 방산하는 경로를 만든다.
도 2는 크놀(knoll)(215)이 와이어 본드(214)에 의해 IC칩(202)의 단자에 전기적으로 연결되어지는 것을 예시한다. 전기적 분리에 대해, 막(108)은 톱니 블레이드(약 130 ~ 170 ㎛ 사이의 폭), 레이저 빔, 높은 수압 분출 또는 유사한 기술에 의하여 절단된다.
도 3은 본 발명의 제3 실시예를 설명한다. 이 실시예는 도 1에서 나타난 실시예에 열적 대안을 제공한다. 도 1 및 2에 상반되게, IC칩(302)의 장착 패드(310)는 몰딩된 패키지(301)의 하면(303)에 관한 디프레션으로써 형성된다. 도 3에서, 이 디프레션은 솔더 볼(315)을 수용하기 위한 하면(303)쪽으로 형성된 디프레션(딤플)과 같은 깊이(312)를 가진다. 장착 패드의 표면 및 솔더볼 수용 딤플(solder ball-receiving dimple)은 열 전기 도전되고 솔더가능한 표면(308a)을 가진다.
이 재료 구성 및 지오메트리 형상때문에, 도 3에서 도시된 실시예는 칩 장착 패드(310)의 영역 및 딤플(307)을 포함하면서, 디바이스의 전체 하면 범위를 따라 솔더 볼(315)을 배치하는 가능성을 제공한다. 칩 장착 패드에 부착된 솔더 볼은 칩(302)으로부터 열을 마더보드로 효과적으로 방산하도록 열 전도 경로를 형성한다.
도 4는 도 2에서 도시된 실시예에 열적 대안인 본 발명의 제4 실시예를 나타 낸다. 길이(410)의 칩 장착 패드는 오목한 반면, 볼-시뮬레이팅 크놀(knoll)은 몰딩된 패키지(401)의 하면(403)에 관해 돌출된다. 장착 패드 및 볼-시뮬레이팅 크놀(knoll)의 표면은 열 전기 도전되고 솔더가능한 표면(308a)을 가지는 막(408)을 나타낸다. 도 4에서 도시된 실시예의 지오메트리 및 재료는 도 1과 2에서 논의된 파라미터와 유사할 것이나, 변화에 대해 유연한 범위를 제공한다. 도 4의 실시예는 특히 얇은 프로파일 디바이스(전체의 두께가 1.0 ㎜이하)에 잘맞는다.
도 5a내지 5d는 본 발명에 따른 전형적인 IC 디바이스를 제조하기 위한 방법을 예시한다. 도 5a내지 5d에서 선택된 예는 도 2에서 논의된 본 발명의 실시예지만, 유사한 방법의 설명은 도 1, 2, 3 및 4에서 나타난 실시예에 유효하고 또한 많은 다른 디바이스 종류, 어셈블리 및 실시예에 적용한다.
도 5a에서, 일반적으로 500으로 지정된 몰드를 통한 간략한 개요 단면은 몰드의 상부 절반(501), 하부 절반(502) 및 캐비티(cavity)(503)를 나타낸다. 하부 절반(502)은 복수의 딤플(505)을 포함하면서 일반적으로 평평한 표면 윤곽(504)을 특징으로 한다. 이 딤플은 밀봉된 디바이스상에 솔더 볼을 시뮬레이팅하는 몰딩된 융기를 형성하는 목적에 알맞은 크기 및 형상을 가진다. 딤플(505)의 에지(edge)(505a)는 날카로운 에지를 피하기 위해 연마된다. 딤플은 반구, 잘린 원추형, 잘린 피라밋 및 몰드 강철에서 낮은 비용으로 제조되어질 수 있는 관련된 지오메트리를 구성하는 그룹으로부터 선택된 형상을 가질 것이다.
도 5a에서의 더 낮은 몰드 절반(502)은 IC 칩(506)에 의해 결정된 크기 및 형상(영역과 외주)의 디프레션(505b)을 가진다. 디프레션(505b)의 깊이는 바람직 하게는 딤플(505)의 깊이와 같다.
도 5a는 미리 어셈블된 IC 칩(506)을 유지하는 캐비티(503)를 나타낸다. 본 발명의 다른 실시예들에서, 복수의 IC 칩 및/또는 다른 전자 부품은 미리 어셈블링될 것이다. 칩(506)은 전기적 도전 시트형 기판(507)의 제1 표면(507a)상에 부착된다. 본 발명에 따르면, 이 기판은 바람직하게는 두께가 약 10 ~ 75 ㎛인 금속막이다. 기판(507)의 제2 표면(507b)은 솔더할 수 있도록 마련된다. 칩 부착은 부착 에폭시 또는 폴리이미드(polyimide) 막에 의해 얻어진다. 칩(506)의 입력/출력 단자들은 바람직하게는 와이어(508)에 의해 기판(507)에 연결된다. 통상적으로, 와이어(508)는 볼 본딩에 의해 칩 단자에 연결되고 스티치 본딩에 의해서 기판에 연결된다. 그러나, 와이어 양끝 모두의 웨지(wedge) 본딩은 존립하는 대안이다.
와이어가 기판(507)상에 용접되어지는 위치(509)는 하부 몰드 절반에서 딤플(505)의 각각의 위치에 관해 배열되도록, 기판위에 미리 어셈블된 칩은, 하부 몰드 절반(502)상에 위치된다. 도 5b에서 가리키는 것처럼 이 배열은 일반적으로 510으로 지정된다. 그리고나서 몰드는 닫힌다(도 5b를 참고).
도 5c에서 가리킨 것처럼, 캐비티가 재료로 가득 찰 때까지 밀봉재(511)는 캐비티(503)쪽으로 넣어진다. 바람직하게는, 확립된 전사 몰딩 공정 및 그 제어는 에폭시 기저의 몰딩 화합물과 함께 사용된다(전사 온도는 보통 약 170 ~180 ℃, 전사 시간은 약 6 ~ 18초). 전형적인 수압인 램(ram pressure)은 약 800 ~ 1600 psi범위에 있으며, 몰드 캐비티에서 약 500 ~ 700 psi범위의 압력을 생성한다(캐비티 크기에 의존함). 본 발명에서, 몰딩 공정 및 이러한 압력에서, 막(507)이 하부 몰 드 절반(502)의 표면 윤곽에 반해서, 특히 몰드 디프레션(505b) 및 딤플(505)쪽으로 이동되는 것이 중요하다. 그리고 난 후, 몰딩 온도가 떨어지도록 한다. 약 90 ~ 130 초내에, 몰드가 열려질 수 있기 위해 몰딩 화합물은 적어도 부분적으로 결정화 및 중합된다. 적어도 칩(506)크기인 몰딩된 융기(512) 및 몰딩된 크놀(512a)은 결정 밀봉재의 바디상에 생산되고, 막(507)에 의해 외부 융기 및 크놀의 표면상에 둘러싸여진다. 도 5c에서 나타내듯이, 각각의 크놀은 칩(506)의 각각의 단자에 그것을 연결시키는 와이어 본드를 가진다.
칩-크기만한 융기 및 크놀의 형성은 몰딩 화합물 및 막 사이의 표면 면적을 상당히 증가시킨는 것에 유의해야 한다. 결과적으로, 완성된 디바이스의 스트레스 및 수분에 대한 민감성을 둔감하게 하여 그 신뢰도를 높여준다는 점에서, 몰딩 화합물 및 금속 막 사이의 부착력은 그 성능이 향상된다.
도 5d는 일반적으로 520으로 지정된 완성된 디바이스를 나타낸다. 이 디바이스에서, 칩-장착 영역(칩 패드)(512) 및 크놀(512a)은 구멍(513)에 의해, 전기적으로 서로 분리된다. 이러한 구멍은 고속 톱, 초첨이 맞춰진 레이저, 고압의 액체 분출들 또는 임의의 다른 저 비용의 기술에 의해 절단될 것이다. 칩-패드 융기 및 크놀의 형성은 다이싱(dicing) 작업동안 접해지는 고속-쉬어 지역(high-shear zone)으로부터 도전 막을 이동시켜 생산되어질 디바이스의 높은 품질에 기여한다.
하나 이상의 유닛이 캐비티(503)에 위치된다면, 보통(수직적인) 에지(514)를 따라 톱으로 자름으로써, 그 유닛은 각각 기계적으로 개별화될 수 있다. 이 방법으로, 520과 유사한 복수의 디바이스가 저-비용 공정에서 제조되어질 수 있다.
도 5d를 참고하면, 직경(516) 및 높이(517)에 의해 주어진 것처럼, 칩 패드 융기(512)의 높이 및 크놀(512a)의 크기는 금속 막(507)의 기계적인 성질에 의해 주로 결정된다. 마이크로 범위의 결정화(microcrystallinity) 및 열과 기계적 히스토리에 맞게, 두께가 약 30 ~ 40 ㎛의 구리 막은 약 15 ~ 22%까지 연장시킬 수 있다. 이것은 약 0.7 ㎜의 요구되는 크놀 직경에 대해, 칩 패드 융기에 대한 0.7 ㎜ 높이 뿐만 아니라, 0.2 ㎜ 크놀 높이가 얻어질 수 있음을 의미한다. 이 높이로, 전체 두께내에 "볼" 높이를 포함하는 1.0 ㎜ 프로파일의 BGA 및 CSP 디바이스가 생성될 수 있다.
본 발명의 제5 실시예의 예에서, 열적으로 향상된 CSP 또는 8개의 접속을 가진 작은 BGA는 도 6a내지 6c에서 예시된다. 도 6a는 플라스틱 밀봉재(601)(전사 몰딩 공정에서 공통으로 사용되어지는 에폭시 기저의 열경화성 수지 재료)가 있는 정사각형-형상의 패키지의 평면도이다. 측면 길이(602)는 약 5.0 ㎜이다. 그러나, 본 발명은 정사각형 또는 직사각형 아웃라인을 가지며 측면 길이의 범위가 3.0 ~ 12.0 ㎜인 CSP 및 BGA 디바이스에 쉽게 적용될 수 있다.
도 6b는 디바이스의 몰딩된 플라스틱 및 디바이스의 일반적으로 평평한 하면(604)을 도시하는 디바이스를 절단한 단면도이다. 패키지의 전체 두께(605)는 1.0 ㎜의 범위내에 있다. 폴리이미드와 같은 절연 물질에 본딩되는 패터닝된 도전 막으로 구성되어지는 얇고 유연한 클래드-막(clad-film) 기판 상에 이 디바이스가 어셈블링된다. 이 디바이스는 제1 표면(606a) 및 제2 표면(606b)을 가진 열 전기 도전 막(606)을 가진다. 막의 재료와, 보통 10 ~ 75 ㎛두께는 도 1 ~ 4 와 함께 위에서 논의되었다. 제2 표면(606b)은 보통 솔더가능하다. IC 칩(607)은 제1 표면(606a)에 부착된다. 제2 표면(606b)에 본딩된 절연 기판(608)은 두께가 약 50 ~ 130 ㎛이다. 절연 기판에 대한 다른 선택 사항은 중합체 천공 테이프(polymer tape), 유기 막, 중합 보드, 에폭시 합성, 또는 짜여진 유리 천(woven glass cloth)과 함께 강화된 시안산염 에스테르 합성수지를 들 수 있다. 본 발명에서 절연 기판(608)은 구멍(609)을 가지는 것이 중요하다. 구멍은 최소한 칩(607)의 영역 및 형상을 가진다. 이 사실은 또한 패키지의 저면도를 나타내는 도 6c에서 예시된다. 또 다른 방법으로, 커스텀(custom) 또는 복잡한 회로의 상호연결은 다층 클래드(multi-layer clad) 기판 재료를 사용함으로써 제공될 수 있다.
절연 기판(608)에서 구멍(609)은 막(606)의 제2 표면(606b)의 노출을 제공한다. 결과적으로, 이 노출된 막 부분은 최소한 칩(607)의 영역 및 형상을 가진다. 도 6c에서, 이 노출된 영역은 610으로 지정된다. 더구나, 기판(608)은 솔더 볼이 부착되어질, 또는 솔더 재료로 채워지고 외부와의 전기적 연결로써 작용하는 전형적인 솔더 볼 직경에 비교할 만한, 복수의 반경(611)의 구멍을 가진다. 도 6c는 612로 지정된 이러한 8개의 연결을 표시한다.
도 5a내지 5d와 함께 상술된 전사 몰딩 공정은, 디프레션 또는 융기의 표면 윤곽의 하부 절반을 가진 몰드에서 수행된다. 도 6a내지 6c에서 나타난 디바이스를 생성하기 위해, 하부 몰드 절반은 칩 패드와 같은 크기의 디프레션을 가진다. 캐비티의 몰딩 압력에서의 막(606)은 몰딩 합성물에 의해 몰드 표면 윤곽에 반해서 움직여지는 점이 본 발명에서 중요하다. 공정에서, 칩 패드 영역(610)의 융기(613)가 형성된다. 융기(613)는 보통 최소한 플라스틱 기판 두께(예를 들어, 50 ~ 130 ㎛)의 높이를 가지지만, 임의의 다른 높이로 설계될 수 있다.
밀봉재(603)가 칩(607)주위 및 막(606)의 제1 표면(606a) 주위에 몰딩되는 반면, 밀봉재는 제2 표면(606b) 및 칩 패드 영역(610)을 남겨 둔다. 보통 솔더가능한 표면을 가지는 이 영역은, 이제 히트 싱크에 직접적 열 부착 준비가 되어있고, 그것에 의하여 열 에너지를 칩(607)에 방산하는 최단 거리의 경로를 만든다. 또 다른 방법으로, 열 부착은 칩 및 히트 싱크 사이에 솔더 볼을 포함할 것이다.
직경(611)의 구멍은 작은 솔더 볼, 솔더 합금, 솔더 페이스트, 혹은 연결을 형성하는 도전성 부착 화합물, 혹은 범프(612)가 채워질 것이다. 도 6b에서 도시된 바와 같이, 범프(612)는 절연 기판(608)으로 인해 서로 또한 칩으로부터 전기적으로 분리되어서, 접촉을 단일화시키는 부가적인 공정 단계를 생략하게 된다.
본 발명의 제6 실시예는 솔더 볼-시뮬레이팅 융기(712) 및 절연 기판(708)을 가진 BGA로써 도 7에서 도시된다. 이 디바이스의 제조 공정은 도 5a내지 5d에서 설명된 것과 비슷하다. 그러나, 기판 혹은 중합체 테입을 사용함으로서, 708은 접촉(712)을 전기적으로 단일화시키는 제조공정을 서로 또한 칩으로부터 제거한다.
본 발명의 제7 실시예의 도 8a 및 8b에서의 예는 칩-스케일/BGA가 RF 전력 다중-칩 모듈(RF power multi-chip module)로 오버몰딩된된 것을 포함한다. 도 8a는 모듈의 일부를 표시하며, 얇은 양면 인쇄 회로 기판상에 상호 연결된 2개 칩의 어셈블리, 두개의 개별 부품 및 끼워넣어진 부품을 나타낸다. 도 8a는 간략한 평면도, 도 8b는 일반적으로 800으로 지정된, 어셈블리의 간략한 개요 단면도이다. 시트형 절연 기판(801)(보통 250 ~ 800 ㎛의 두께)은 제1 표면(801a) 및 제2 표면(801b)을 가진다. 열 전기 도전성 제1 막(802)은 기판의 제1 표면(801a)에 부착된다. 열 전기 도전성 제2 막(803)은 기판의 제2 표면(801b)에 부착된다. 두 개의 IC 칩-(804 및 805)는 제1 도전 막(802)에 부착된다.
본 발명에서 기판(801) 및 제2 막(803)은 칩(804 및 805)의 위치에서 각각 구멍(806 및 807)을 가지는 것은 필수적이다. 도 8a 및 8b에서 도시하는 것처럼, 구멍은 칩과 같은 일반적인 형상을 가지지만, 각각의 칩보다 더 큰 영역을 가진다. 이러한 구멍에서, 제1 도전 막(802)의 일부분이 노출된다. 이 일부분은 각각의 칩의 최소한의 크기를 가진다. 복수의 다른 전자 부품(808)(일반적으로 저항, 캐패시턴스 및 인덕턴스와 같은 패시브 부품)은 제1 도전 막의 부분(802a)에 부착된다; 이 부분(802a)은 분포 회로 소자 또는 제어된 임피던스를 공급할 것이다.
상술한 전사 몰딩 공정(도 5a내지 5d를 참조) 및 적절히 준비된 몰드의 표면 윤곽을 사용해서, 몰딩 화합물(809)은 화합물이 제2 막(803)을 노출되게 남도록 어셈블리를 둘러싼다. 상술한 바와 같이, 몰딩 공정동안 몰딩 화합물상에 가해진 몰드에서의 압력은 부착된 칩의 위치에서 제1 막(802)의 융기(810)를 형성한다. 보통 이 융기는 최소한 플라스틱 기판 두께만큼의 높이를 가지지만 임의의 다른 높이로 설계되어질 수 있다.
또 다른 방법으로의 접근은 모듈 어셈블리에 앞서서 노출된 막 영역을 기계적으로 위치시키고 캐스트(cast)/밀봉재를 가진 칩과 모듈을 보호한다.
일반적으로 솔더 가능한 표면을 가지는 제1 막(802)의 노출 영역은 이제 히 트 싱크에 직접적인 열 부착을 할 준비가 되어있고, 그것에 의하여 칩으로부터 열 에너지를 방산하는 최단 경로를 만든다. 또 다른 방법으로, 열 부착은 칩과 히트 싱크 사이의 솔더 볼을 포함할 것이다.
제2 도전 막(803)은 전기적 접촉을 형성하기 위한 수단을 제공하는 것이 도 8a 및 8b에서 나타난 실시예에 있어서 필수적이다. 이 특성을 이용해서, 고주파 인가를 위한 디바이스에서 필수적인 RF 접지 전위 또는 다른 차폐 전위(shielding potential)가 어셈블리에 인가될 수 있다. 이 특성의 여러 변화에서, 비아(도 8a 및 8b의 811과 같은)는 또한 인가된 전위를 제1 도전 막(802)에 분산할 것이다. 다른 변화에서, 패키지 신호 솔더 접촉(802b)은 제1 막(802)으로부터 형성된다. 그러나 또 다른 변형에서, 다른 개별 부품은 복수의 패시브 제품(808)에 더해진다.
본 발명이 도시된 실시예에 참조하여 설명되어져있는 반면, 이 설명은 한계적인 사고내에서 해석되도록 의도되지 않는다. 본 발명의 다른 실시예 뿐 아니라, 도시된 실시예의 다양한 변형 및 조합은 설명을 참조해서 기술을 가진 사람에게는 분명할 것이다. 예로써, 반도체 칩의 재료는 Si, Si-Ge, Ga-As, 또는 제조에서 사용되는 임의의 다른 반도체 재료를 포함할 것이다. 또 다른 예에서, 적당히 유연성있는 막을 사용해서, 몰딩된 볼-시뮬레이팅 융기의 모양은 길어진 구조로 수정되어질 수 있다. 그래서 추가된 청구사항은 임의의 수정 혹은 실시예가 포함되도록 의도되어진다.
반도체 집적 회로(IC) 디바이스에 대한 본 발명에 따르면, 열 도전 막상에 장착된 칩을 밀봉(encapsulating)하기위한 몰딩(molding) 공정은 열 접촉(thermal contact)에 적합하여 칩으로부터 열 에너지를 방산하는 데 적합하도록 막의 구성을 형성하는 데 사용될 수 있다. 더구나 본 발명에 따르면, 한 면 혹은 양면상에 금속 층을 갖는 시트형(sheet-like)의 절연 기판상에, 장착된 칩을 밀봉한 몰딩 공정은 열 접촉 및 전기적 전위 둘 다에 적당한 기판 구조를 형성하기 위해 사용될 수 있다.

Claims (32)

  1. 반도체 디바이스로서,
    제1 및 제2 표면을 가지는 칩 장착부를 포함하는 열 도전 막(thermally conductive foil);
    상기 제1 표면에 부착된 집적 회로 칩; 및
    상기 제2 표면이 노출된 채 남아있게 되도록 상기 칩 및 상기 제1 표면 주위로 몰딩된 밀봉재의 보디를 포함하고,
    상기 제2 표면은 열 접촉을 형성하기 위한 수단을 포함하여, 상기 칩으로부터 열 에너지를 방산(dissipate)하는 경로를 형성하며,
    상기 열 접촉용 수단은 상기 칩과 히트 싱크 사이의 솔더 볼(solder ball)들을 갖는 열 접촉을 제공하도록 구성되는 상기 제2 표면의 구조(configuration)를 포함하고,
    상기 막의 상기 제2 표면은, 구리, 니켈, 팔라듐, 은, 금, 백금, 솔더 합금으로 구성되는 그룹으로부터 선택되는 땜납 가능한 금속(solderable metal)을 포함하는 열 접촉을 형성하기 위한 수단을 포함하는,
    반도체 디바이스.
  2. 제1항에 있어서, 상기 열 접촉용 수단은 히트 싱크와의 직접적 열 접촉을 제공하도록 구성되는 상기 제2 표면의 구조(configuration)를 포함하는 반도체 디바이스.
  3. 삭제
  4. 제1항에 있어서, 상기 솔더 볼은 솔더 합금, 솔더 페이스트 또는 도전성 접착 화합물로 이루어지는 반도체 디바이스.
  5. 제1항에 있어서, 상기 막은 10 ~ 75 ㎛ 두께를 가지는 반도체 디바이스.
  6. 제1항에 있어서, 상기 막은 30 ~ 40 ㎛ 두께를 가지는 반도체 디바이스.
  7. 제1항에 있어서, 상기 막은 구리, 구리 합금, 철-니켈 합금, 알루미늄, 강(steel) 및 인바(invar)로 구성되는 그룹으로부터 선택된 재료로 이루어지는 반도체 디바이스.
  8. 삭제
  9. 제2항에 있어서, 상기 제2 표면의 구조는 상기 칩을 밀봉하기 위한 몰딩 공정에서 형성되는 반도체 디바이스.
  10. 반도체 디바이스로서,
    제1 및 제2 표면을 가진 열 도전 막;
    상기 제1 표면에 부착된 집적 회로 칩;
    상기 제2 표면에 부착되고 상기 칩의 위치에서 개구를 가지는 절연 기판 - 적어도 상기 칩의 크기 만큼의 영역을 갖는 상기 제2 표면의 일부분이 노출된 채 남아있음 - ; 및
    상기 제2 표면이 노출된 채 남아있게 되도록 상기 칩과 상기 제1 표면 주위로 몰딩된 밀봉재의 보디를 포함하되,
    상기 제2 표면은 열 접촉을 형성하기 위한 수단을 포함하여, 상기 칩으로부터 열 에너지를 방산하기 위한 경로를 생성하는 반도체 디바이스.
  11. 제10항에 있어서, 상기 열 접촉용 수단은 히트 싱크와의 직접적 열 부착을 제공하도록 구성되는 상기 제2 표면의 구조를 포함하는 반도체 디바이스.
  12. 제11항에 있어서, 상기 열 접촉용 수단은 상기 칩과 상기 히트 싱크 사이의 솔더 볼들을 갖는 열 부착을 제공하도록 구성되는 상기 제2 표면의 구조를 포함하는 반도체 디바이스.
  13. 제10항에 있어서, 상기 막은 10 ~ 75 ㎛의 두께를 갖는 반도체 디바이스.
  14. 제11항 또는 제12항에 있어서, 상기 제2 표면의 구조는 상기 칩을 밀봉하기 위한 몰딩 공정에서 형성되는 반도체 디바이스.
  15. 제10항에 있어서, 상기 절연 기판은 중합체 막, 유기막, 중합체 기판, 에폭시 수지 또는 짜여진 유리 천(woven glass cloth)으로 보강된 시안산염 에스테르 수지(cyanate ester resin)로 이루어지는 그룹으로부터 선택되는 반도체 디바이스.
  16. 반도체 디바이스로서,
    제1 및 제2 표면을 가지는 시트형의 절연 기판;
    상기 제1 표면에 부착된 제1 열 전기 도전막(thermally and electrically conductive foil)과 상기 제2 표면에 부착된 제2 열 전기 도전막;
    상기 제1 막에 부착된 집적 회로 칩; 및
    상기 제2 막이 노출된 채 남아있게 되도록 상기 칩 및 상기 제1 막 주위로 몰딩된 밀봉재의 보디를 포함하되,
    상기 기판 및 상기 제2 막은 상기 칩의 위치에 개구를 가지며, 이에 따라 적어도 상기 칩의 크기 만큼의 영역을 갖는 상기 제1 막의 일부분은 노출되고,
    상기 제1 막은 열 접촉을 형성하기 위한 수단을 포함하여, 상기 칩으로부터 열 에너지를 방산하는 경로를 형성하며,
    상기 제2 막은 전기 접촉을 형성하기 위한 수단을 포함하는 반도체 디바이스.
  17. 제16항에 있어서, 전기 접촉을 형성하기 위한 상기 수단이 전기적 RF 접지 전위를 생성하는 반도체 디바이스.
  18. 제16항에 있어서, 상기 열 접촉용 수단은 히트 싱크와의 직접적 열 부착을 제공하도록 구성되는 상기 제1 막의 구조를 포함하는 반도체 디바이스.
  19. 제18항에 있어서, 상기 열 접촉용 수단은 상기 칩 및 상기 히트 싱크 사이의 솔더 볼들을 갖는 열 접촉을 제공하도록 구성되는 상기 제1 막의 구조를 포함하는 반도체 디바이스.
  20. 제16항에 있어서, 상기 제1 및 제2 막이 10 ~ 75 ㎛의 두께를 가지는 반도체 디바이스.
  21. 제18항 또는 제19항에 있어서, 상기 제1 막의 구조는 상기 칩을 밀봉하는 몰딩 공정에서 형성되는 반도체 디바이스.
  22. 제16항에 있어서, 상기 제1 막에 부착된 적어도 하나의 수동 전기 부품을 더 포함하는 반도체 디바이스.
  23. 제22항에 있어서, 상기 수동 전기 부품은 저항, 캐패시터, 인덕터로 이루어진 그룹으로부터 선택되는 반도체 디바이스.
  24. 반도체 디바이스를 제조하는 방법으로서,
    제1 및 제2 표면을 가진 복수의 칩 장착부를 포함하는 열 도전 막을 제공하는 단계;
    복수의 집적 회로 칩을 상기 칩 장착부에 각각 부착하는 단계;
    각각이, 반도체 디바이스들을 홀드(hold)하기 위한 캐비티를 구비한 상부 절반 및 하부 절반을 갖는 몰드를 제공하는 단계 -상기 하부 절반은 상기 칩 장착부들을 변형하기 위한 크기 및 형상을 가지는 복수의 피쳐(feature)를 포함하는 대체적으로 평평한 표면 외형(contour)을 가짐 - ;
    각각의 칩 장착 패드가 하나의 상기 피쳐와 정렬되는 식으로 상기 막을 상기 하부 몰드 절반에 배치시키는 단계; 및
    상기 막의 상기 칩 장착부들이 상기 하부 몰드 절반의 상기 표면 외형을 대면하여 움직이게 되는 식으로 상기 몰드를 폐쇄하고 밀봉재를 상기 몰드 내로 가압하여, 이로 인해 상기 밀봉재의 응고시에 상기 칩 장착부들이 상기 칩으로부터 열 에너지를 방산하도록 구성되는 표면을 제공하도록 형상화되는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  25. 제24항에 있어서, 상기 몰드를 개방하는 단계를 더 포함하여, 이로 인해 밀봉된 반도체 디바이스가 형성되는 반도체 디바이스를 제조하는 방법.
  26. 반도체 디바이스를 제조하는 방법으로서,
    복수의 집적 회로 칩을 제공하는 단계;
    제1 및 제2 표면을 가지는 시트형의 절연 기판을 제공하며, 또한 제1 및 제2 열 전기 도전 막을 제공하는 단계;
    상기 제1 막을 상기 제1 표면에, 상기 제2 막을 상기 제2 표면에 부착하는 단계;
    상기 제2 막 및 상기 기판의 상기 제2 표면에서 적어도 상기 칩의 크기 만큼의 영역을 갖는 개구를 생성하여, 상기 제1 막의 일부분들을 노출하는 단계;
    상기 칩들을 상기 개구들에 대향하는 상기 제1 막에 부착하는 단계;
    각각이, 반도체 디바이스들을 홀드하기 위한 캐비티를 구비한 상부 절반 및 하부 절반을 갖는 몰드를 제공하는 단계 - 상기 하부 절반은 상기 제1 막의 노출된 부분을 변형하기 위한 크기 및 형상을 가지는 복수의 피쳐를 포함하는 대체적으로 평평한 표면 외형을 가짐 - ;
    각각의 상기 개구가 하나의 상기 피쳐와 각각 정렬되는 식으로 상기 기판을 상기 하부 몰드 절반에 배치시키는 단계; 및
    상기 제1 막의 상기 노출된 일부분들이 상기 하부 몰드 절반의 상기 표면 외형을 대면하여 움직이게 되는 식으로 상기 몰드를 폐쇄하고 밀봉재를 상기 몰드 내로 가압하여, 이로 인해 상기 밀봉재의 응고시에 상기 제1 막의 노출된 일부분들이 상기 칩으로부터 열 에너지를 방산하도록 구성되는 표면을 제공하도록 형상화되는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  27. 제26항에 있어서, 상기 몰드를 개방하는 단계를 더 포함하여, 밀봉된 반도체 디바이스가 형성되는 반도체 디바이스를 제조하는 방법.
  28. 제27항에 있어서, 상기 제2 도전 막을 전기적으로 접촉하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
  29. 제28항에 있어서, 상기 접촉이 전기적 RF 접지 전위를 생성하는 반도체 디바이스를 제조하는 방법.
  30. 제26항에 있어서, 막이 상기 기판의 상기 제1 표면에만 부착되는 반도체 디바이스를 제조하는 방법.
  31. 제26항에 있어서, 수동 전기 부품들을 상기 제1 막에 부착시키는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
  32. 삭제
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