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KR100958600B1 - 이동통신시스템에서 전력 할당 장치 및 방법 - Google Patents

이동통신시스템에서 전력 할당 장치 및 방법 Download PDF

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KR100958600B1
KR100958600B1 KR1020070014254A KR20070014254A KR100958600B1 KR 100958600 B1 KR100958600 B1 KR 100958600B1 KR 1020070014254 A KR1020070014254 A KR 1020070014254A KR 20070014254 A KR20070014254 A KR 20070014254A KR 100958600 B1 KR100958600 B1 KR 100958600B1
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Abstract

본 발명은 이동통신시스템에서 전력 할당 장치 및 방법에 관한 것이다. 본 발명에 따른 송신 방법은, 전체 전력 중 일정 비율을 공통 제어채널에 할당하는 과정과, 이번 시간구간에서 송신되는 제어채널들 중 상기 공통 제어채널을 제외한 나머지 제어채널들을 모두 고려하여 상기 전체 전력 중 나머지 가용 전력을 상기 나머지 제어채널들로 할당하는 과정과, 각 제어채널에 상기 할당된 전력에 따라 각 제어채널의 이득(gain)값을 계산하는 과정과, 적어도 하나의 단말로 전송되는 제어채널들 각각을 상기 계산된 이득값에 따라 이득 조정하는 과정을 포함한다. 이와 같은 본 발명은 제한된 전체 전력을 다수의 제어채널들에 효율적으로 할당함으로써, 제어채널의 수신성능을 향상시킬 수 있다.
CDMA, 제어채널, MAC채널, 전력 할당

Description

이동통신시스템에서 전력 할당 장치 및 방법{APPARATUS AND METHOD FOR ALLOCATING POWER IN MOBILE COMMUNICATION SYSTEM}
도 1은 다중셀 환경에서 소프트 핸드오프 모드로 동작하는 단말(AT : Access Terminal)과 기지국(BTS : Base Transceiver Station) 사이에 송수신되는 신호를 도시하는 도면.
도 2는 부호분할다중접속(CDMA : Code Division Multiple Access) 이동통신시스템에서 순방향 링크 슬롯 구조를 도시하는 도면.
도 3은 부호분할다중접속 이동통신시스템에서 제어채널의 구성을 도시하는 도면.
도 4는 본 발명의 실시예에 따른 이동통신시스템에서 기지국의 구성을 도시하는 도면.
도 5는 본 발명의 실시예에 따른 전력할당기(460)의 상세 동작 절차를 도시하는 도면.
도 6은 도 5의 507단계에 대한 상세 연산 절차를 도시하는 도면.
도 7은 도 5의 515단계에 대한 상세 연산 절차를 도시하는 도면.
도 8은 도 5의 517단계에 대한 상세 연산 절차를 도시하는 도면.
본 발명은 이동통신시스템에서 전력 할당 장치 및 방법에 관한 것으로, 특히 이동통신시스템에서 순방향 링크 제어채널에 전력을 효율적으로 할당하기 위한 장치 및 방법에 관한 것이다.
일반적으로, 이동통신시스템에서 전력제어, 핸드오프, 링크 SINR(Signal to Interference and Noise Ratio) 전송, ARQ(Automatic Repeat reQuset) 정보 전송 등을 위해서 순방향 링크(FL : forward link)와 역방향 링크(RL : Reverse link)에 제어채널을 사용한다.
도 1은 다중셀 환경에서 소프트 핸드오프 모드로 동작하는 단말(AT : Access Terminal)과 기지국(BTS : Base Transceiver Station) 사이에 송수신되는 신호를 도시하고 있다.
도시된 바와 같이, 단말은 기지국으로부터 순방향 링크 패킷(FL packets)과 제어채널(FL Control Channels)을 수신하고, 상기 기지국으로 역방향 링크 패킷(RL packets)과 제어채널(RL Control Channels)을 송신한다. 그리고 제어국(BSC : Base Station Controller)은 두 개의 기지국들로부터 수신되는 단말 신호들을 결합하고, 순방향 링크로 송신할 데이터 패킷과 제어신호를 상기 두 개의 기지국들로 전송한다.
일반적으로, 기지국의 서비스 영역에 다수의 단말들이 존재할 경우, 상기 기지국은 각 단말에 대응하는 다수의 제어채널들을 송신하기 위해 시분할 다중화 또는 부호분할 다중화 등을 사용할 수 있다. 이하, 다수의 제어채널들을 부호 분할 다중화(code division multiplexing)하여 송신하는 경우에 대해 살펴보기로 한다.
도 2는 부호분할다중접속(CDMA : Code Division Multiple Access) 이동통신시스템에서 순방향 링크 슬롯 구조를 도시하고 있다. 특히, 도 2는 CDMA lxEV-DO Rev.A 시스템의 순방향 링크 슬롯 구조(slot format)를 도시한 것이다.
도시된 바와 같이, 하나의 슬롯은 2개의 반슬롯(half slot)들로 나누어지고, 각 반슬롯에서 데이터, MAC(media access control) 채널, 파일럿을 전송한다. 이때, 순방향 링크 제어채널은 상기 MAC채널을 통해 전송된다.
도 3은 부호분할다중접속 이동통신시스템에서 제어채널의 구성을 도시하고 있다. 즉, 도 2의 MAC채널을 통해 4개의 단말들로 제어채널을 전송할 때 슬롯 단위로 전송되는 신호를 도시한 것이다.
도시된 바와 같이, 순방향 링크 제어채널은 RA(Reverse Activity)채널, DRCLock(Data Rate Control Lock)채널, RPC(Reverse Power Control)채널, ARQ 채널로 구성된다. 상기 RA채널은 모든 단말들에게 공통으로 전송되고, 각 단말에 대해 DRCLock채널, RPC채널, ARQ채널이 독립적으로 할당된다. 그리고 RA채널과 단말별로 할당된 DRCLock채널, RPC채널, ARQ채널은 직교 부호(orthogonal code)를 이용하여 구분된다. 즉, 동일한 슬롯에서 전송되는 제어채널들은 서로 다른 부호(예 : 왈시 부호)로 확산되기 때문에 서로 직교성이 유지된다.
한편, 상기 DRCLock채널과 RPC채널은 하나의 슬롯에서 동시에 전송되고, ARQ채널은 DRCLock/RPC채널과 시분할되어 전송되며, 3 슬롯 동안 전송된다. DRCLock/RPC채널과 ARQ채널의 전송 시점은 다음 <수학식 1>과 같이 단말의 프레임 오프셋(frame offset)에 의해 결정된다.
[수학식 1]
If (T-FrameOffsetk) mod 4 =3, transmit DRCLock/RPC 채널
Else transmit ARQ채널
여기서, T는 슬룻 단위 시간을 나타내고, FrameOffsetk는 k번째 단말의 프레임 오프셋을 나타내며, x mod y는 x를 y로 나눈 나머지(modular 연산)를 나타낸다. 상기 <수학식 1>에서 단말의 DRCLock/RPC채널 전송 시점은 (FrameOffsetk mod 4)의 값에 의해 결정되므로, 결국 단말들은 프레임 오프셋에 따라 도 3에 도시된 바와 같이 4개의 그룹들로 나누어질 수 있다.
기지국은 단말의 전송 시점이 서로 다른 것을 고려하여 매 슬롯마다 단말로 전송되는 제어채널을 확인하여 전체 MAC채널 송신 전력을 각 단말로 할당한다.
종래기술에 따른 MAC채널 전력 할당 알고리즘에 대해 간단히 살펴보면 다음과 같다.
기존 MAC채널 전력 할당 알고리즘은, 전체 MAC채널 전력을 RA채널, DRCLock채널, RPC채널, ARQ채널로 미리 분할하고, 상기 분할된 전력 내에서 각 단말의 제 어채널로 전력을 할당하는 방식이다. 예를 들어, 전체 MAC채널 전력을 RA채널에 10%, DRCLock채널에 30%, RPC채널에 30%, ARQ채널에 30%씩 할당한다고 가정하면, 전체 전력의 60%가 DRCLock/RPC채널을 전송하는 단말 그룹에 할당되고, 전체 전력의 30%가 ARQ채널을 전송하는 단말 그룹에 할당된다.
이와 같이, 채널별로 할당되는 전력을 미리 분할하면, 전체 MAC채널 전력이 단말이 요구하는 전력의 합에 비해 부족한 경우 일부 채널에서 불필요한 성능 저하가 나타날 수 있다. 한 예로, 단말의 프레임 오프셋이 도 3의 4개의 그룹들 중 하나의 그룹에 집중되어 DRCLock/RPC채널에 할당되는 전력 비율에 비해 DRCLock/RPC채널의 개수가 많으면, DRCLock/RPC채널의 수신 성능이 저하되는 문제가 발생한다. 마찬가지로, ARQ채널에 할당되는 전력 비율에 비해 ARQ채널의 개수가 많으면, ARQ채널의 수신 성능이 저하되는 문제가 발생한다.
이상 살펴본 바와 같이, 기존 방법은 전체 MAC 전력을 DRCLock채널, RPC채널, ARQ채널로 미리 분할하여 할당하므로, 채널별 전력 분할이 부적절하게 이루어지는 경우 일부 채널에서 수신 성능이 저하되는 문제가 발생한다. 즉, 순방향 링크 MAC채널에 할당된 전체 전력을 효율적으로 각 제어채널에 할당할 수 있는 방안이 필요하다.
따라서 본 발명의 목적은 이동통신시스템에서 제어채널에 전력을 효율적으로 할당하기 위한 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 이동통신시스템에서 제어채널의 수신 성능을 향상시키기 위한 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 이동통신시스템에서 MAC채널에 할당된 전체 전력을 효율적으로 사용하기 위한 장치 및 방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 일 견지에 따르면, 이동통신시스템의 송신 장치에 있어서, 전체 전력 중 일정 비율을 공통 제어채널에 할당하고, 이번 시간구간에 송신되는 제어채널들 중 상기 공통 제어채널을 제외한 나머지 제어채널들을 모두 고려하여 상기 전체 전력 중 나머지 가용 전력을 상기 나머지 제어채널들로 할당하며, 각 제어채널에 상기 할당된 전력에 따라 각 제어채널의 이득(gain)을 제어하는 전력할당기와, 적어도 하나의 단말로 송신되는 복수의 제어채널들을 생성하며, 상기 전력할당기의 제어하에 각 제어채널의 이득을 조정하는 제어채널 생성기를 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따르면, 이동통신시스템의 송신 방법에 있어서, 전체전력 중 일정 비율을 공통 제어채널에 할당하는 과정과, 이번 시간구간에 송신되는 제어채널들 중 상기 공통 제어채널을 제외한 나머지 제어채널들을 모두 고려하여 상기 전체 전력 중 나머지 가용 전력을 상기 나머지 제어채널들로 할당하는 과정과, 각 제어채널로 상기 할당된 전력에 따라 각 제어채널의 이득(gain)값을 계산하는 과정과, 적어도 하나의 단말로 전송되는 제어채널들 각각을 상기 계산된 이득값에 따라 이득 조정하는 과정을 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설 명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하 본 발명은 이동통신시스템에서 제어채널에 전력을 효율적으로 할당하기 위한 방안에 대해 살펴보기로 한다. 이하 부호분할다중접속 이동통신시스템에서 순방향링크 제어채널에 전력을 할당하는 경우를 예를 들어 설명하기로 한다. 하지만, 본 발명은 다른 다중접속 방식의 이동통신시스템에서 용이하게 적용될 수 있으며, 또한 역방향링크에도 용이하게 적용될 수 있다.
도 4는 본 발명의 실시예에 따른 이동통신시스템에서 기지국의 구성을 도시하고 있다.
본 발명과 관련 있는 MAC채널 송신기 위주로 도시한 것으로, 복수의 사용자들에 대응하여 복수의 채널생성기들(400, 420,440)과, RA채널 생성기(452,454)와, 가산기(456)와, 반복기(458)와, 전력할당기(460)를 포함하여 구성된다. 여기서, 각 채널생성기는 복수의 신호매핑기들과, 복수의 곱셈기들과, 복수의 시분할다중화기들을 포함한다. 상기 복수의 채널생성기들(400,420,440)은 구성이 동일하므로, 이하 설명은 0번 사용자(user 0)에 대한 채널생성기(400) 위주로 살펴보기로 한다.
도 4를 참조하면, 먼저 신호매핑기(452)는 입력되는 RA(reverse activity) 정보비트를 신호 매핑하여 출력한다. 예를 들어, 입력 정보비트가 '0'일 경우 '+1'로 매핑하여 출력하고, 입력 정보비트가 '1'일 경우 '-1'로 매핑하여 출력한다. 곱셈기(454)는 상기 신호매핑기(452)로부터의 신호와 전력할당기(460)로부터의 채널 이득(GRA)을 곱하여 출력한다. 즉, 상기 곱셈기(454)는 RA채널의 이득을 조정하여 I(inphase)신호로 출력한다.
다음으로, 0번 사용자에 대한 채널생성기를 살펴보면 다음과 같다.
신호매핑기(402-1)는 입력되는 RPC(Reverse Power Control) 정보비트를 신호 매핑하여 출력한다. 곱셈기(404-1)는 상기 신호매핑기(402-1)로부터의 신호와 상기 전력할당기(460)로부터의 채널 이득(G0,RPC)을 곱하여 출력한다. 즉, 상기 곱셈기(404-1)는 0번 사용자로 전송되는 RPC채널의 이득을 조정하여 출력한다.
신호매핑기(402-2)는 입력되는 H-/L-ARQ(Hybrid ARQ/Last ARQ) 정보비트를 신호 매핑하여 출력한다. 예를 들어, ARQ정보의 전송 방식에 따라 다음 수학식 2와 같이 신호 매핑이 이루어진다.
[수학식 2]
H-ARQ BPSK : 0→+1, 1→-1
H-ARQ OOK : 0→+1, 1→0
L-ARQ : 0→0. 1→-1
곱셈기(404-2)는 상기 신호매핑기(402-2)로부터의 신호와 상기 전력할당기(460)로부터의 채널 이득(G0,HARQ or G0,LARQ)을 곱하여 출력한다. 즉, 곱셈기(404-2) 는 0번 사용자로 전송되는 H-/L-ARQ채널의 이득을 조정하여 출력한다.
신호매핑기(402-3)는 입력되는 DRCLock 정보비트를 신호 매핑하여 출력한다. 곱셈기(404-3)는 상기 신호매핑기(402-3)로부터의 신호와 상기 전력할당기(640)로부터의 채널 이득(G0,DRCLock)을 곱하여 출력한다. 즉, 상기 곱셈기(404-3)는 0번 사용자로 전송되는 DRCLock채널의 이득을 조정하여 출력한다.
신호매핑기(402-4)는 입력되는 P-ARQ(Packet ARQ) 정보비트를 신호 매핑하여 출력한다. 곱셈기(404-4)는 상기 신호매핑기(402-4)로부터의 신호와 상기 전력할당기(460)로부터의 채널 이득(G0,PARQ)을 곱하여 출력한다. 즉, 상기 곱셈기(404-4)는 0번 사용자로 전송되는 P-ARQ채널의 이득을 조정하여 출력한다.
제1 시분할다중화기(406-1)는 ((T-FrameOffset0) mod 4= 3)인 경우 RPC채널을 선택하여 출력하고, 그 외의 경우 H-/L-ARQ채널을 선택하여 출력한다. 즉, 상기 제1 시분할다중화기(406-1)는 RPC채널과 H-/L-ARQ채널을 1:3으로 시분할다중화(TDM : Time Division multiplexing)하여 출력한다. 마찬가지로, 제2 시분할다중화기(406-2)는 ((T-FrameOffset0) mod 4= 3)인 경우 DRCLock채널을 선택하여 출력하고, 그 외 경우 P-ARQ채널을 선택하여 출력한다. 즉, 상기 제2 시분할다중화기(406-2)는 DRCLock채널과 P-ARQ채널을 1:3으로 시분할다중화하여 출력한다.
곱셈기(408-1)는 상기 제1 시분할다중화기(406-1)로부터의 신호와 상기 왈시부호 생성기(도시하지 않음)로부터의 왈시부호를 곱하여 I(Inphase)신호로 출력한다. 곱셈기(408-2)는 상기 제2 시분할다중화기(406-2)로부터의 신호와 상기 왈시부 호 생성기로부터의 왈시부호를 곱하여 Q(quadrature)신호로 출력한다.
1번 사용자의 경우 기본적인 전송 방식은 0번 사용자와 유사하고, 다만 각 제어채널의 이득과 I채널과 Q채널에 곱해지는 왈시부호가 변경된다. 또한, 0번 사용자의 경우 RPC 및 H-/L-ARQ 채널이 I채널로 입력되고, DRCLock 및 P-ARQ채널이 Q채널로 입력된다. 그런데, 1번 사용자의 경우는, RPC 및 H-/L-ARQ채널이 Q채널로 입력되고, DRCLock 및 P-ARQ채널이 I채널로 입력된다. 즉, 0번 사용자, 2번 사용자, 4번 사용자...의 경우 RPC 및 H-/L-ARQ채널이 I채널로 입력되고 DRCLock 및 P-ARQ채널로 입력된다. 그리고, 1번 사용자, 3번 사용자, 5번 사용자...의 경우 RPC 및 H-/L-ARQ채널이 Q채널로 입력되고 DRCLock 및 P-ARQ채널이 I채널로 입력된다.
상기 전력할당기(460)는 슬롯마다 각 제어채널의 송신전력을 계산하고, 상기 송신 전력을 가지고 다음 수학식 3과 같이 채널이득을 계산하여 해당 이득조정기(곱셈기)로 제공한다. 본 발명에 따른 상기 전력할당기(460)의 상세 동작은 이후 도 5 내지 도 8을 참조하여 상세히 살펴보기로 한다.
[수학식 3]
Figure 112007012652287-pat00001
여기서, ak,DRCLock, ak,RPC, ak,HARQ, ak,LARQ, ak,PARQ는 k번째 사용자에게 전송되는 DRCLock채널, RPC채널, HARQ채널, LARQ채널, PARQ채널에 할당된 송신전력을 각각 나타낸다.
가산기(456)는 입력되는 RA채널과 각 사용자에게 전송되는 제어채널을 I채널과 Q채널로 분리하고, I채널신호와 Q채널 신호를 각각 칩 단위로 가산하여 출력한다. 반복기(458)는 상기 가산기(456)로부터의 I채널 신호와 Q채널 신호를 반복하여동일한 신호 패턴이 두 번 반복된 MAC채널 신호를 생성한다. 이때, 매 슬롯 당 256칩 분량의 MAC채널 신호가 생성되고, 매 슬롯별로 도 2에 도시된 바와 같이 64칩씩 네 번에 나누어 전송된다.
도 5는 본 발명의 실시예에 따른 전력할당기(460)의 상세 동작 절차를 도시하고 있다.
도 5를 참조하면, 먼저 전력할당기(460)는 501단계에서 MAC채널의 전체 전력 중 일정 비율을 RA 채널에 할당한다. 그리고, 상기 전력할당기(460)는 503단계에서 하기 수학식 4와 같이 MAC채널의 전체 전력(PMAC)에서 상기 RA 채널에 할당된 전력(PRA)을 감산하여 가용 전력(PA)을 계산한다.
[수학식 4]
PA = PMAC - PRA
이와 같이, DRCLock채널, RPC채널 및 ARQ채널에 할당할 수 있는 가용 전력(PA)을 계산한 후, 상기 전력할당기(460)는 505단계에서 단말로부터 수신된 DRC값과 핸드오프 상태를 고려하여 각 단말의 순방향링크 SINR(FL_SINR)을 계산한다. 그리고, 상기 전력할당기(460)는 507단계로 진행하여 이번 슬롯에서 전송되는 제어채 널의 안정적인 수신성능을 보장하기 위한 목표 SINR과 단말의 순방향링크 SINR를 고려해서 각 제어채널의 요구전력(required power)을 계산한다. 상기 507단계의 상세 연산은 이후 도 6의 참조와 함께 자세히 살펴보기로 한다.
이번 슬롯에서 전송되는 제어채널들 각각에 대한 요구전력을 계산한 후, 상기 전력할당기(460)는 509단계에서 상기 요구전력에 따라 모든 제어채널들(RA채널 제외)을 오름차순으로 정렬한다. 즉, 오름차순 리스트를 작성한다. 그리고, 상기 전력할당기(460)는 511단계에서 상기 정렬된 순서에 따라 각 제어채널에 전력(요구전력)을 할당하고, 상기 모든 제어채널들에 할당된 전력을 모두 가산하여 전력 합(PREQ)을 구한다.
상기 전력 합(PREQ)을 구한 후, 상기 전력할당기(460)는 513단계에서 상기 전력 합(PREQ)이 상기 가용 전력(PA)보다 작은지를 검사한다. 만일, 상기 전력 합(PREQ)이 상기 가용 전력(PA)보다 작을 경우, 상기 전력할당기(460)는 515단계로 진행하여 각 제어채널의 요구전력을 고려해서 할당 전력을 증가시킨다. 다시 말해, 할당 가능한 전력(PA)에 비해 모든 제어채널들에 할당된 전력 합(PREQ)이 작아서 전력이 남는 경우, 각 제어채널의 전력을 요구전력을 고려해서 부스팅(boosting)한다. 상기 515단계의 상세 연산은 이후 도 7의 참조와 함께 자세히 살펴보기로 한다.
반면, 상기 전력 합(PREQ)이 상기 가용 전력(PA)보다 크거나 같을 경우, 상기 전력할당기(460)는 517단계로 진행하여 상기 오름차순 리스트에 따라 순서대로 각 제어채널의 전력을 감소시킨다. 다시 말해, 할당 가능한 전력(PA)에 비해 모든 제어채널들에 할당된 전력 합(PREQ)이 커서 전력이 부족한 경우, 각 제어채널에 할당되는 전력을 제한함으로써 각 제어채널의 전력을 줄인다. 이때, 최종적으로 상기 모든 제어채널들에 할당된 전력의 합이 상기 가용 전력(PA)이 되도록 한다. 상기 517단계의 상세 연산은 이후 도 8의 참조와 함께 자세히 살펴보기로 한다.
도 6은 도 5의 507단계에 대한 상세 연산 절차를 도시하고 있다.
도 6을 참조하면, 먼저 전력할당기(460)는 601단계에서 사용자 인덱스 k를 '0'으로 초기화한다. 그리고, 상기 전력할당기(460)는 603단계에서 상기 사용자 인덱스 k 값이 사용자 개수(number of users)보다 작은지를 검사한다. 만일, 상기 사용자 인덱스 k 값이 상기 사용자 개수보다 크거나 같으면, 상기 전력할당기(460)는 도 5의 509단계로 진행한다.
반면, 상기 사용자 인덱스 k 값이 상기 사용자 개수보다 작으면, 상기 전력할당기(460)는 605단계로 진행하여 각 제어채널의 요구전력을 하기 수학식 5와 같이 초기화한다.
[수학식 5]
rk,DRCLock = 0, rk,RPC = 0, rk,HARQ = 0, rk,LARQ = 0, rk,PARQ = 0
여기서, rk,DRCLock 는 k번째 사용자의 DRCLock채널의 요구전력, rk,RPC 는 k번 째 사용자의 RPC채널의 요구전력, rk,HARQ는 k번째 사용자의 H-ARQ채널의 요구전력, rk,LARQ는 L-ARQ채널의 요구전력, rk,PARQ는 P-ARQ채널의 요구전력을 나타낸다. 상기 H-ARQ채널은 역방향링크로 첫 번째, 두 번째, 세 번째 서브패킷(subpacket)이 수신된 경우 단말로 서브패킷의 수신 성공여부를 피드백하기 위한 채널이다. 상기 L-ARQ채널은 역방향링크로 네 번째 서브패킷이 수신된 경우 서브패킷의 수신 성공 여부를 피드백하기 위한 채널이다. P-ARQ채널은 역방향 링크로 4개의 서브패킷들을 모두 수신한 후에 최종적으로 패킷의 수신 성공여부를 피드백하기 위한 채널이다.
k번째 사용자의 각 제어채널에 대한 요구전력을 초기화한 후, 상기 전력할당기(460)는 607단계로 진행하여 이번 슬롯 번호(또는 슬롯 시간)와 k번째 사용자의 프레임 오프셋을 가지고 수학식 1을 연산하여 이번 슬롯에서 전송되는 제어채널을 판단한다. 즉, 이번 슬롯에서 k번째 사용자에게 DRCLock/RPC채널이 전송되는지 혹은 ARQ채널이 전송되는지 판단한다.
상기 DRCLock/RPC채널이 전송되는 경우, 상기 전력할당기(460)는 609단계에서 k번째 사용자의 순방향링크 SINR(FL_SINR), DRCLock채널의 목표 SINR, RPC채널의 목표 SINR을 이용해서 DRCLock채널과 RPC채널의 요구전력을 갱신한 후 629단계로 진행한다. 예를 들어, 상기 DRCLock채널의 요구전력( rk,DRCLock)은 하기 수학식 6과 같이 계산되고, RPC채널의 요구전력(rk,RPC)은 하기 수학식 7과 같이 계산될 수 있다.
[수학식 6]
Figure 112007012652287-pat00002
[수학식 7]
Figure 112007012652287-pat00003
여기서, FL-SINRk는 k번째 사용자의 순방향링크 SINR을 의미하고, min-DRCLock-power는 DRCLock채널의 최소할당전력을 나타내고, min-RPC-power는 RPC채널의 최소할당전력을 나타낸다. 그리고 target-DRCLock-SINR은 DRCLock채널의 목표 SINR을 나타내고, target-RPC-SINR은 RPC채널의 목표 SINR을 나타낸다.
한편, 상기 607단계에서 ARQ채널의 전송이라고 판단되면, 상기 전력할당기(460)는 611단계로 진행하여 k번째 사용자에게 HARQ 비트가 전송되는지 검사한다. 만일, HARQ비트 전송이라고 판단되면, 상기 전력할당기(460)는 613단계에서 ARQ모드 값이 '0'인지 검사한다. 이때 상기 ARQ모드 값이 '0'이면 상기 전력할당기(460)는 615단계로 진행하고, 상기 ARQ모드 값이 '1'이면 617단계로 진행한다.
한편, 상기 전력할당기(460)는 상기 615단계에서 k번째 사용자의 순방향링크 SINR, H-ARQ 비트를 BPSK(bipolar phase shift keying)로 전송할 때의 목표 SINR를 이용해서 H-ARQ채널의 요구전력을 갱신한 후 625단계로 진행한다. 예를 들어, 상기 H-ARQ채널의 요구전력은 하기 수학식 8과 같이 계산될 수 있다.
[수학식 8]
Figure 112007012652287-pat00004
여기서, min-HARQ-BPSK-power는 H-ARQ비트를 BPSK로 전송할 때의 최소할당전력을 나타내고, target-HARQ-BPSK-SINR은 H-ARQ비트를 BPSK로 전송할 때의 목표 SINR을 나타낸다.
한편, 상기 전력할당기(460)는 상기 617단계에서 HARQ비트가 'ACK' 인지를 검사한다. 상기 HARQ비트가 'ACK'이면 상기 전력할당기(460)는 619단계로 진행하고, 상기 HARQ비트가 'ACK'이 아니면 상기 625단계로 진행한다. 그리고 상기 전력할당기(460)는 상기 619단계에서 k번째 사용자의 순방향링크 SINR, HARQ비트를 OOK(on-off keying)로 전송할 때의 목표 SINR을 이용해서 H-ARQ채널의 요구전력을 갱신한 후 상기 625단계로 진행한다. 예를 들어, ACK을 전송할 때의 H-ARQ채널의 요구전력은 하기 수학식 9와 같이 계산될 수 있다.
[수학식 9]
Figure 112007012652287-pat00005
여기서, min-HARQ-OOK-power는 H-ARQ비트를 OOK로 전송할 때의 최소할당전력을 나타내고, targe-HARQ-OOK-SINR은 H-ARQ비트를 OOK로 전송할 때의 목표 SINR을 나타낸다.
한편, 상기 611단계에서 HARQ비트 전송이 아니라고 판단되면, 상기 전력할당기(460)는 621단계로 진행하여 LARQ비트를 확인하고, 상기 L-ARQ비트가 'NAK(또는 NACK)'인지를 검사한다. 상기 LARQ비트가 'NAK'이면 상기 전력할당기(460)는 623단계로 진행하고, 그렇지 않으면 상기 625단계로 진행한다. 그리고 상기 전력할당기(460)는 상기 623단계에서 k번째 사용자의 순방향링크 SINR, LARQ비트를 전송할 때의 목표 SINR을 이용해서 LARQ채널의 요구전력을 갱신한 후 상기 625단계로 진행한다. 예를 들어, 상기 LARQ채널의 요구전력은 하기 수학식 10과 같이 계산될 수 있다.
[수학식 10]
Figure 112007012652287-pat00006
여기서, min-LARQ-power는 LARQ비트를 전송할 때의 최소할당전력을 나타내고, target-LARQ-SINR은 LARQ비트를 전송할 때의 목표 SINR을 나타낸다.
한편, 상기 전력할당기(460)는 상기 625단계에서 PARQ비트를 확인하고, 상기 PARQ비트가 'NAK'이면 상기 전력할당기(460)는 627단계로 진행하고, 그렇지 않으면 상기 629단계로 진행한다. 그리고 상기 전력할당기(460)는 상기 627단계에서 k번째 사용자의 순방향링크 SINR, PARQ비트를 전송할 때의 목표 SINR을 이용해서 PARQ채널의 요구전력을 갱신한 후 상기 629단계로 진행한다. 예를 들어, 상기 PARQ채널의 요구전력은 하기 수학식 11과 같이 계산될 수 있다.
[수학식 11]
Figure 112007012652287-pat00007
여기서, min-PARQ-power는 PARQ비트를 전송할 때의 최소할당전력을 나타내고, target-PARQ-SINR은 PARQ비트를 전송할 때의 목표 SINR을 나타낸다.
이와 같이, k번째 사용자로 전송되는 제어채널에 대한 요구전력을 계산한 후, 상기 전력할당기(460)는 상기 629단계로 진행하여 상기 사용자 인덱스 k 값을 '1'만큼 증가한 후 상기 603단계로 되돌아간다.
상술한 도 6의 실시예에서, 각 제어채널이 요구하는 최소할당전력과 목표 SINR은 해당 채널의 성능과 최대 동시 접속 가능한 단말 개수에 의해 결정되는 값으로, 미리 주어지는 것으로 가정한다.
도 7은 도 5의 515단계에 대한 상세 연산 절차를 도시하고 있다.
도 7을 참조하면, 먼저 전력할당기(460)는 701단계에서 사용자 인덱스 k를 '0'으로 초기화한다. 그리고, 상기 전력할당기(460)는 상기 사용자 인덱스 k 값이 사용자 개수(number of users)보다 작은지를 검사한다. 만일, 상기 사용자 인덱스 k 값이 상기 사용자 개수보다 크거나 같으면, 상기 전력할당기(460)는 도 5의 알고리즘을 종료한다.
반면, 상기 사용자 인덱스 k 값이 상기 사용자 개수보다 작으면, 상기 전력할당기(460)는 705단계로 진행하여 상기 전력 합(PREQ)과 상기 가용 전력(PA)의 비율을 고려하여 다음 수학식 12와 같이 k번째 사용자로 전송되는 제어채널의 할당 전력을 증가시킨다.
[수학식 12]
Figure 112007012652287-pat00008
여기서, ak,DRCLock, ak,RPC, ak,HARQ, ak,LARQ, ak,PARQ는 k번째 사용자에게 전송되는 DRCLock채널, RPC채널, H-ARQ채널, L-ARQ채널, P-ARQ채널에 최종적으로 할당된 송신전력을 각각 나타낸다.
이와 같이, k번째 사용자로 전송되는 제어채널의 전력을 조정한 후, 상기 전력할당기(460)는 707단계로 진행하여 상기 사용자 인덱스 k 값을 '1'만큼 증가한 후 상기 703단계로 되돌아간다.
도 8은 도 5의 517단계에 대한 상세 연산 절차를 도시하고 있다.
도 8을 참조하면, 먼저 전력할당기(460)는 801단계에서 요구전력에 따라 모든 제어채널들을 오름차순으로 정렬한다. 그리고, 상기 전력할당기(460)는 803단계에서 제어채널 인덱스 m을 '0'으로 초기화한다. 이대, 제어채널의 총 개수는 M이라고 가정한다. 예를 들어, 총 사용자가 4명이고, 첫 번째 사용자에게 2개의 제어채널을 전송하고, 두 번째 사용자에게 H-ARQ/P-ARQ채널(2개의 제어채널)을 전송하며, 세 번째 사용자에게 2개의 제어채널을 전송하고, 네 번째 사용자에게 1개의 제어채널을 전송한다고 가정하면, M은 '7'이 된다.
이후, 상기 전력할당기(460)는 805단계에서 상기 제어채널 인덱스 m 값이 상기 M보다 작은지를 검사한다. 만일, 상기 제어채널 인덱스 m 값이 상기 M보다 크거나 같으면, 상기 전력할당기(460)는 도 5의 알고리즘을 종료한다.
반면, 상기 제어채널 인덱스 m 값이 상기 M보다 작으면, 상기 전력할당기(460)는 807단계로 진행하여 상기 가용 전력(PA)을 고려해서 m번째 제어채널에 할당될 수 있는 최대 전력 PA,m을 계산한다. 예를 들어, 상기 m번째 제어채널에 대한 최대 전력 PA,m는 하기 수학식 13과 같이 계산될 수 있다.
[수학식 13]
Figure 112007012652287-pat00009
그리고, 상기 전력할당기(460)는 809단계로 진행하여 상기 m번째 제어채널의 요구전력(rm)과 상기 계산된 최대 전력(PA,m)을 비교하여 작은 값을 상기 m번째 제어채널의 할당 전력으로 결정한다. 여기서, 상기 요구전력(rm)은 제어채널의 종류에 따라 rk,DRCLock, rk,RPC, rk,HARQ, rk,LARQ, rk,PARQ 중 하나가 된다.
그리고, 상기 전력할당기(460)는 811단계에서 m번째 제어채널에 할당된 전력을 고려하여 상기 가용 전력(PA)을 다음 수학식 14와 같이 갱신한다.
[수학식 14]
Figure 112007012652287-pat00010
이와 같이, m번째 제어채널에 대한 전력을 조정한 후, 상기 전력할당기(460)는 813단계로 진행하여 상기 제어채널 인덱스 m 값을 '1'만큼 증가한 후 상기 805단계로 되돌아간다.
즉, 본 발명은 상기 도 5 내지 도 8을 통해 해당 슬롯에서 전송되는 제어채널들 각각에 대한 송신전력을 결정하고, 상기 결정된 송신전력에 따라 각 제어채널의 이득(gain)을 조정한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 본 발명은 이동통신시스템의 기지국에서 제한된 전체 전력을 다수의 제어채널들에 효율적으로 할당함으로써, 제어채널의 수신성능을 향상 시킬 수 있는 이점이 있다.

Claims (26)

  1. 이동통신시스템에서 송신 장치에 있어서,
    전체 전력 중 일정 비율을 공통 제어채널에 할당하고, 이번 시간구간에 송신되는 제어채널들 중 상기 공통 제어채널을 제외한 나머지 제어채널들을 모두 고려해서 상기 전체 전력 중 나머지 가용 전력을 상기 나머지 제어채널들로 할당하며, 각 제어채널에 할당된 전력에 따라 각 제어채널의 이득(gain)을 계산하는 전력할당기와,
    적어도 하나의 단말로 송신되는 복수의 제어채널들을 생성하며, 상기 전력할당기의 제어하에 각 제어채널의 이득을 조정하는 제어채널 생성기를 포함하고,
    상기 전력할당기는, 해당 단말의 순방향링크 SINR(Signal to Interference and Noise Ratio)와 해당 제어채널의 목표 SINR을 이용해서 상기 나머지 제어채널들의 요구전력을 계산하고, 상기 나머지 제어채널들을 요구전력에 따라 오름차순으로 정렬하며, 상기 정렬된 순서로 송신전력을 할당하고,
    상기 전력할당기는, 상기 가용 전력과 상기 나머지 제어채널들에 할당된 전력의 합을 비교하고, 상기 가용전력이 상기 합보다 작을 경우, 상기 나머지 제어채널들을 할당된 송신전력의 크기에 따라 오름차순으로 정렬하고, 상기 정렬된 순서로 각 제어채널의 송신전력을 감소시키는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 제어채널 생성기는 각 단말에 대응하여 DRCLock(Data Rate Control Lock)채널, RPC(Reverse Power Control)채널, ARQ(Automatic Repeat request)채널 중 적어도 하나를 생성하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 공통 제어채널은 RA(Reverse Activity)채널을 포함하고, 상기 나머지 제어채널은 적어도 하나의 DRCLock채널, 적어도 하나의 RPC채널, 적어도 하나의 ARQ채널을 포함하는 것을 특징으로 하는 장치.
  4. 제3항에 있어서,
    상기 ARQ 채널은 H-ARQ(Hybrid ARQ)채널, L-ARQ(Last ARQ)채널, P-ARQ(packet ARQ)채널로 포함하는 것을 특징으로 하는 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 전력할당기는, 상기 가용 전력과 모든 제어채널들에 할당된 전력의 합을 비교하고, 상기 가용 전력이 상기 합보다 클 경우 각 제어채널의 송신전력을 증가시키는 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    상기 전력할당기는, 상기 가용 전력이 상기 합보다 클 경우, 상기 가용전력과 상기 합의 비율을 이용해서 각 제어채널의 송신전력을 증가시키는 것을 특징으로 하는 장치.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 전력할당기는, m번째 제어채널에 할당할 수 있는 최대전력(PA,m)을 다음 수식과 같이 계산하고, 상기 m번째 제어채널의 요구전력과 상기 최대전력 중 작은 값으로 상기 m번째 제어채널의 송신전력을 감소시키는 것을 특징으로 하는 장치.
    Figure 112010004336528-pat00011
    여기서, m은 제어채널 인덱스를 나타내고, PA는 현재 시점에서의 가용 전력을 나타내며, M은 제어채널의 총 개수를 나타냄.
  12. 제1항에 있어서, 상기 제어채널 생성기는,
    송신 정보비트를 신호 매핑하기 위한 신호매핑기와,
    상기 신호매핑기로부터의 신호와 상기 전력할당기로부터의 이득값을 곱해 이득조정하는 제1곱셈기와,
    상기 곱셈기로부터의 신호와 해당 단말로 할당된 왈시부호를 곱해 제어채널 신호를 생성하는 제2곱셈기를 포함하는 것을 특징으로 하는 장치.
  13. 제1항에 있어서,
    상기 이득 조정된 복수의 채널신호들을 칩 레벨 가산하는 가산기와,
    상기 가산된 신호를 소정 횟수 반복하여 MAC(Media Access Control)채널 신호를 생성하는 반복기와,
    상기 MAC채널 신호를 해당 시간구간을 통해 송신하는 송신기를 더 포함하는 것을 특징으로 하는 장치.
  14. 이동통신시스템에서 송신 방법에 있어서,
    전체 전력 중 일정 비율을 공통 제어채널에 할당하는 과정과,
    이번 시간구간에서 송신되는 제어채널들 중 상기 공통 제어채널을 제외한 나머지 제어채널들을 모두 고려하여 상기 전체 전력 중 나머지 가용 전력을 상기 나머지 제어채널들에 할당하는 과정과,
    각 제어채널에 상기 할당된 전력에 따라 각 제어채널의 이득(gain)값을 계산하는 과정과,
    적어도 하나의 단말로 전송되는 제어채널들 각각을 상기 계산된 이득값에 따라 이득 조정하는 과정을 포함하고,
    상기 할당 과정은,
    해당 단말의 순방향링크 SINR(Signal to Interference and Noise Ratio)와 해당 제어채널의 목표 SINR을 이용해서 상기 나머지 제어채널들의 요구전력을 계산하는 과정과,
    상기 요구전력에 따라 상기 나머지 제어채널들을 오름차순으로 정렬하는 과정과,
    상기 정렬된 순서로 송신전력을 할당하는 과정을 포함하고,
    상기 송신전력 할당 후, 상기 제어채널들에 할당된 전력의 합을 계산하는 과정과,
    상기 합과 상기 가용 전력을 비교하는 과정과,
    상기 가용전력이 상기 합보다 작을 경우, 상기 나머지 제어채널들을 할당된 송신전력의 크기에 따라 오름차순으로 정렬하는 과정과,
    상기 정렬된 순서로 각 제어채널의 송신전력을 조정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    각 단말에 대응하여 DRCLock채널, RPC채널, ARQ채널 중 적어도 하나가 전송되는 것을 특징으로 하는 방법.
  16. 제14항에 있어서,
    상기 공통 제어채널은 RA채널을 포함하고, 상기 나머지 제어채널들은 적어도 하나의 DRCLock채널, 적어도 하나의 RPC채널, 적어도 하나의 ARQ채널을 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    상기 ARQ채널은 H-ARQ채널, L-ARQ채널, P-ARQ채널을 포함하는 것을 특징으로하는 방법.
  18. 삭제
  19. 삭제
  20. 제14항에 있어서,
    상기 가용 전력이 상기 합보다 클 경우 각 제어채널의 송신전력을 증가시키는 과정을 더 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 송신전력 증가 과정은,
    상기 가용 전력이 상기 합보다 클 경우, 상기 가용전력과 상기 합의 비율을 이용해서 각 제어채널의 송신전력을 증가시키는 것을 특징으로 하는 방법.
  22. 삭제
  23. 삭제
  24. 제14항에 있어서, 상기 송신 전력 조정 과정은,
    m번째 제어채널에 할당할 수 있는 최대전력(PA,m)을 다음 수식과 같이 계산하는 과정과,
    상기 m번째 제어채널의 요구전력과 상기 최대전력 중 작은 값으로 상기 m번째 제어채널의 송신전력을 감소시키는 과정을 포함하는 것을 특징으로 하는 방법.
    Figure 112010004336528-pat00012
    여기서, m은 제어채널 인덱스를 나타내고, PA는 현재 시점에서의 가용 전력을 나타내며, M은 제어채널의 총 개수를 나타냄.
  25. 제14항에 있어서, 상기 이득 조정 과정은,
    송신 정보비트를 신호 매핑하는 과정과,
    상기 신호 매핑된 신호와 상기 이득값을 곱해 이득조정하는 과정과,
    상기 이득 조정된 신호와 해당 단말로 할당된 왈시부호를 곱해 제어채널 신호를 생성하는 과정을 포함하는 것을 특징으로 하는 방법.
  26. 제14항에 있어서,
    상기 이득 조정된 복수의 채널신호들을 칩 레벨 가산하는 과정과,
    상기 가산된 신호를 설정 횟수 반복하여 MAC채널 신호를 생성하는 과정과,
    상기 MAC채널 신호를 해당 시간구간을 통해 송신하는 과정을 더 포함하는 것을 특징으로 하는 방법.
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