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KR100955175B1 - 수직형 반도체 소자 및 그 제조 방법 - Google Patents

수직형 반도체 소자 및 그 제조 방법 Download PDF

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KR100955175B1
KR100955175B1 KR1020080023549A KR20080023549A KR100955175B1 KR 100955175 B1 KR100955175 B1 KR 100955175B1 KR 1020080023549 A KR1020080023549 A KR 1020080023549A KR 20080023549 A KR20080023549 A KR 20080023549A KR 100955175 B1 KR100955175 B1 KR 100955175B1
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forming
silicon
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pillar
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Abstract

본 발명은 수직형 반도체 소자 및 그 제조 방법을 개시한다.
본 발명의 수직형 반도체 소자 제조 방법은 실리콘 기판 상에 실리콘 기둥을 형성하는 단계; 상기 실리콘 기둥 표면에 게이트 전극물질을 형성하는 단계; 및 상기 실리콘 기둥 상측 표면의 게이트 전극물질을 제거하여 서라운딩 게이트 전극을 형성하는 단계를 포함하며, 이와 같이 본 발명은 서라운딩 게이트 전극을 형성시 필라를 등방성 식각하지 않고 필라의 표면에 스페이서를 형성하는 과정을 이용함으로써 필라를 가늘게 형성하더라도 필라가 쓰러지는 현상을 최소화할 수 있다. 이로써 보다 고집적화된 수직형 반도체 소자의 제조가 가능하도록 해준다.

Description

수직형 반도체 소자 및 그 제조 방법{Vertical semiconductor device and method for manufacturing the same}
본 발명은 수직형 반도체 소자에 관한 것으로서, 보다 상세하게는 서라운딩 게이트(surrounding gate) 전극의 형성 방법을 개선한 수직형 반도체 소자 제조 방법 및 그러한 방법을 이용하여 형성된 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다.
이러한 문제를 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나 반도체 메모리 소자 특히 디램(DRAM)의 집적 밀도가 기가 비트에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F:minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서 게이트 전극이 반도체 기판 상에 형성되는 게이트 전극 양측에 접합 영역이 형성되는 현재의 평면 트랜지스터 구조로는 채널 길이를 스케일링한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
도 1은 종래 수직형 반도체 소자에서 서라운딩 게이트 전극이 형성되기 전 필라(pillar)의 모습을 보여주는 도면이며, 도 2는 필라의 하부 외주면에 서라운딩 게이트가 형성된 모습을 보여주는 도면이다.
도 1을 참조하면, 하드마스크 패턴(101)을 식각 마스크로 실리콘 기판(106)을 소정 깊이만큼 식각하여 실리콘 기판(106)의 액티브 영역으로서의 필라(pillar) 상부(103)를 형성한다. 다음에 결과물의 전면에 스페이서용 질화막을 형성한 후 이 스페이서용 질화막(102)을 에치백(etch back)하여 하드마스크 패턴(101) 및 필라(103)의 측벽에 스페이서(102)를 형성한다.
다음에, 하드마스트 패턴(101) 및 스페이서(102)를 식각 마스크로 실리콘 기판(106)을 소정 깊이 식각하여 필라 상부(103)와 일체로 연결되는 필라 하부를 형성한다. 다음에, 필라 하부(104)를 등방성 식각하여 얇은 굵기의 채널부(104)를 형성한다. 이때. 필라 하부의 식각 정도는 후속 서라운딩 게이트 전극의 두께 정도가 되도록 한다.
다음에 도 2를 참조하면, 채널부(104)의 표면에 산화막(게이트 산화막)(108)을 형성한 후 그 결과물 상부에 폴리 실리콘과 같은 게이트 전극물질을 증착한다. 이어서, 산화막(108)을 식각 마스크로 이용하여 게이트 전극물질을 에치백(etch back) 함으로써 채널부(104)를 둘러싸며 기판 표면에 대해 수직한 형상을 갖는 서라운딩 게이트 전극(109)을 형성된다.
그런데, 도 1에서와 같이 필라에 국부적으로 굵기가 가는(단면적이 작은) 실리콘 기둥이 존재하는 경우 특히 굵기가 가는 실리콘 기둥이 필라의 하부에 존재하는 경우 구조적으로 매우 불안한 형태를 가지게 된다. 즉, 하부가 가는 기둥으로 이루어진 경우 상부의 기둥이 클수록 필라가 쓰러지거나 부러질 가능성이 높아지며, 그러한 경우 후속 공정 진행시 웨이퍼 위에 불순물을 형성하게 되어 수율을 감소시키는 원인이 되고 있다.
더욱이, 집적도가 증가 될수록 필라의 단면적을 더욱 감소시켜야 하는데, 필라의 단면적이 작아 질수록 필라를 등방성 식각하게 되면 필라가 부러질 가능성이 더욱 높아지게 된다.
따라서, 필라를 등방성 식각하여 서라운딩 게이트를 형성하는 것은 우수한 특성을 구비한 수직형 트랜지스터를 고집적화하는데 제약으로 작용하고 있다.
본 발명은 수직형 반도체 소자에서 서라운딩 게이트 전극의 형성 방법을 개선하여 보다 우수한 특성의 수직형 반도체 소자를 제공하고자 한다.
본 발명의 수직형 반도체 소자 제조 방법은
실리콘 기판 상에 실리콘 기둥들을 형성하는 단계;
상기 실리콘 기둥들의 표면에 게이트 전극을 형성하는 단계; 및
상기 실리콘 기둥들의 상측 표면의 게이트 전극을 제거하여 서라운딩 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 수직형 반도체 소자 제조 방법은 상기 실리콘 기둥들의 상부에 접속되는 스토리지 노드를 형성하는 단계를 더 포함한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 게이트 전극은 Ti, TiN, TaN, W, Al, Cu, WSix 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 게이트 전극은 등방성 식각 방식으로 제거되는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 실리콘 기둥 형성 단계는
실리콘 기판 상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 식각 마스크로 사용하 여 상기 패드 산화막과 상기 실리콘 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 게이트 전극 형성 단계는
상기 실리콘 기둥들의 표면에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상에 상기 게이트 전극물질을 증착하는 단계; 및
상기 실리콘 기둥들 사이에 증착된 상기 게이트 전극물질을 제거하여 실리콘 기둥들 사이를 전극 분리하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 게이트 전극물질은 Ti, TiN, TaN, W, Al, Cu, WSix 및 이들의 조합 중에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 게이트 전극물질 증착 단계는 기상 화학 증착법을 이용하여 상기 게이트 산화막 상에 다결정 실리콘을 증착하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 게이트 전극물질 증착 단계는 상기 다결정 실리콘을 증착시 상기 다결정 실리콘에 인(Ph) 또는 보론(B)을 도핑하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 서라운딩 게이트 전극 형성 단계는
상기 전극 분리된 실리콘 기둥들 사이의 실리콘 기판에 불순물을 이온 주입하여 매립 비트라인을 형성하는 단계;
상기 전극 분리된 게이트 전극 상에 질화막을 형성하는 단계;
상기 질화막을 식각 마스크로 상기 매립 비트라인을 제 1 방향으로 식각하여 소자 분리용 트렌치를 형성하는 단계;
상기 트렌치를 매립하며 상기 실리콘 기둥의 최상면 미만의 높이까지 제 1 절연막을 형성하는 단계; 및
상기 제 1 절연막에 의해 노출된 상기 질화막 및 상기 게이트 전극을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 불순물 이온 주입은 인(Ph)와 비소(As)를 주입하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 질화막은 SiH2Cl2 와 NH3를 원료 가스로 하여 저압 화학 증착법(LP CVD) 또는 원자층 증착법(Atomic Layer Deposition)으로 형성되는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 질화막은 50 Å ∼ 200 Å 범위의 두께를 갖는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법에서 상기 질화막 및 게이트 전극물질 제거는 등방성 식각 방식을 사용하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자 제조 방법은
상기 제 1 절연막을 제거하는 단계;
상기 트렌치를 매립하며 상기 서라운딩 게이트 전극 하부의 높이까지 제 2 절연막을 형성하는 단계;
상기 제 2 절연막에 의해 노출된 상기 질화막을 제거하는 단계; 및
상기 제 2 절연막상에 상기 서라운딩 게이트 전극들을 제 2 방향으로 연결하는 워드라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 수직형 반도체 소자는 상술한 제조 방법을 이용하여 형성된 반도체 소자인 것을 특징으로 한다.
본 발명은 수직형 반도체 소자 제조에서 서라운딩 게이트 전극을 형성시 필라를 등방성 식각하지 않고 스페이서를 형성하는 과정을 이용하여 필라의 표면에 게이트 전극을 형성함으로써 필라를 가늘게 형성하더라도 필라가 쓰러지는 현상을 최소화할 수 있으며, 이로써 보다 고집적화된 수직형 반도체 소자의 제조가 가능하도록 해준다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3 내지 도 18은 본 발명에 따른 수직형 반도체 소자 제조 방법을 설명하 기 위한 공정 단면도들이다.
먼저, 도 3을 참조하면, 실리콘 기판(201) 상에 패드 산화막(202) 및 하드마스크 패턴(203)을 형성한다. 이때, 하드마스크 패턴(203)은 실리콘 기판(201)과 식각선택비를 갖는 물질 예컨대 질화막을 포함한다.
다음에, 하드마스크 패턴(203)을 이용하여 패드 산화막(202)과 실리콘 기판(201)을 소정 깊이만큼 식각하여 필라(실리콘 기둥)(204)를 형성한다. 이 필라(204)는 후에 소스/드레인 및 채널 영역으로 사용되고 상부는 셀의 스토리지 노드(캐패시터)와 연결된다.
이때, 하드마스크 패턴(203)은 TEOS(Si(OC2H5)4 : Tetra Ethoxy Ortho Silicate) 또는 SiH4를 원료 가스로 하는 플라즈마 CVD(Chemical Vapor Deposition) 법을 이용하거나, SiO2 또는 SiH2Cl2 와 NH3를 원료 가스로 하는 실리콘 질화막을 저압 화학 증착법으로 증착하는 것이 바람직하다. 또는 TEOS를 원료 가스로 하는 일반 저압 화학 증착법을 이용하여도 무방하다. 이때, 증착된 SiO2 층의 두께는 500 Å ∼ 5000 Å 범위가 바람직하다. 더욱이, 하드마스크 패턴(203)은 그 식각 속도가 실리콘 기판(201)의 식각 속도에 비해 절반 이하인 물질을 사용하는 것이 바람직하다.
도 4를 참조하면, 도 3의 결과물 상에 전체적으로 게이트 산화막(205)과 게이트 전극(206)을 순차적으로 형성한다.
이때, 게이트 산화막(205) 형성시 실리콘 표면에 노출된 결정면이 다양하게 존재하므로 실리콘 산화속도가 실리콘 결정면에 무관한 방식의 산화법을 사용하는 것이 바람직하다.
그리고, 게이트 전극(206)은 후속 공정에서 잔류 될 게이트 전극 즉 형성하고자 하는 서라운딩 게이트 전극의 두께와 근사한 두께로 형성된다. 즉, 본 발명에서는 도 4에서와 같이 필라(204)의 표면을 전체적으로 감싸도록 증착된 게이트 전극(206) 중 일부를 서라운딩 게이트 전극으로 사용하기 때문에 게이트 전극(206)을 증착시 그 두께를 원하는 서라운딩 게이트 전극의 두께와 근사하게 형성한다.
이때, 게이트 전극(206)은 다결정 실리콘을 기상 화학 증착법을 이용하여 형성할 수 있다. 이러한 경우, 증착과 동시에 다결정 실리콘에 인(Ph), 보론(B) 등을 도핑시킬 수 있다. 또한, 서라운딩 게이트 형태의 채널은 문턱전압이 매우 낮아지므로 게이트 전극(206)으로 Ti, TiN, TaN, W, Al, Cu, WSix 또는 이들이 조합된 금속형 물질이나 P형 폴리실리콘 등이 사용될 수 있다.
다음에, 도 5를 참조하면, 게이트 전극(206)을 건식 식각하여 상부와 하부의 게이트 전극을 제거함으로써 수직형 트랜지스터들 간의 게이트 전극 분리를 진행한다. 다음에 게이트 산화막(205)의 특성 회복을 위해 열처리 또는 측벽 산화 공정을 진행하는 것이 바람직하다.
다음에, 비트라인으로 사용할 전극(BBL)(207)을 형성하기 위해 N 타입 불순물을 사용하여 필라들(204) 사이의 실리콘 기판(201) 내에 이온 주입을 수행한다. 이때 주로 Ph와 As를 이온 주입시킨다.
다음에, 도 6을 참조하면, 도 5의 결과물 상에 박막의 실리콘 질화막(208)을 증착하고 그 전면에 다시 절연막(209)을 증착한 후 절연막(209)을 식각하여 평탄화한다. 이때, 실리콘 질화막(208)은 SiH2Cl2와 NH3를 원료 가스하여 저압 화학 증착법(LP CVD) 또는 원자층 증착법(ALD:Atomic Layer Deposition)을 이용함으로써 그 두께를 용이하게 조절할 수 있도록 하는 것이 바람직하다. 이러한 실리콘 질화막(208)의 두께는 50 Å ∼ 200 Å 범위가 바람직하다.
그리고, 절연막(209)으로는 BPSG(Boro-phospho Silicate Glass)막이 사용되는 것이 바람직하다.
다음에, 도 7을 참조하면, 질화막(208)을 식각 마스크로 사용하여 절연막(209) 및 실리콘 기판(201)을 순차적으로 식각함으로써 소자 분리를 위한 트렌치 T를 형성한다. 도 8은 도 7에 대한 평면도로, 불순물이 이온 주입된 전극(207)이 트렌치 T에 의해 분리되어 메트릭스 형태로 배열된 복수의 필라들(204)을 제 1 방향으로 전기적으로 연결시킴으로써 비트라인(BBL)을 형성하고 있음을 보여주고 있다.
다음에, 도 9를 참조하면, 도 8에서 식각된 트렌치 T를 다시 절연막(210)으로 도포한다. 이때, 트렌치 T를 절연막(210)으로 도포하기 이전에 먼저 노출된 실리콘 표면을 열처리하여 열산화막(미도시)을 형성 공정을 진행하는 것이 바람직하다. 이러한 열산화는 200 ℃ ∼ 1000 ℃의 범위에서 O2, H2O, H2, O3 등의 기체가 포함된 분위기에서 실리콘을 산화시킨다.
이어서, 도 10을 참조하면, 도 9의 결과물에 대해 건식 식각을 수행하여 절 연막(209, 210)을 식각한다. 이때, 트렌치 T에 매립된 절연막(210)은 소정 깊이(후속 공정에서 서라운딩 게이트를 형성하고자 하는 깊이)까지만 식각을 진행한다.
다음에, 도 11을 참조하면, 도 10의 결과물에서 절연막(210)에 의해 매립되지 않은 부분의 질화막(208) 및 게이트 전극(206)을 순차적으로 제거한다. 이로써, 필라(204)의 상부(필라의 최상면으로부터 소정 정도 하향된 부분)는 게이트 전극(206)에 의해 둘러싸여지지 않게 된다. 즉, 후속 공정에 의해 필라(204)의 최상면에 형성될 스토리지 노드(LPC)와 서라운딩 게이트 전극(206)이 중첩되지 않도록 필라(204)의 상부에 오프셋부를 형성한다. 그리고, 질화막(208) 및 게이트 전극(206)을 식각하는 방법으로는 습식 식각과 같은 등방성 식각 방식을 진행하는 것이 바람직하다.
다음에, 도 12를 참조하면, 도 11의 결과물에서 노출된 게이트 산화막(205) 즉 하드마스크 패턴(203)의 측벽 및 필라(204)에서 게이트 전극(206)으로 둘러싸이지 않은 측벽에 다시 실리콘 질화막(211)을 증착한다. 이때, 실리콘 질화막(211)의 두께는 기 증착된 실리콘 질화막(208) 보다 두껍도록 하는 것이 바람직하다.
그리고, 소자 분리영역에 매립된 절연막(210)을 제거한다.
다음에, 도 13을 참조하면, 도 12의 결과물 상에 다시 전체적으로 절연막(212)을 증착한 후 평탄화를 진행한다.
다음에, 도 14 및 도 15를 참조하면, 도 15에서와 같이 제 1 방향으로 연장되는 비트라인(207)의 패터닝과 교차되는 제 2 방향으로 서라운딩 게이트 전극(206)들을 연결하기 위한 다마신 워드라인(DWL)이 형성될 자리(213)를 패터닝한 후 도 14와 같이 절연막(212)을 식각한다.
다음에, 도 16을 참조하면, 도 14의 결과물에서 절연막(212)에 의해 노출된 질화막(208, 211)들 즉 기둥 측벽에 증착된 질화막(208, 211)들을 제거한다. 다음에, 그 결과물 상에 다마신 워드라인을 형성하기 위한 워드라인 전극물질(214)을 증착한 후 산화막(205)이 노출될 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행한다. 이때, 기 형성된 전극물질인 서라운딩 게이트 전극(206)과 워드라인 전극물질(214) 사이의 계면에 절연막이 형성되지 않도록 한다.
다음에, 도 17을 참조하면, 워드라인 전극물질(214)에 대해 건식 식각 공정을 진행하여 소정 깊이만큼 제거한다. 이때, 바람직하게는 도 17과 같이 워드라인 전극물질(214)을 서라운딩 게이트 전극(206)의 높이 만큼 식각하여 필라(204) 상부에 전극물질이 남지 않도록 한다.
다음에, 도 18을 참조하면, 도 17의 결과물 상에 절연막(215)을 형성한 후 절연막(215)과 하드마스크 패턴(203)을 제거하여 평탄화한다. 다음에, 그 결과물 상부에 식각 스토퍼(실리콘 질화막)(216) 및 절연막(217)을 형성한 후 식각 스토퍼(216) 및 절연막(217)을 선택적으로 제거하여 필라(204)의 표면을 노출시키는 개구부를 형성한다. 그리고, 그 개구부에 플러그 물질(예컨대, 불순물이 주입된 실리콘)을 매립함으로써 필라(204)와 전기적으로 연결되는 콘택 플러그(218)를 형성한다.
이어서, 콘택 플러그(218) 상에 스토리지 노드(미도시)를 형성한다.
이처럼, 본 발명은 종래와 같이 필라를 등방성 식각하여 서라운딩 게이트를 형성하지 않고, 스페이서를 형성 과정을 이용하여 필라 표면에 게이트 전극물질을 증착한 후 이를 부분적으로 제거하여 서라운딩 게이트를 형성함으로써 필라를 가늘게 형성하더라도 필라가 쓰러지는 현상을 최소화할 수 있다.
상술한 실시예에서는, 하드마스크 패턴(203)을 이용하여 실리콘 기판(201)을 식각함으로써 실리콘 기둥인 필라를 형성하는 방법을 설명하고 있으나, 이에 한정되는 것은 아니다.
예컨대, 실리콘 기판에 금(Au)을 증착하여 이를 촉매제를 사용하고 실란(silane) 가스 분위기에서 VLS(Vapor-Liquid-Solid) 공정을 수행함으로써 실리콘 기판 상에 원하는 소정의 높이까지 실리콘 기둥들을 성장시키는 융기된 소오스/드레인(Elevated Source-Drain) 방법을 사용할 수도 있다.
도 1은 종래 수직형 반도체 소자에서 서라운딩 게이트 전극이 형성되기 전 필라(pillar)의 모습을 보여주는 도면.
도 2는 도 1에서 필라의 하부 외주면에 서라운딩 게이트가 형성된 모습을 보여주는 도면.
도 3 내지 도 18은 본 발명에 따른 수직형 반도체 소자 제조 방법을 설명하기 위한 공정 단면도들.

Claims (15)

  1. 실리콘 기판 상에 실리콘 기둥들을 형성하는 단계;
    상기 실리콘 기둥들의 표면에 각 실리콘 기둥별로 전극이 분리된 게이트 전극을 형성하는 단계;
    상기 실리콘 기둥들 사이의 상기 실리콘 기판 내에 매립 비트라인을 형성하는 단계;
    상기 매립 비트라인 상부의 상기 실리콘 기둥들 사이에 상기 실리콘 기둥의 최상면 미만의 높이까지 제 1 절연막을 형성하는 단계; 및
    상기 제 1 절연막에 의해 노출된 상기 실리콘 기둥들의 상측 표면의 게이트 전극을 제거하여 서라운딩 게이트 전극을 형성하는 단계를 포함하는 수직형 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 실리콘 기둥들의 상부에 접속되는 스토리지 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 게이트 전극은 Ti, TiN, TaN, W, Al, Cu, WSix 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 전극은 등방성 식각 방식으로 제거되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  5. 제 1항에 있어서, 상기 실리콘 기둥 형성 단계는
    실리콘 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 패드 산화막과 상기 실리콘 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  6. 제 1항에 있어서, 상기 게이트 전극 형성 단계는
    상기 실리콘 기둥들의 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 상기 게이트 전극물질을 증착하는 단계; 및
    상기 실리콘 기둥들 사이에 증착된 상기 게이트 전극물질을 제거하여 실리콘 기둥들 사이를 전극 분리하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  7. 제 6항에 있어서, 상기 게이트 전극물질 증착 단계는
    기상 화학 증착법을 이용하여 상기 게이트 산화막 상에 다결정 실리콘을 증착하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  8. 제 7항에 있어서, 상기 게이트 전극물질 증착 단계는
    상기 다결정 실리콘을 증착시 상기 다결정 실리콘에 인(Ph) 또는 보론(B)을 도핑하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  9. 제 6항에 있어서, 상기 매립 비트라인 형성 단계는
    상기 전극 분리된 실리콘 기둥들 사이의 실리콘 기판에 불순물을 이온 주입하여 비트라인 영역을 형성하는 단계;
    상기 전극 분리된 게이트 전극 상에 질화막을 형성하는 단계; 및
    상기 질화막을 식각 마스크로 상기 비트라인 영역을 제 1 방향으로 식각하여 소자 분리용 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 불순물 이온 주입은 인(Ph)와 비소(As)를 주입하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  11. 제 9항에 있어서,
    상기 질화막은 SiH2Cl2 와 NH3를 원료 가스로 하여 저압 화학 증착법(LP CVD) 또는 원자층 증착법(Atomic Layer Deposition)으로 형성되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  12. 제 9항에 있어서,
    상기 질화막은 50 Å ∼ 200 Å 범위의 두께를 갖는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  13. 제 9항에 있어서,
    상기 질화막 및 게이트 전극물질 제거는 등방성 식각 방식을 사용하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  14. 제 9항에 있어서,
    상기 제 1 절연막을 제거하는 단계;
    상기 트렌치를 매립하며 상기 서라운딩 게이트 전극 하부의 높이까지 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막에 의해 노출된 상기 질화막을 제거하는 단계; 및
    상기 제 2 절연막상에 상기 서라운딩 게이트 전극들을 제 2 방향으로 연결하는 워드라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  15. 상기 제 1항의 제조 방법을 이용하여 형성된 반도체 소자.
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