KR100938254B1

KR100938254B1 - 에피택셜 성장 강자성체-반도체 접합을 이용한 스핀트랜지스터

Info

Publication number: KR100938254B1
Application number: KR1020070129952A
Authority: KR
Inventors: 구현철; 한석희; 장준연; 김형준; 김경호
Original assignee: 한국과학기술연구원
Priority date: 2007-12-13
Filing date: 2007-12-13
Publication date: 2010-01-22
Anticipated expiration: 2027-12-13
Also published as: US20090152606A1; US8053851B2; KR20090062601A

Abstract

본 발명의 일 측면은, 내부에 채널층이 형성된 반도체 기판부; 상기 반도체 기판부 상에 에피택셜 성장되어 결정 이방성에 의해 상기 채널층의 길이 방향(채널 방향)으로 자화된 강자성체 소스 및 드레인 - 상기 소스 및 드레인은 상기 채널 방향으로 서로 이격되어 배치되고, 상호 동일한 방향으로 자화됨 - ; 및 상기 반도체 기판부와 절연되도록 상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되고 상기 채널층을 통과하는 전자의 스핀을 조절하는 게이트;를 포함하는, 스핀 트랜지스터를 제공한다.

스핀 트랜지스터

Description

에피택셜 성장 강자성체-반도체 접합을 이용한 스핀 트랜지스터{Spin Transistor Using Epitaxial Ferromagnet-semiconductor Junction}

본 발명은 스핀 트랜지스터(spin transistor)에 관한 것으로서, 특히 강자성체의 에피택셜 결정성장 방향에 의해 소스 및 드레인의 자화 방향을 구현함으로써 소자의 소형화 및 고밀도 집적화에 유리한 스핀 트랜지스터에 관한 것이다.

대부분의 집적회로 기술에서 대표적인 전자소자는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 기반으로 하여 제작되고 있다. DRAM(Dynamic Random Access Memory)이나 플래시(FLASH) 메모리 등의 메모리 소자는 물론, 주문형 반도체 회로, 마이크로 프로세서 및 논리회로는 MOSFET의 온/오프(on/off) 동작을 기본으로 하여 동작한다.

MOSFET은 그 소비전력과 면적을 더 이상 저감시키기가 어렵고, 게이트 산화막의 물리적 한계에 직면해 있다. 이를 개선하기 위한 차세대 소자들 중에, 전자 스핀의 세차운동(precession)을 전압으로 제어하는 소자가 있다. 이러한 소자 중 스핀 트랜지스터는 소스 및 드레인과 이들을 이어주는 채널을 포함하는데, 전자 스핀 방향의 제어를 통해 온/오프 동작을 행하고 이를 스위칭 소자, 논리회로 등에 이용하려 하고 있다. 기존의 반도체 기반의 FET 소자가 전기장을 이용하여 반도체 내의 전하를 제어하는데 비해, 스핀 트랜지스터는 전하와 스핀을 동시에 제어할 수 있다.

종래 제안된 Datta-Das 스핀 트랜지스터(Applied phisics letter, vol 56, 665, 1990) 및 "Magnetic spin injected field effect transisor and method of operation"라는 제목의 미국특허 제5,654,566호에 개시된 유사한 스핀 트랜지스터는 강자성체(소스)로부터 반도체로 또는 반도체로부터 강자성체(드레인)로 스핀의 주입이 필요하다. 이러한 스핀 주입시 전자 스핀의 방향을 결정하는 강자성체(소스, 드레인)는, 형상 이방성(shape anisotropy)를 이용하여 채널 방향으로 자화되어 있기 때문에, 강자성체 소스 및 드레인은 채널 방향으로 길게 연장된 형상을 갖게 되고 이에 따라 소자의 크기(또는 길이)가 채널 방향으로 커질 수 밖에 없다. 이러한 스핀 트랜지스터는 고밀도 소자 구현에 어려움이 있으며, 반도체(기판부)와 강자성체(소스, 드레인)의 계면의 이질성으로 인한 문제(예컨대, 스핀 주입 효율의 열화)가 발생한다.

본 발명의 일 과제는, 소형화 및 고밀도 집적화에 유리하고 반도체 기판부와 강자성체 소스 및 드레인의 계면 이질성이 저감된 스핀 트랜지시터를 제공하는 것이다.

본 발명의 다른 일 과제는, 소형화 및 고밀도 집적화에 유리하고 반도체 기판부와 강자성체 소스 및 드레인의 계면 이질성이 저감된 스핀 트랜지스터의 제조 방법을 제공하는 것이다.

스핀 분극된 전자는 상기 소스로부터 상기 채널층으로 주입되고, 상기 채널 층을 통과하고, 상기 드레인으로 주입된다. 상기 전자의 스핀은 채널층 통과시 상기 게이트의 전압에 따라 스핀궤도 결합 유도 자장에 의해 상기 유도 자장에 수직인 평면에서 세차운동(precession)을 한다.

본 발명의 실시형태에 따르면, 상기 소스 및 드레인은 결정자기 이방성(magnetocrystalline anisotropy)에 따른 자화 용이축이 상기 채널층의 길이 방향에 평행할 수 있다. 일례로서, 상기 반도체 기판부의 상부는 GaAs이고, 상기 소스 및 드레인은 hcp-Co(hexagonal close packed Cobalt:조밀육방격자 코발트)이고, hcp-Co의 c축이 상기 GaAs의 [1 1 0] 방향을 향할 수 있다.

본 발명의 실시형태에서, 상기 소스 및 드레인의 자화 용이축을 상기 채널층의 길이 방향으로 향하도록 상기 소스 및 드레인의 결정 방향을 조절하기 위한 결정 방향 조정막이 상기 강자성체 소스 및 드레인과 상기 반도체 기판부 사이에 배치될 수 있다. 일례로서, 상기 반도체 기판부의 상부는 GaAs이고, 상기 소스 및 드레인은 hcp-Co이고, 상기 소스 및 드레인과 GaAs 사이에 Cr으로 된 결정 방향 조정막이 배치될 수 있다.

본 발명의 실시형태에 따르면, 상기 채널층은 2차원 전자가스층 또는 2차원 전자가스 구조를 이룰 수 있다. 이러한 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성될 수 있다.

상기 반도체 기판부는, 상기 2차원 전자가스 구조의 채널층을 샌드위칭하는 하부 클래딩층 및 상부 클래딩층을 포함할 수 있다. 상기 하부 클래딩층은 제1 하부 클래딩층과, 상기 제1 하부 클래딩층 아래에 형성되어 상기 제1 하부 클래딩층보다 큰 밴드갭을 갖는 제2 하부 클래딩층을 포함하고, 상기 상부 클래딩층은 제1 상부 클래딩층과, 상기 제1 상부 클래딩층 위에 형성되어 상기 제1 상부 클래딩층보다 큰 밴드갭을 갖는 제2 상부 클래딩층을 포함할 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 반도체 기판부는 상기 소스 및 드레인과 접하는 접촉면으로부터 상기 채널층에 이르기까지 n-도프된 다층으로 구성되며, 상기 n-도프의 다층은 위로부터 아래층으로 갈수록 도핑 농도가 낮고, 상기 n-도프의 다층의 최하층부는 상기 채널층으로 사용될 수 있다. 이 경우, 상기 n-도프의 다층의 최상층부는 상기 소스 및 드레인과 쇼트키 장벽(schottky barrier)를 형성할 수 있다. 일례로서, 상기 n-도프된 다층은 아래로부터 순차적으로 적층된 제1 내지 제3 n-AlGaAs(또는 n-GaAs)층을 포함하고, 제1 n-AlGaAs(n-GaAs)층의 도핑 농도는 제2 n-AlGaAs(n-GaAs)층의 도핑 농도보다 낮고, 제2 n-AlGaAs(n-GaAs)층의 도핑 농도는 제3 n-AlGaAs(n-GaAs)층의 도핑 농도보다 낮다.

상기 반도체 기판부는, 상기 채널층의 길이 방향에 따라 양측부가 제거된 리지 구조를 갖고, 상기 리지 구조에 의해 채널의 폭이 한정될 수 있다. 상기 리지 구조의 제거된 양측부에는 평탄화를 위한 절연막이 형성될 수 있다.

본 발명의 다른 측면은, 내부에 채널층이 형성된 반도체 기판부를 마련하는 단계; 상기 반도체 기판부 상에 강자성체층을 에피택셜 성장시키는 단계; 상기 강자성체층과 반도체 기판부를 패터닝하여 상기 채널층의 길이 방향과 폭(채널폭)을 한정하는 단계; 상기 강자성체층을 패터닝하여 상기 채널층의 길이를 따라 상호 이격 배치된 소스 및 드레인을 한정하는 단계; 상기 소스 및 드레인 사이에서 상기 반도체 기판부 상에 게이트 절연막과 게이트를 형성하는 단계;를 포함하고, 상기 강자성체층의 에피택셜 성장 단계에서, 상기 강자성체층은 결정 이방성에 의해 상기 채널층의 길이 방향으로 자화되도록 결정 성장되는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법을 제공한다.

본 발명의 실시형태에 따르면, 상기 강자성체층 에피택셜 성장 단계는, 분자선 에피택시(Molecular Beam Epitaxy: MBE) 성장에 의해 실행될 수 있다.

본 발명의 실시형태에 따르면, 상기 강자성체층의 에피택셜 성장 단계에서, 상기 강자성체층은 결정자기 이방성에 따른 자화 용이축이 상기 채널층의 길이 방향에 평행하게 되도록 결정 성장될 수 있다. 일례로서, 상기 반도체 기판부의 상부는 GaAs로 형성되고, 상기 강자성체층 에피택셜 성장 단계는, hcp-Co층을 에피택셜 성장시키되, 상기 hcp-Co의 c축이 상기 GaAs의 [1 1 0] 방향을 향하도록 에피택셜 성장시키는 단계를 포함할 수 있다.

본 발명의 일 실시형태에서, 상기 반도체 기판부 마련 단계와 상기 강자성체층 에피택셜 성장 단계 사이에, 상기 강자성체층의 자화 용이축을 상기 채널층의 길이 방향으로 향하도록 하기 위한 결정 방향 조정막을 상기 반도체 기판부 상에 형성하는 단계를 더 포함할 수 있다. 일례로서, 상기 반도체 기판부의 상부는 GaAs로 형성되고, GaAs 반도체 상에 결정 방향 조정막으로서 Cr막을 형성하고, 강자성체층으로서 hcp-Co를 형성할 수 있다.

본 발명에 따르면, 결정 이방성에 의해 채널 방향으로 자화된 에피택셜 성장 강자성체 소스 및 드레인을 이용함으로써, 소스 및 드레인의 길이를 용이하게 감소시킬 수 있고 이에 따라 소자를 소형화, 고밀도화시킬 수 있다. 또한 양질의 반도체-강자성체 계면을 형성함으로써 스핀 분극된 전자의 주입 효율을 높일 수 있고, 소스와 드레인 간의 중심 거리도 줄일 수 있어 트랜지스터 효율을 높일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다.

도 1은 본 발명의 실시형태에 따른 스핀 트랜지스터를 나타내는 사시도이다. 도 1을 참조하면, 스핀 트랜지스터(100)는 채널층(107)을 갖는 반도체 기판부(110)와, 그 위에 서로 이격 배치된 강자성체 소스(121) 및 드레인(122)을 포함한다. 소스(121)와 드레인(122) 사이에는 반도체 기판부(110) 상에 게이트(150)가 배치되어 있다. 게이트(150)는 SiO₂등 게이트 절연막(140)에 의해 반도체 기판부(10)로부터 절연되어 있다.

후술하는 바와 같이, 소스(121)와 드레인(122)은 상호 동일한 방향으로 자화되어 있으며, 특히 채널층의 길이 방향, 즉 채널 방향(x 방향)으로 자화되어 있다. 이러한 소스(121)와 드레인(122)의 자화방향을 구현하기 위해, 강자성체의 결정 이방성 또는 결정자기 이방성(magnetocrystalline anisotropy)이용하고, 특정 결정 방향으로의 자화를 위해 반도체 기판부(110) 상에서 에피택셜 성장된 강자성체를 사용한다.

더 구체적으로 말해서, 반도체 기판부(110) 상에 에피택셜 성장된 소스 및 드레인(121, 122)은, 결정자기 이방성에 따른 자화 용이축이 채널 방향(x 방향)과 평행하도록 소스 및 드레인(121, 122)의 결정 성장 방향이 정해진다. 이와 같이 에피택셜 성장된 강자성체의 결정 방향에 의해 자화방향을 정함으로써, 강자성체 소 스 및 드레인(121, 122)은, 형상 이방성을 이용한 종래 스핀 트랜지스터(예컨대, Datta와 Das에 의해 제안된 스핀 트랜지스터)에서와는 달리, 결정 성장에 의해 그 자화방향이 직접 결정된다.

따라서, 스핀 트랜지스터(100)는 형상 이방성을 이용할 필요가 없고 소스 및 드레인(121, 122)의 길이를 대폭적으로 줄일 수 있다. 결국, 스핀 트랜지스터 소자의 소형화, 스핀 트랜지스터들을 채용한 전자 소자의 고집적화를 용이하게 구현할 수 있게 된다. 뿐만 아니라, 길이가 줄어든 소스 및 드레인(121,122)을 채용함으로써, 소스와 드레인의 중심간 거리가 감소되어 트랜지스터 효율 자체가 높아진다.

예를 들어, 강자성체(소스,드레인)과 접하는 반도체 기판부(110)의 상부가 GaAs로 형성된 경우, 통상 채널 방향은 GaAs 결정 기준으로 [1 1 0] 방향으로 정한다. 이 때, GaAs 상에서 에피택셜 성장된 hcp-Co(hexagonal close packed Cobalt:조밀육방격자 코발트)와 같은 강자성체는 결정 이방성에 의해 [1 1 0] 방향(GaAs 결정을 기준으로 한 방향)으로 자화될 수 있다. 이는 GaAs 상에 에피택셜 성장된 hcp-Co의 자화 용이축인 c축이 상기 [1 1 0] 방향으로 향하기 때문이다.

상기 스핀 트랜지스터(100) 동작시, 스핀 분극된 전자가 소스(121)로부터 채널층(107)으로 주입된다. 채널층(107)으로 주입된 전자는 채널층(107)을 통과하고 게이트 전압(Vg)에 의해 그 전자의 스핀이 제어된다. 스핀 분극된 전자는 채널 층(107)을 따라 진행한 후 강자성체 드레인(121)으로 주입된다. 채널층(107)을 지나가는 전자의 웨이브 벡터(k: x 방향)와 수직한 전계(E: z 방향)가 존재하면 스핀궤도 결합(spin-orbit coupling)에 의해 H_R ∝ k×E와 같이 표시되는 자기장(y 방향)이 발생하는데 이를 라쉬바(Rashba) 효과라 한다. 예를 들어, 전류가 x방향으로 (k_x) 진행하고 게이트 전압에 의해 전계가 z 방향으로 (E_z) 가해지면 y 방향으로 스핀궤도 결합 유도 자장(H_R)이 생긴다. 채널층(107)을 통과하는 전자 스핀은, 스핀궤도 결합 유도자장(H_R)을 축으로 하여 프리세션(precession), 즉 세차운동을 한다.

도 2는 본 발명의 실시형태에 따른 스핀 트랜지스터의 반도체 기판부(110)를 나타내는 단면도이다. 도 2를 참조하면, 반도체 기판부(110)는 반절연성 InP 기판(101) 상에 순차 적층된 InAlAs 버퍼층(102), n-도프 InAlAs 전하 공급층(104), 언도프 InGaAs/InAlAs 하부 클래딩층(105), InAs 채널층(107), 언도프 InAlAs/InGaAs 상부 클래딩층(5') 및 InAs 캡핑층(6)을 포함한다.

하부 및 상부 클래딩층(105, 105') 각각은, 언도프 InGaAs층(105a, 105a')과 InAlAs층(105b, 105b')의 2중 클래딩 구조로 되어 있다. 즉, 하부 클래딩층(105)은 InGaAs로 된 제1 하부 클래딩층(105a)과 그 아래에 형성되고 InAlAs로 된 제2 하부 클래딩층(105b)으로 이루어져 있다. 또한 상부 클래딩층(105')은 InGaAs로 된 제1 상부 클래딩층(105a')와 그 위에 형성되고 InAlAs로 된 제2 상부 클래딩층(105b') 으로 이루어져 있다. 제2 하부 클래딩층(105b)은 제1 하부 클래딩층(105a)보다 큰 에너지 밴드갭을 갖고, 제2 상부 클래딩층(5b')은 제1 상부 클래딩층(5a')보다 큰 에너지 밴드갭을 갖는다.

채널층(107)은 상하부 클래딩층(105, 105')의 에너지 배리어에 의해 양자우물을 형성한다. 특히 2중 클래딩 구조의 상부 및 하부 클래딩층(105, 105')에 의해 전자가 채널층(107)에 갇히고, 채널층(107)은 2차원 전자가스(2-DEC)층을 형성하게 된다. 이러한 2차원 전자가스층에서는 전자 이동도가 매우 높을 뿐만 아니라 스핀-궤도 결합 효과도 높다. 채널층(107)으로서 InAs을 사용하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 2차원 전자가스 구조를 갖는 채널층으로서 GaAs, InGaAs 또는 InSb 등을 사용할 수도 있다.

n-도프 InAlAs 전하 공급층(104)은 채널층(107) 아래에 형성되어 채널층(107)에 전하를 공급해주며, InAlAs 버퍼층(102)은 InP 기판(101)과 하부 클래딩층(105) 간의 격자 불일치를 완화시킨다. 또한, 반도체 기판부(110)의 맨 위에 있는 InAs 캡핑층(106)은 공정 도중 발생할 수 있는 반도체 기판부(110)의 산화와 변성을 방지하는 역할을 한다.

또한 채널층은 n-도프 반도체층으로 형성할 수 있는데, 이 경우, GaAs, InAs, AlAs, InGaAs, AlGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선 택된 재료로 형성될 수 있다.

소스(121) 및 드레인(122)은 자화된 강자성체로 형성될 수 있는데, 예를 들어, Fe, Co, Ni, CoFe, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 금속으로 형성될 수 있다. 이와 달리, 소스(121) 및 드레인(122) 중 적어도 하나는 (Ga, Mn)As, (In, Mn)As 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 반도체 재료를 사용하여 형성될 수도 있다. 전술한 바와 같이, 소스 및 드레인(121, 122)의 자화 방향을 채널층(107)의 길이방향과 평행하도록 하기 위해 에피택셜 성장된 강자성체(121, 122)의 결정 이방성을 이용한다.

도 3은 본 발명의 다른 실시형태에 따른 스핀 트랜지스터의 반도체 기판부를 나타낸 단면도이다. 도 3을 참조하면, 반도체 기판부(110)는 n-도프의 다층 구조(207, 205, 206)를 포함한다. 이 n-도프 다층 구조(207, 205, 206)는 위로부터 아래로 갈수록 도핑 농도가 낮아지고 n-도프 다층 구조(207, 205, 206)의 최하층(207)은 채널층이 된다. 또한, 강자성체(121, 122)와 접촉하는 최상부의 n-도프 층(206)은 강자성체와 쇼트키 장벽(schottky barrier)를 형성한다. 이러한 쇼트키 장벽은 스핀 전자의 주입 효율을 증가시키는 데 기여한다. 상술한 n-도프 다층 구조(207, 205, 206)는 n-AlGaAs 또는 n-GaAs로 형성될 수 있고, 채널층(207)은 예컨대, 약 30nm의 두께, 그 위의 층들(205, 206)은 각각 약 10nm의 두께를 가질 수 있으나 응용례나 필요에 따라 그 두께는 달라질 수 있다.

도 4는 결정 방향 조정층(216)을 구비한 실시형태를 나타낸 단면도이다. 도 4에 도시된 바와 같이, 반도체 기판부(210)와 강자성체(121, 122) 사이에 결정 방향 조정층(216)을 배치함으로써 강자성체(121, 122)의 자화 용이축을 특정 방향(특히, 채널 방향)으로 더 잘 정렬시킬 수 있다.

예를 들어, GaAs 반도체 상에서 hcp-Co를 에피택셜 성장시켜 소스 및 드레인용 강자성체를 형성하고자 할 경우, 미리 GaAs 반도체 상에 결정 방향 조정층(216)으로서 Cr막을 형성하고, 그 위에서 hcp-Co를 에피택셜 성장시킬 수 있다. 이 경우, hcp-Co의 자화 용이축인 c축은 채널방향에 더욱 잘 라인 업(line-up)될 수 있다.

이하 도 5a 내지 도 5f를 참조하여 본 발명의 실시형태에 따른 스핀 트랜지스터의 제조 공정을 설명한다.

먼저, 도 5a를 참조하면, 도 2 또는 3에 도시된 바와 같은 적층 구조를 갖는 반도체 기판부(110, 210)를 마련한 후, 그 위에 강자성체층(120)을 에피택셜 성장시킨다. 강자성체층(120)의 에피택셜 성장시, 결정 이방성에 의해 특정 방향(채널 방향)으로 자화되도록 결정 성장 방향을 정하여 강자성체층(120)을 결정 성장시킨다. 예컨대, 전술한 바와 같이 hcp-Co의 c축이 GaAs의 [1 1 0] 방향을 향하도록 GaAs 반도체 상에 hcp-Co 강자성체를 에피택셜 성장시킬 수 있다. 강자성체층(120)의 결정 성장 공정은 반도체 기판부 제작후 진공을 깨드리지 않은 상태로 연속하여 실행할 수 있고, 특히 MBE(분자선 에피택시) 성장에 의해 실행될 수 있다. 이러한 에피택셜 성장에 의해 강자성체층(120)은 직접 그 자화방향이 특정 방향(채널 방향)으로 향하게 된다. 도 4에 도시된 바와 같이 강자성체를 성장시키기 전에 강자성체의 결정 성장 방향을 조정하도록 Cr 등의 결정성장 조정막(216)을 형성할 수도 있다.

다음으로, 도 5b에 도시된 바와 같이, 리소그래피(lithography) 공정과 이온밀링(ion-milling) 등의 식각 공정을 이용하여 강자성체층(120) 및 반도체 기판부(110)를 패터닝함으로써, 채널 길이 방향과 채널폭을 한정한다. 도시된 바와 같이, 채널 영역 양측의 반도체 및 강자성체(110, 107)를 채널 깊이보다 깊게 제거하여 기판부 및 강자성체(110, 107)에 리지(ridge) 구조를 형성할 수 있다. 이 리지 구조에 의해 2차원 전자가스의 채널층(107)이 한정된다. 리지 구조에 의해 한정된 채널층(107)의 폭은 사용목적에 따라 100nm ~ 800nm 정도일 수 있다.

다음으로, 도 5c에 도시된 바와 같이, 평탄화를 위해 도 5b의 결과물에서 리지 구조의 양측부(제거된 부분)에 절연막(108)을 형성한다. 예를 들어 TaO_X 또는 SiO₂와 같은 산화물로 상기 절연막(108)을 형성할 수 있다. 이 절연막(108)은 이웃 하는 채널로부터의 절연 역할을 할 수 있다.

다음으로, 도 5d에 도시된 바와 같이, 전자빔 리소그래피와 이온 밀링 등의 식각 공정을 이용하여 강자성체층(120)을 패터닝함으로써, 소스와 드레인(121, 122)을 한정한다(또는 정의한다). 전술한 바와 같이, 강자성체층(120)은 그 자체의 결정 성장에 의해 자화방향이 채널 방향과 평행하기 때문에, 강자성체층(120)의 패터닝에 의해 한정된 강자성체 소스 및 드레인(121, 122)은 모두 동일한 방향으로 채널의 길이 방향과 평행한 상태로 있다.

다음으로, 도 5e를 참조하면, 자성체가 없는 부분을 산화물 등의 절연막(118)으로 채워 도 5d의 결과물을 평탄화시킨다. 그 후 도 5f에 도시된 바와 같이, 도 5e의 결과물 상에 SiO₂ 등의 게이트 절연막(140)과 Al 또는 Au 등의 게이트(150)를 형성한다. 이에 따라, 스핀 트랜지스터 소자를 얻게 된다. 게이트 절연막(140)은 게이트에서 전류가 직접적으로 반도체로 누설되지 않게 하기 위해 사용된다.

도 6 및 7을 참조하여 상술한 스핀 트랜지스터의 동작을 설명한다. 전자는 소스(121)로부터 채널층(107)을 통해 드레인(122)으로 흐른다.

먼저 도 6에 도시된 바와 같이, 게이트(150)에 전압(Vg = V₀)가 가해지면, y방향의 스핀-궤도 결합 유도 자장(H_R)이 발생되고 이에 따라 스핀 전자는 유도 자장(H_R)을 축으로 하여 x-z 평면에서 프리세션(세차운동)을 하고 드레인(122)에 도착한다. 게이트 전압(V₀)에 의해 프리세션 각도가 제어되어 전자가 드레인(122)에 도착할 때 전자의 스핀 방향이 드레인(122)의 자화방향과 동일하게 된다(평행). 드레인(23)에 도달하는 전자 스핀이 드레인(23)의 자화방향과 평행하면, 스핀 트랜지스터는 낮은 저항을 나타내고 온(on) 상태로 된다.

이에 반하여, 도 7에 도시된 바와 같이, 게이트 전압(Vg = V₁)을 통한 프리세션 각도의 제어에 의해 드레인(122)에 도착한 전자 스핀의 방향이 드레인(122)의 자화방향과 반대방향이 되면(반평행), 스핀 트랜지스터는 높은 저항을 나타내고 오프(off) 상태로 된다. 이와 같이 게이트 전압(Vg)을 통해 스핀의 프리세션 각도를 제어함으로써 스핀 트랜지스터의 저항을 조절하고 이에 따라 스핀 트랜지스터의 상태를 온 또는 오프로 제어할 수 있다. 여기서, 본 실시형태에서는 에피택셜 성장된 강자성체 소스 및 드레인의 결정 이방성을 이용하기 때문에 소스 및 드레인 패턴 모양을 자유롭게 만들 수 있고 단위 소자당 사이즈도 현저히 줄일 수 있다.

도 8은 강자성체 hcp-Co 소스 및 드레인의 결정 이방성이 자화에 미치는 영 향을 AFM(Atomic Force Microscopy) 이미지와 MFM(Magnetic Force Microscopy) 이미지로 보여주고 있다. 도 8(a)에 도시된 바와 같이, AFM 이미지에 표시된 패턴(121, 122)은 소스 및 드레인으로 사용되는 hcp-Co로서, 패턴의 장축은 y축이다. 따라서, 형상 이방성을 고려하면, hcp-Co 패턴(121, 122)은 y축 방향으로 자화되어야 한다. 그러나, hcp-Co 패턴(121, 122)은 hcp 구조의 c축이 x축을 향하도록 에피택셜 성장된 것이다.

도 8(b)의 MFM 이미지에서 각 패턴(121, 122)의 밝은 부분과 어두운 부분은 각각 N극과 S극을 나타내므로(예컨대, 패턴(121)내의 밝은 부분은 N극 어두운 부분은 S극을 나타냄), hcp-Co 패턴의 자화 방향은 x축에 평행하다. 결국, 결정 이방성이 형상 이방성을 극복하고 결정 성장 방향에 따라 강자성체의 자화방향이 결정됨을 알 수 있다. 따라서, 에피택셜 성장 강자성체의 결정 성장 방향을 이용함으로써 소스 및 드레인의 형상을 자유롭게 조절할 수 있다.

도 9 및 10은 에피택셜 성장된 hcp-Co 박막의 결정 방향에 따른 자화 이력 곡선을 나타낸다. 이 곡선들은, AGM(Alternating gradient magnetometer)를 이용하여 hcp-Co 박막에 자장을 가하면서 얻은 자기 모멘트로부터 얻은 것이다. hcp-Co 박막 아래의 시드 기판으로는 GaAs를 사용하였다. 도 9 및 10은 GaAs 기준으로 각각 [1 1 0] 및 [-1 1 0]의 방향으로 자장 인가시 얻은 이력곡선이다. 비교를 위해 두 이력곡선의 동일 스케일로 표시하였다(M/Ms, 즉, 자기 모멘트 실측치를 포화 자 기 모멘트로 나눈 값으로 나타냄). 도 9 및 10에 나타난 바와 같이, GaAs [1 1 0] 방향에서 훨씬 큰 잔류자화(perpendicular remanant magnetization) 값을 가져서 대부분의 hcp-Co의 c축인 GaAs [1 1 0] 방향이 hcp-Co의 자화 용이축임을 알 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1은 본 발명의 실시형태에 따른 스핀 트랜지스터를 나타내는 사시도이다.

도 2는 본 발명의 실시형태에 따른 스핀 트랜지스터의 반도체 기판부를 나타내는 단면도이다.

도 3은 본 발명의 다른 실시형태에 따른 스핀 트랜지스터의 반도체 기판부를 나타내는 단면도이다.

도 4는 반도체 기판부 상에 결정 방향 조정층을 구비한 실시형태를 나타내는 단면도이다.

도 5a 내지 도 5f는 본 발명의 실시형태에 따른 스핀 트랜지스터의 제조 공정을 설명하기 위한 단면도들이다.

도 6 및 7은 본 발명의 실시형태에 따른 스핀 트랜지스터의 동작 원리를 설명하기 위한 도면이다.

도 8은 본 발명의 실시형태에 따른 스핀 트랜지스터에 사용된 hcp-Co 강자성체 패턴을 나타낸 평면도 AFM 이미지(a) 및 MFM 이미지(b)이다.

도 9 및 10은 본 발명의 실시형태에 따라 에피택셜 성장으로 형성된 hcp-Co 강자성체 박막의 결정 방향에 따른 자기 이력 곡선을 보여주는 그래프들이다.

<도면의 주요부분에 대한 부호의 설명>

100: 스핀 트랜지스터 110: 반도체 기판부

107: 채널층 121: 소스

122: 드레인 140: 게이트 절연막

150: 게이트 216: 결정 방향 조정층

Claims

내부에 채널층이 형성된 반도체 기판부;

상기 반도체 기판부 상에 에피택셜 성장되어 결정 이방성에 의해 상기 채널층의 길이 방향으로 자화된 강자성체 소스 및 드레인 - 상기 소스 및 드레인은 상기 채널 방향으로 서로 이격되어 배치되고, 상호 동일한 방향으로 자화됨 - ; 및

상기 반도체 기판부와 절연되도록 상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되고 상기 채널층을 통과하는 전자의 스핀을 조절하는 게이트;

를 포함하는 스핀 트랜지스터.
제1항에 있어서,

상기 소스 및 드레인은 결정자기 이방성에 따른 자화 용이축이 상기 채널층의 길이 방향에 평행한 것을 특징으로 하는 스핀 트랜지스터.
제2항에 있어서,

상기 반도체 기판부의 상부는 GaAs로 되고, 상기 소스 및 드레인은 hcp-Co로 되고, 상기 hcp-Co의 c축이 상기 GaAs의 [1 1 0] 방향을 향하는 것을 특징으로 하는 스핀 트랜지스터.
제1항에 있어서,

상기 소스 및 드레인의 자화 용이축을 상기 채널층의 길이 방향으로 향하도록 상기 소스 및 드레인의 결정 방향을 조절하기 위한 결정 방향 조정막이 상기 강자성체 소스 및 드레인과 상기 반도체 기판부 사이에 배치된 것을 특징으로 하는 스핀 트랜지스터.
제4항에 있어서,

상기 반도체 기판부의 상부는 GaAs로 되고, 상기 소스 및 드레인은 hcp-Co로 되고, 상기 소스 및 드레인과 GaAs 사이에 Cr으로 된 결정 방향 조정막이 배치된 것을 특징으로 하는 스핀 트랜지스터.
제1항에 있어서,

상기 채널층은 2차원 전자가스층인 것을 특징으로 하는 스핀 트랜지스터.
제6항에 있어서,

상기 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성된 것을 특징으로 하는 스핀 트랜지스터.
제6항에 있어서,

상기 반도체 기판부는 상기 채널층을 샌드위칭하는 하부 클래딩층 및 상부 클래딩층을 포함하고,

상기 하부 클래딩층은 제1 하부 클래딩층과, 상기 제1 하부 클래딩층 아래에 형성되어 상기 제1 하부 클래딩층보다 큰 밴드갭을 갖는 제2 하부 클래딩층을 포함하고,

상기 상부 클래딩층은 제1 상부 클래딩층과, 상기 제1 상부 클래딩층 위에 형성되어 상기 제1 상부 클래딩층보다 큰 밴드갭을 갖는 제2 상부 클래딩층을 포함하는 것을 특징으로 하는 스핀 트랜지스터.
제1항에 있어서,

상기 반도체 기판부는 상기 소스 및 드레인과 접하는 접촉면으로부터 상기 채널층에 이르기까지 n-도프된 다층으로 구성되며, 상기 n-도프의 다층은 위로부터 아래층으로 갈수록 도핑 농도가 낮고, 상기 n-도프의 다층의 최하층부은 상기 채널층으로 사용되고, 상기 n-도프의 다층의 최상층부는 상기 소스 및 드레인과 쇼트키 장벽을 형성하는 것을 특징으로 하는 스핀 트랜지스터.
제9항에 있어서,

상기 n-도프된 다층은 아래로부터 순차적으로 적층된 제1 내지 제3 n-AlGaAs층을 포함하고, 제1 n-AlGaAs층의 도핑 농도는 제2 n-AlGaAs층의 도핑 농도보다 낮고, 제2 n-AlGaAs층의 도핑 농도는 제3 n-AlGaAs층의 도핑 농도보다 낮은 것을 특징으로 하는 스핀 트랜지스터.
제9항에 있어서,

상기 n-도프된 다층은 아래로부터 순차적으로 적층된 제1 내지 제3 n-GaAs층을 포함하고, 제1 n-GaAs층의 도핑 농도는 제2 n-GaAs층의 도핑 농도보다 낮고, 제2 n-GaAs층의 도핑 농도는 제3 n-GaAs층의 도핑 농도보다 낮은 것을 특징으로 하는 스핀 트랜지스터.
제1항에 있어서,

상기 반도체 기판부는 상기 채널층의 길이 방향에 따라 상기 채널층의 양측부가 제거된 리지 구조를 갖고, 상기 리지 구조에 의해 채널의 폭이 한정되고, 상기 리지 구조의 제거된 양측부에는 평탄화를 위한 절연막이 형성된 것을 특징으로 하는 스핀 트랜지스터.
내부에 채널층이 형성된 반도체 기판부를 마련하는 단계;

상기 반도체 기판부 상에 강자성체층을 에피택셜 성장시키는 단계;

상기 강자성체층과 반도체 기판부를 패터닝하여 상기 채널층의 길이 방향과 폭을 한정하는 단계;

상기 강자성체층을 패터닝하여 상기 채널층의 길이를 따라 상호 이격 배치된 소스 및 드레인을 한정하는 단계;

상기 소스 및 드레인 사이에서 상기 반도체 기판부 상에 게이트 절연막과 게이트를 형성하는 단계;를 포함하고,

상기 강자성체층의 에피택셜 성장 단계에서, 상기 강자성체층은 결정 이방성에 의해 상기 채널층의 길이 방향으로 자화되도록 결정 성장되는, 스핀 트랜지스터의 제조 방법.
제13항에 있어서,

상기 강자성체층 에피택셜 성장 단계는, 분자선 에피택시 성장에 의해 실행되는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법.
제13항에 있어서,

상기 강자성체층의 에피택셜 성장 단계에서, 상기 강자성체층은 결정자기 이방성에 따른 자화 용이축이 상기 채널층의 길이 방향에 평행하게 되도록 결정 성장되는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법.
제15항에 있어서,

상기 반도체 기판부의 상부는 GaAs로 형성되고,

상기 강자성체층 에피택셜 성장 단계는 hcp-Co층을 에피택셜 성장시키되 상기 hcp-Co의 c축이 상기 GaAs의 [1 1 0] 방향을 향하도록 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법.
제13항에 있어서,

상기 반도체 기판부 마련 단계와 상기 강자성체층 에피택셜 성장 단계 사이에, 상기 강자성체층의 자화 용이축을 상기 채널층의 길이 방향으로 향하도록 하기 위한 결정 방향 조정막을 상기 반도체 기판부 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법.
제17항에 있어서,

상기 반도체 기판부의 상부는 GaAs로 형성되고, GaAs 반도체 상에 상기 결정 방향 조정막으로서 Cr막을 형성하고, 강자성체층으로서 hcp-Co를 형성하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법.
제13항에 있어서,

상기 채널층의 길이 방향과 폭을 한정하는 단계는 채널 영역 양측의 반도체 및 강자성체를 식각으로 제거하여 채널폭을 한정하는 리지 구조를 형성하는 단계를 포함하고,

상기 리지 구조의 제거된 양측부에 평탄화를 위한 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법.