KR100937653B1

KR100937653B1 - Variable Capacitor Manufacturing Method

Info

Publication number: KR100937653B1
Application number: KR1020020088277A
Authority: KR
Inventors: 정경윤
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2002-12-31
Filing date: 2002-12-31
Publication date: 2010-01-19
Anticipated expiration: 2022-12-31
Also published as: KR20040061968A

Abstract

본 발명은 가변 캐패시터 제조방법을 개시한다. 개시된 발명은, 반도체 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 유전체막용 물질층과 상부전극용 물질층을 순차적으로 형성하는 단계; 상기 상부전극용 물질층과 유전체막용 물질층을 선택적으로 제거하여 다수의 단위 캐패시터를 구성하는 다수의 유전체막과 상부전극을 형성하는 단계; 상기 유전체막과 상부전극을 포함한 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 제거하여 상기 하부전극과 상부전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 하부전극과 다수의 상부전극과 접속하는 다수의 금속배선을 형성하며, 상기 다수의 상부전극은 격자 모양으로 형성하는 단계를 포함하여 구성된다.The present invention discloses a variable capacitor manufacturing method. The disclosed invention includes forming a lower electrode on a semiconductor substrate; Sequentially forming a dielectric layer material layer and an upper electrode material layer on the lower electrode; Selectively removing the upper electrode material layer and the dielectric layer material layer to form a plurality of dielectric films and upper electrodes constituting a plurality of unit capacitors; Forming a contact hole exposing the lower electrode and the upper electrode by selectively removing the interlayer insulating layer on the upper surface of the entire structure including the dielectric layer and the upper electrode; And forming a plurality of metal wires connected to the lower electrode and the plurality of upper electrodes through the contact hole, wherein the plurality of upper electrodes are formed in a lattice shape.

Description

Method for fabricating variable capacitor

도 1 내지 도 9는 종래기술에 따른 캐패시터 제조방법을 설명하기 위한 공정단면도, 1 to 9 is a process cross-sectional view for explaining a capacitor manufacturing method according to the prior art,

도 10은 본 발명에 따른 가변 캐패시터 제조방법을 설명하기 위한 캐패시터 단면도,10 is a cross-sectional view of a capacitor for explaining a method of manufacturing a variable capacitor according to the present invention;

도 11은 본 발명에 따른 가변 캐패시터의 완성된 회로도.11 is a completed circuit diagram of a variable capacitor according to the present invention.

[도면부호의설명][Description of Drawing Reference]

30 : 반도체기판 32 : 하부전극30: semiconductor substrate 32: lower electrode

34 : 유전체막 36 : 상부전극34 dielectric film 36 upper electrode

38 : 층간절연막 40a, 40b : 콘택홀38: interlayer insulating film 40a, 40b: contact hole

42a, 42b : 금속배선 42a, 42b: metal wiring

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 가변 캐패시터가 요구되는 반도체회로에서 플래쉬 트랜지스터의 스위칭 방식을 이용하여 가변 캐패시터 회로를 제작하는 방식으로 안테나 메칭장치, 가변 주파수 발진기 회로 등에 응용될 수 있는 가변 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to an antenna matching device, a variable frequency oscillator circuit, or the like by manufacturing a variable capacitor circuit using a switching method of a flash transistor in a semiconductor circuit requiring a variable capacitor. It relates to a variable capacitor manufacturing method that can be applied.

종래기술에 따른 금속을 이용한 MIM (metal-insulator-metal) 캐패시터 구조의 제조방법에 대해 도 1 내지 도 9를 참조하여 설명하면 다음과 같다.A method of manufacturing a metal-insulator-metal (MIM) capacitor structure using a metal according to the prior art will be described with reference to FIGS. 1 to 9.

도 1 내지 도 9는 종래기술에 따른 금속을 이용한 MIM 캐패시터 제조방법을 설명하기 위한 공정단면도이다.1 to 9 are process cross-sectional views for explaining a method of manufacturing a MIM capacitor using a metal according to the prior art.

종래기술에 따른 캐패시터 제조방법은, 도 1에 도시된 바와같이, 반도체기판(10)상에 캐패시터의 하부전극용 금속층(12)을 증착한다.In the capacitor manufacturing method according to the related art, as shown in FIG. 1, the metal layer 12 for the lower electrode of the capacitor is deposited on the semiconductor substrate 10.

그다음, 도 2에 도시된 바와같이, 상기 하부전극용 금속층(12)상에 절연막용 유전체막(14)을 증착한다.Next, as shown in FIG. 2, a dielectric film 14 for insulating films is deposited on the lower electrode metal layer 12.

이어서, 도 3에 도시된 바와같이, 상기 유전체막(14)상에 캐패시터 상부전극용 금속층(16)을 증착한다.Subsequently, as shown in FIG. 3, the metal layer 16 for the capacitor upper electrode is deposited on the dielectric film 14.

그다음, 도 4에 도시된 바와같이, 상기 상부전극용 금속층(16)상에 캐패시터 상부전극 형성용 마스크인 제1감광막패턴(18)을 형성한다.Next, as shown in FIG. 4, a first photosensitive film pattern 18, which is a mask for forming a capacitor upper electrode, is formed on the upper electrode metal layer 16.

이어서, 도 5에 도시된 바와같이, 상기 제1감광막패턴(18)을 마스크로 상기 상부전극용 금속층(16)과 유전체막(14)을 선택적으로 제거하여 상부전극(16a)과 유전체막패턴(14a)을 형성한후 상기 제1감광막패턴(18)을 제거한다.Subsequently, as shown in FIG. 5, the upper electrode metal layer 16 and the dielectric layer 14 are selectively removed by using the first photoresist layer pattern 18 as a mask to form the upper electrode 16a and the dielectric layer pattern ( After forming 14a), the first photoresist pattern 18 is removed.

그다음, 도 6에 도시된 바와같이, 상기 전체 구조의 상면에 캐패시터 하부전극 형성용 마스크인 제2감광막패턴(20)을 형성한다.Next, as shown in FIG. 6, a second photosensitive film pattern 20, which is a mask for forming a capacitor lower electrode, is formed on the upper surface of the entire structure.

이어서, 도 7에 도시된 바와같이, 상기 제2감광막패턴(20)을 마스크로 상기 하부전극용 금속층(12)을 선택적으로 제거하여 하부전극(12a)을 형성한후 상기 제2 감광막패턴(20)을 제거한다.Subsequently, as shown in FIG. 7, the lower electrode metal layer 12 is selectively removed using the second photoresist pattern 20 as a mask to form a lower electrode 12a, and then the second photoresist pattern 20 is formed. ).

그다음, 도 8에 도시된 바와같이, 상기 전체 구조의 상면에 캐패시터층과 금속배선층을 분리하기 위해 층간절연막(22)을 증착한다.Then, as shown in FIG. 8, an interlayer insulating film 22 is deposited on the upper surface of the entire structure to separate the capacitor layer and the metal wiring layer.

이어서, 상기 층간절연막(22)상에 상기 상부전극(16a) 및 하부전극(12a) 콘택용 제3감광막패턴(24)을 형성한후 이를 마스크로 상기 층간절연막(22)을 선택적으로 제거하여 상기 하부전극(12a)과 상부전극(16a)을 각각 노출시키는 콘택홀(26a)(26b)를 형성한다.Subsequently, a third photoresist layer pattern 24 for contacting the upper electrode 16a and the lower electrode 12a is formed on the interlayer insulating layer 22, and then the interlayer insulating layer 22 is selectively removed using a mask. Contact holes 26a and 26b are formed to expose the lower electrode 12a and the upper electrode 16a, respectively.

이어서, 도 9에 도시된 바와같이, 상기 제3감광막패턴(24)을 제거한후 콘택홀(26a)(26b)을 포함한 층간절연막(24)상에 금속배선용 금속층(미도시)을 증착한후 이를 선택적으로 패터닝하여 금속배선(28a)(28b)을 형성하여 MIM 캐패시터를 완성한다.Subsequently, as shown in FIG. 9, after removing the third photoresist layer pattern 24, a metal layer (not shown) for metal wiring is deposited on the interlayer insulating layer 24 including the contact holes 26a and 26b. It is selectively patterned to form metallizations 28a and 28b to complete the MIM capacitor.

상기 종래기술에 의하면, 일정한 캐패시턴스를 갖는 캐패시터를 제작하는 방법으로 공정이 완료된후 캐패시터의 용량을 변화시켜려면 설계를 다시 하고 반도체 고정을 다시 해야 하는 단점이 있다.According to the prior art, in order to change the capacity of the capacitor after the process is completed by a method of manufacturing a capacitor having a constant capacitance, there is a disadvantage that the design must be redone and the semiconductor is fixed again.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 캐패시터 제조공정이 완전히 끝난 후에 사용자가 직접 프로그램하여 원하는 캐패시터 용량을 확보할 수 있으며, 후에 캐패시터 용량의 변경이 요구될 경우에 재프로그램에 의해 다시 캐패시터 용량 변경이 가능한 가변 캐패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, the user can program the user directly to ensure the desired capacitor capacity after the capacitor manufacturing process is completely finished, and if the capacitor capacity is required to be changed later It is an object of the present invention to provide a variable capacitor manufacturing method capable of changing a capacitor capacity by a program.

상기 목적을 달성하기 위한 본 발명에 따른 가변 캐패시터 제조방법은, 반도체기판상에 하부전극을 형성하는 단계;According to an aspect of the present invention, there is provided a variable capacitor manufacturing method including: forming a lower electrode on a semiconductor substrate;

상기 하부전극상에 유전체막용 물질층과 상부전극용 물질층을 순차적으로 형성하는 단계;Sequentially forming a dielectric layer material layer and an upper electrode material layer on the lower electrode;

상기 상부전극용 물질층과 유전체막용 물질층을 선택적으로 제거하여 다수의 단위 캐패시터를 구성하는 다수의 유전체막과 상부전극을 형성하는 단계;Selectively removing the upper electrode material layer and the dielectric layer material layer to form a plurality of dielectric films and upper electrodes constituting a plurality of unit capacitors;

상기 유전체막과 상부전극을 포함한 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 제거하여 상기 하부전극과 상부전극을 노출시키는 콘택홀을 형성하는 단계; 및Forming a contact hole exposing the lower electrode and the upper electrode by selectively removing the interlayer insulating layer on the upper surface of the entire structure including the dielectric layer and the upper electrode; And

상기 콘택홀을 통해 상기 하부전극과 다수의 상부전극과 접속하는 다수의 금속배선을 형성하며,
상기 다수의 상부전극은 격자 모양으로 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.Forming a plurality of metal wires connected to the lower electrode and the plurality of upper electrodes through the contact hole;
The plurality of upper electrodes may be configured to include a grid.

(실시예)(Example)

이하, 본 발명에 따른 가변 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a variable capacitor according to the present invention will be described in detail with reference to the accompanying drawings.

도 10은 본 발명에 따른 가변 캐패시터 제조방법을 설명하기 위한 캐패시터 단면도이다.10 is a cross-sectional view of a capacitor for explaining a method of manufacturing a variable capacitor according to the present invention.

본 발명에 따른 가변 캐패시터 제조방법은, 도 10에 도시된 바와같이, 먼저 반도체기판(30)상에 캐패시터의 하부전극(32)을 형성한다.In the variable capacitor manufacturing method according to the present invention, as shown in FIG. 10, first, the lower electrode 32 of the capacitor is formed on the semiconductor substrate 30.

그다음, 상기 하부전극(32)상에 절연막용 유전체막과 캐패시터 상부전극용 금속층을 증착한후 상기 금속층상에 상부전극 형성용 마스크인 제1감광막패턴(미도시)을 형성한다.After that, an insulating dielectric film and a capacitor upper electrode metal layer are deposited on the lower electrode 32 to form a first photoresist pattern (not shown), which is a mask for forming an upper electrode, on the metal layer.

이어서, 상기 제1감광막패턴(미도시)을 마스크로 상기 금속층과 유전체막용 절연막을 선택적으로 제거하여 다수의 유전체막(34)과 상부전극(36)을 형성한후 상기 제1감광막패턴(미도시)을 제거한다. 이때, 캐패시터 제작시 상부전극(36)을 정의할 때 단위 캐패시터로 나누어 공정을 진행한다. 이 단위 캐패시터의 크기는 가변 캐패시터의 해상도를 결정짓는 크기로 제작한다.Subsequently, the dielectric layer 34 and the upper electrode 36 are formed by selectively removing the metal layer and the dielectric layer insulating layer using the first photoresist layer pattern (not shown) as a mask, and then forming the first photoresist layer pattern (not shown). ). At this time, when defining the upper electrode 36 when manufacturing the capacitor, the process is divided into unit capacitors. The size of the unit capacitor is manufactured to determine the resolution of the variable capacitor.

그다음, 상기 다수의 상부전극(36)을 포함한 전체 구조의 상면에 층간절연막(38)을 형성한후 그 위에 금속배선 콘택용 제2감광막패턴(미도시)을 형성한다.Next, an interlayer insulating film 38 is formed on the upper surface of the entire structure including the plurality of upper electrodes 36, and then a second photoresist film pattern (not shown) for metal wiring contacts is formed thereon.

이어서, 상기 제2감광막패턴(미도시)을 마스크로 상기 층간절연막(38)을 선택적으로 제거하여 상기 하부전극(32)과 상부전극(34)을 노출시키는 콘택홀(40a) (40b)을 형성한다.Subsequently, the interlayer insulating layer 38 is selectively removed using the second photoresist pattern (not shown) as a mask to form contact holes 40a and 40b exposing the lower electrode 32 and the upper electrode 34. do.

그다음, 상기 콘택홀(40a)(40b)을 포함한 층간절연막(38)상에 금속배선 (42a)(42b)을 형성하여 상기 하부전극(32)과 상부전극(36)과 각각 독립적으로 연결되도록 하여 가변 캐패시터를 완성한다.Next, metal wires 42a and 42b are formed on the interlayer insulating film 38 including the contact holes 40a and 40b so as to be independently connected to the lower electrode 32 and the upper electrode 36, respectively. Complete the variable capacitor.

한편, 본 발명의 가변 캐패시터 회로는 종래의 MIM캐패시터 제조공정과 플래시 트랜지스터 제조공정과 원하는 캐패시터를 선택하기 위한 어드레스 디코더로 이루어져 있다.On the other hand, the variable capacitor circuit of the present invention comprises a conventional MIM capacitor fabrication process, a flash transistor fabrication process, and an address decoder for selecting a desired capacitor.

본 발명에서의 가변 캐패시터의 완성된 회로도에 대한 동작에 대해 도 11을 참조하여 설명하면 다음과 같다. The operation of the completed circuit diagram of the variable capacitor in the present invention will be described with reference to FIG. 11 as follows.

도 11은 본 발명에 따른 가변 캐패시터의 완성된 회로도이다.11 is a completed circuit diagram of a variable capacitor according to the present invention.

먼저 필요한 캐패시터의 크기를 결정한다. 원하는 캐패시터 용량이 C1+C2+C3인 경우 프로그램방법은 다음과 같다.First determine the size of the required capacitor. If the desired capacitor capacity is C1 + C2 + C3, the program method is as follows.

여기서, I1, I2는 입력신호로서 캐패시터의 크기를 결정하는 로직신호이다.Here, I1 and I2 are logic signals that determine the size of the capacitor as an input signal.

I1, I2에 0, 0 신호가 가해지면 어드레스 디코더를 통해 A1 노드가 선택되고, TR1이 온 상태로 전환된다.When 0 and 0 signals are applied to I1 and I2, the node A1 is selected through the address decoder, and TR1 is turned on.

또한, TR1이 온되면, TR5의 콘트롤 게이트에 하이전압(high voltage)이 가해지고, 플로팅 게이트에 차징(charging)되어 TR5가 온으로 프로그램된다. 이때, 노드 A와 노드B사이의 캐패시터 용량은 C1이 된다.In addition, when TR1 is turned on, a high voltage is applied to the control gate of TR5, charged to the floating gate, and TR5 is programmed to be on. At this time, the capacitor capacity between node A and node B becomes C1.

그다음, I1, I2에 0, 1을 입력하면 위와 같은 방법으로 TR6이 온되며, 이때의 노드 A와 노드 B사이의 캐패시터 용량은 C1 + C2가 된다.Then, when 0 and 1 are input to I1 and I2, TR6 is turned on in the same manner as above, and the capacitor capacity between node A and node B becomes C1 + C2.

이어서, I1, I2에 1, 0을 입력하면 위와 같은 방법으로 TR7이 온되며, 이때의 노드 A와 노드 B사이의 캐패시터 용량은 C1+C2+C3가 된다.Subsequently, when 1 and 0 are input to I1 and I2, TR7 is turned on in the same manner as described above, and the capacitor capacity between node A and node B becomes C1 + C2 + C3.

상기에서 설명한 바와같이, 본 발명에 따른 가변 캐패시터 제조방법에 의하면, 캐패시터 제조공정이 완전히 끝난 후에 사용자가 직접 프로그램하여 원하는 캐패시터 용량을 확보할 수 있으며, 후에 캐패시터 용량의 변경이 요구될 경우에 재프로그램에 의해 다시 캐패시터 용량 변경이 가능하다.As described above, according to the variable capacitor manufacturing method according to the present invention, after the completion of the capacitor manufacturing process, the user can directly program to secure the desired capacitor capacity, and later reprogramming when the change in the capacitor capacity is required Capacitor capacity can be changed again.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims

Forming a lower electrode on the semiconductor substrate;

Sequentially forming a dielectric layer material layer and an upper electrode material layer on the lower electrode;

Selectively removing the upper electrode material layer and the dielectric layer material layer to form a plurality of dielectric films and upper electrodes constituting a plurality of unit capacitors;

Forming a contact hole exposing the lower electrode and the upper electrode by selectively removing the interlayer insulating layer on the upper surface of the entire structure including the dielectric layer and the upper electrode; And

Forming a plurality of metal wires connecting the lower electrode and the plurality of upper electrodes through the contact hole;

The plurality of upper electrodes are formed in a lattice shape variable capacitor manufacturing method characterized in that.

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