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KR100936644B1 - Semiconductor device and method for manufacturing thereof - Google Patents

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KR100936644B1
KR100936644B1 KR1020080097484A KR20080097484A KR100936644B1 KR 100936644 B1 KR100936644 B1 KR 100936644B1 KR 1020080097484 A KR1020080097484 A KR 1020080097484A KR 20080097484 A KR20080097484 A KR 20080097484A KR 100936644 B1 KR100936644 B1 KR 100936644B1
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KR
South Korea
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region
forming
type
semiconductor substrate
semiconductor device
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Application number
KR1020080097484A
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Korean (ko)
Inventor
이진효
이규홍
한태현
윤헌일
박태수
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(주) 알에프세미
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Abstract

본 발명의 반도체 소자는 반도체 기판 상부의 n- 영역 국부에 형성된 p- 영역과, p- 영역의 국부에 형성된 하나 이상의 p+ 영역과, p+ 영역을 포함하며 p- 영역의 내부에 형성된 제1 n+ 영역과, 제1 n+ 영역과 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과, p- 영역의 양단을 일정거리 이격되어 n- 영역의 내부에 형성된 제2 n+ 영역을 포함하는 것을 특징으로 한다. 본 발명의 반도체 소자는 접합 용량과 누설 전류를 줄일 수 있고, 접합 용량이 작은 소자를 구현할 수 있다.The semiconductor device of the present invention includes a p- region formed in a localized n- region on a semiconductor substrate, at least one p + region formed in a localized region of the p- region, and a first n + region formed in the p- region. And a p ++ region formed in the p- region by spaced apart at both ends of the first n + region and a p + region, and a second n + region formed in the n- region by spaced apart at both ends of the p- region by a predetermined distance. It is characterized by including. The semiconductor device of the present invention can reduce the junction capacitance and the leakage current, and can implement a device having a small junction capacitance.

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method for Manufacturing thereof}Semiconductor device and method for manufacturing

본 발명은 서지(surge)나 정전기(ESD)로부터 내부 회로를 보호하기 위한 반도체 소자 및 그 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터의 베이스와 콜렉터 사이에 부분적으로 제너 다이오드가 연결된 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for protecting an internal circuit from surges or electrostatic discharges (ESD), and a method of manufacturing the same. In particular, a semiconductor device having a structure in which a zener diode is partially connected between a base and a collector of a bipolar transistor, It relates to a manufacturing method.

최근, 휴대전화, 캠코더 및 노트북 등 휴대용 전자기기의 소형화 요구에 따라 이를 구성하고 있는 각종 부품, 특히 반도체 소자와 집적회로가 점점 저전압화, 소형화, 다기능 및 고집적화 되고 있다. 반도체 소자 및 집적회로가 작아짐에 따라 외부에서 유입되는 서지나 정전기에 전자기기가 손상될 가능성이 크게 증가하고 있기 때문에 입,출력단, LCD 패널, USB 포트 등에 순간 과도 전압 억제(Transient Voltage Suppression; TVS) 반도체 소자를 추가하여 내부 회로를 보호하고 있다. TVS 반도체 소자는 순간 과도 전압이 인가될 때, 다이오드 양단에 걸리는 클램핑 전압(clamping voltage) 이상의 전압이 회로에 유입되는 것을 방지하여 내부 회로를 보호하는 기능을 한다. 일반적으로 TVS 반도체 소자는 다이오드 형태와 바이폴 라 트랜지스터(BJT)형으로 나눌 수 있다.In recent years, according to the demand for miniaturization of portable electronic devices such as mobile phones, camcorders, and notebook computers, various components, particularly semiconductor devices and integrated circuits, which are constituting them, have become increasingly low voltage, miniaturized, multifunctional, and highly integrated. As semiconductor devices and integrated circuits become smaller, the possibility of damage to electronic devices from external surges and static electricity increases significantly. Transient Voltage Suppression (TVS) is applied to input and output terminals, LCD panels, and USB ports. Semiconductor devices are added to protect internal circuits. The TVS semiconductor device protects the internal circuit by preventing the voltage from exceeding the clamping voltage across the diode when the transient transient voltage is applied to the circuit. In general, TVS semiconductor devices can be divided into a diode type and a bipolar transistor (BJT) type.

도 1은 종래의 제너 다이오드로서, p+ 반도체 기판(11), n+ 영역(12), 필드 산화막(13), 패시베이션 영역(14), 애노드(16), 캐소드(15)로 구성되어 있다. 이때 p+ 기판(11)에 국부적으로 n+ 영역(12)을 형성시키는데 이와 같은 구조는 구조가 간단한 장점이 있으나 크램핑 전압을 낮추기 위해 고농도의 pn 접합이 요구되며 이로 인해 접합 용량이 증가하는 단점이 있다. 접합 용량이 크면 데이터 손실의 우려가 있어 고속 데이터 전송이 요구되는 포트에 사용이 곤란하다.1 is a conventional Zener diode, which is composed of a p + semiconductor substrate 11, an n + region 12, a field oxide film 13, a passivation region 14, an anode 16, and a cathode 15. As shown in FIG. In this case, the n + region 12 is locally formed on the p + substrate 11. Such a structure has a simple structure, but a high concentration of pn junction is required in order to lower the clamping voltage, thereby increasing the junction capacity. . Large junction capacity can lead to data loss, making it difficult to use for ports that require high-speed data transfer.

도 2는 종래의 npn 바이폴라 트랜지스터로서, 도 1의 단점을 보완하기 위해 베이스가 개방된 제너 다이오드(38,36), pn 다이오드(34,32), 패시베이션 영역(42), 베리어 전극 영역(58), 캐소드(60), 애노드(64), n+ 가드 영역(78)으로 구성되어 있다. 즉 제너 다이오드(38,36)와 pn 다이오드(34,32)가 서로 직렬로 연결된 구조로서 도 1의 제너 다이오드와 달리 양방향 다이오드 특성을 갖는다(USP 5,880,511). 이와 같이 접합 용량이 큰 제너 다이오드와 접합 용량이 작은 정류 다이오드가 직렬로 연결된 구조에서는 총 접합 용량이 pn 다이오드의 접합 용량에 가깝게 되므로 TVS 반도체 소자의 접합 용량을 줄일 수 있는 장점이 있다. 이와 같은 구조에서는 TVS 다이오드의 클램핑 전압을 낮추기 위해서 제너 다이오드의 도핑 농도를 높여야 하는데 도핑 농도가 증가할수록 누설 전류가 증가하는 단점이 있다.FIG. 2 is a conventional npn bipolar transistor, in which base open zener diodes 38 and 36, pn diodes 34 and 32, passivation region 42, and barrier electrode region 58 are provided to compensate for the disadvantages of FIG. And a cathode 60, an anode 64, and an n + guard region 78. That is, the Zener diodes 38 and 36 and the pn diodes 34 and 32 are connected in series to each other and have bidirectional diode characteristics unlike the Zener diode of FIG. 1 (USP 5,880,511). As described above, in a structure in which a zener diode having a large junction capacitance and a rectifier diode having a small junction capacitance are connected in series, the total junction capacitance is close to the junction capacitance of the pn diode, thereby reducing the junction capacitance of the TVS semiconductor device. In such a structure, in order to lower the clamping voltage of the TVS diode, the doping concentration of the zener diode must be increased. However, as the doping concentration increases, the leakage current increases.

상기와 같은 종래 문제점을 해결하기 위한 본 발명의 목적은 접합 용량과 누설 전류를 줄일 수 있고, 접합 용량이 작은 소자를 구현할 수 있는 반도체 소자 및 그 제조방법을 제공하는 데 있다.An object of the present invention for solving the conventional problems as described above is to provide a semiconductor device and a method of manufacturing the same, which can reduce the junction capacitance and leakage current, and can implement a device having a small junction capacitance.

상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 소자는, n+형 반도체 기판 상부에 형성된 n- 영역과, n- 영역의 국부에 형성된 p- 영역과, p- 영역의 국부에 형성된 하나 이상의 p+ 영역과, p+ 영역을 포함하며 p- 영역의 내부에 형성된 제1 n+ 영역과, 제1 n+영역에 형성된 캐소드 전극, 및 반도체 기판 배면에 형성된 애노드 전극을 포함하는 것을 특징으로 한다.The semiconductor device according to the first embodiment of the present invention for achieving the above object, the n- region formed on the n + type semiconductor substrate, the p- region formed in the local portion of the n- region, and the local portion of the p- region At least one p + region formed in the substrate, a first n + region formed in the p− region, a cathode electrode formed in the first n + region, and an anode electrode formed on the back surface of the semiconductor substrate. .

본 발명의 제1 실시예에 따른 반도체 소자에 있어서, 제1 n+ 영역과 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과, p- 영역의 양단을 일정거리 이격되어 n- 영역의 내부에 형성된 제2 n+ 영역을 더 포함하는 것을 특징으로 한다. In the semiconductor device according to the first embodiment of the present invention, both ends of the first n + region and the p + region are spaced apart by a predetermined distance, and the p ++ region formed inside the p− region is spaced apart from the both ends of the p− region by a predetermined distance. and a second n + region formed inside the n− region.

본 발명의 제1 실시예에 따른 반도체 소자에 있어서, p++ 영역과 제1 n+영역에 금속배선이 연결된 것을 특징으로 한다.In the semiconductor device according to the first embodiment of the present invention, a metal wiring is connected to a p ++ region and a first n + region.

또한, 본 발명의 제2 실시예에 따른 반도체 소자는, n+형 반도체 기판 상부에 형성된 p- 영역과, p- 영역의 국부에 형성되고 n+형 반도체 기판에 연결된 제1 n+ 영역과, 제1 n+ 영역의 사이에 형성되며 p- 영역의 국부에 형성된 하나 이상의 p+ 영역과, p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과, p+ 영역을 포함하며 p- 영역의 국부에 형성된 제2 n+ 영역과, 제2 n+영역에 형성된 캐소드 전극, 및 반도체 기판 배면에 형성된 애노드 전극을 포함하는 것을 특징으로 한다.In addition, a semiconductor device according to a second embodiment of the present invention includes a p− region formed over an n + type semiconductor substrate, a first n + region formed at a local portion of the p− region and connected to an n + type semiconductor substrate, and a first n + type. At least one p + region formed between the regions and formed at the local portion of the p- region, a p ++ region formed inside the p- region at a predetermined distance from each end of the p + region, and a local region of the p- region And a second electrode formed on the second n + region, a cathode electrode formed on the second n + region, and an anode electrode formed on the back surface of the semiconductor substrate.

본 발명의 제2 실시예에 따른 반도체 소자에 있어서, p++ 영역과 제1 n+ 영역에 금속배선이 연결된 것을 특징으로 한다.In a semiconductor device according to a second embodiment of the present invention, a metal wiring is connected to a p ++ region and a first n + region.

본 발명의 제1 및 제2 실시예에 따른 반도체 소자에 있어서, p+영역은 bar형, band형, dot형중 어느 하나로 형성된 것을 특징으로 한다.In the semiconductor devices according to the first and second embodiments of the present invention, the p + region may be formed of any one of bar type, band type, and dot type.

또한, 본 발명의 제1 실시예에 따른 반도체 소자 제조방법은, n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제1단계와, n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와, p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와, p+ 영역을 포함하며 p- 영역의 내부에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제4단계, 및 제1 n+영역에 캐소드 전극과 반도체 배면에 애노드 전극을 형성하는 제5단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method according to the first embodiment of the present invention, the first step of forming an n- region of the epitaxial layer (epitaxial layer) on the n + type semiconductor substrate, and p-type impurities in the local portion of the n- region A second step of forming a p- region by ion implantation followed by heat treatment, a third step of forming one or more p + regions by ion implantation and heat treatment of p-type impurities in a local portion of the p- region, and a p + region. A fourth step of forming a first n + region by implanting and then heat-treating the n-type impurity in the region, and a fifth step of forming a cathode electrode in the first n + region and an anode on the back surface of the semiconductor; It is done.

본 발명의 제1 실시예에 따른 반도체 소자 제조방법에 있어서, 제1 n+ 영역과 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제6단계와, p- 영역의 양단을 일정거리 이격되어 n- 영역의 내부에 제2 n+ 영역을 형성하는 제7단계를 더 포함하는 것을 특징으로 한다.In the method of manufacturing a semiconductor device according to the first embodiment of the present invention, both ends of the first n + region and the p + region are separated by a predetermined distance to form a p ++ region by implanting p-type impurities into the p− region and performing heat treatment. And a seventh step of forming a second n + region in the n− region by being spaced apart at a predetermined distance from both ends of the p− region.

본 발명의 제1 실시예에 따른 반도체 소자 제조방법에 있어서, p++ 영역과 제1 n+영역에 금속배선을 형성하는 것을 특징으로 한다.In the semiconductor device manufacturing method according to the first embodiment of the present invention, a metal wiring is formed in the p ++ region and the first n + region.

또한, 본 발명의 제2 실시예에 따른 반도체 소자 제조방법은, n+형 반도체 기판 상부에 에피층인 p- 영역을 형성하는 제1단계와, p- 영역의 국부에 반도체 기판과 연결되도록 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제2단계와, 제1 n+ 영역의 사이의 p- 영역 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와, p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와, p+ 영역을 포함하며 p- 영역 국부에 n형 불순물을 이온주입 후 열처리하여 제2 n+ 영역을 형성하는 제5단계, 및 제2 n+영역에 캐소드 전극과 반도체 기판 배면에 형성된 애노드 전극을 형성하는 제6단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method according to the second embodiment of the present invention, the first step of forming a p- region as an epi layer on the n + type semiconductor substrate, and the n type to be connected to the semiconductor substrate in the local portion of the p- region A second step of forming a first n + region by performing heat treatment after ion implantation and a third step of forming at least one p + region by ion implanting and heat treating p-type impurities at a local portion of p − region between the first n + region And a fourth step of forming a p ++ region by ion implantation of a p-type impurity into the p- region, followed by heat treatment at a distance from each end of the p + region to form a p ++ region, and an n-type impurity in the p-region region. And a fifth step of forming a second n + region by ion implantation followed by heat treatment, and a sixth step of forming a cathode electrode and an anode electrode formed on the back surface of the semiconductor substrate in the second n + region.

본 발명의 제2 실시예에 따른 반도체 소자 제조방법에 있어서, p++ 영역과 제1 n+ 영역에 금속배선을 형성하는 것을 특징으로 한다.In the semiconductor device manufacturing method according to the second embodiment of the present invention, the metal wiring is formed in the p ++ region and the first n + region.

본 발명의 제1 및 제2 실시예에 따른 반도체 소자 제조방법에 있어서, p+영역은 bar형, band형, dot형중 어느 하나로 형성하는 것을 특징으로 한다.In the semiconductor device manufacturing method according to the first and second embodiments of the present invention, the p + region is characterized in that formed in any one of the bar type, band type, dot type.

상기한 바와 같이, 본 발명은 npn 바이폴라 트랜지스터의 베이스 부분에 부분적으로 고농도 p+ 영역을 형성함으로써 n+ 영역과 p+ 영역으로 이루어지는 제너 다이오드 면적을 최소화하여 접합 용량 및 누설 전류를 줄일 수 있는 이점이 있다.As described above, the present invention has the advantage of minimizing the zener diode area consisting of the n + region and the p + region to form a high concentration p + region in the base portion of the npn bipolar transistor, thereby reducing the junction capacitance and leakage current.

또한, 본 발명은 접합 용량이 작은 반도체 소자를 구현할 수 있을 뿐만 아니라 누설 전류의 감소로 제품의 신뢰성을 향상시키는 효과가 있다.In addition, the present invention not only can implement a semiconductor device having a small junction capacitance but also has an effect of improving product reliability by reducing leakage current.

이하, 첨부되는 도면을 참조하여 본 발명의 반도체 소자 및 그 제조방법에 대한 바람직한 일 실시예에 대하여 자세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of a semiconductor device and a method of manufacturing the present invention.

도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이고, 도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 단계별 단면도이고, 도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이고, 도 6a 내지 도 6g는 본 발명의 제2 실시예에 따른 반도체 소자 제조 단계별 단면도이고, 도 7a 내지 도 7d는 본 발명의 P+ 영역을 나타낸 평면도이다.3 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention, FIGS. 4A to 4H are cross-sectional views of manufacturing steps of a semiconductor device according to a first embodiment of the present invention, and FIG. 5 is a second embodiment of the present invention. 6A through 6G are cross-sectional views illustrating a semiconductor device manufacturing step according to a second exemplary embodiment of the present invention, and FIGS. 7A through 7D are plan views illustrating a P + region of the present invention.

<실시예1>Example 1

도 3은 본 발명의 제1 실시예에 따른 반도체 소자로서, n+형 반도체 기판(101) 상부에 형성된 n- 영역(102)과, n- 영역(102)의 국부(局部)에 형성된 p- 영역(106)과, p- 영역(106)의 국부에 형성된 하나 이상의 p+ 영역(114)과, p+ 영역(114)을 포함하며 p- 영역(106)의 내부에 형성된 제1 n+ 영역(118)과, 제1 n+ 영역(118)과 p+ 영역(114)의 각 양단을 일정거리 이격되어 p- 영역(106)의 내부에 형성된 p++ 영역(111)과, p- 영역(106)의 양단을 일정거리 이격되어 n- 영역(102)의 내부에 형성된 제2 n+ 영역(119)과, 제1 n+영역(118)에 형성된 캐소드(cathode) 전극(122)과 반도체 기판 배면에 형성된 애노드(anode) 전극(123)과, p++ 영역(111) 및 제2 n+영역(119)에 형성된 금속 배선(122-A)으로 구성되어 있다. 3 is a semiconductor device according to a first embodiment of the present invention, wherein an n− region 102 formed on an n + type semiconductor substrate 101 and a p− region formed locally on an n− region 102 are shown. 106, at least one p + region 114 formed at a local portion of p− region 106, a first n + region 118 including p + region 114 and formed inside p− region 106; The p ++ region 111 formed inside the p− region 106 by a predetermined distance from both ends of the first n + region 118 and the p + region 114, and the predetermined distance between both ends of the p− region 106. A second n + region 119 spaced apart from the n− region 102, a cathode electrode 122 formed in the first n + region 118, and an anode electrode formed on the back surface of the semiconductor substrate ( 123 and metal wirings 122-A formed in the p ++ region 111 and the second n + region 119.

본 발명의 제1 실시예에 따른 반도체 소자는 제1 n+ 영역(118)과 제1 n+ 영역(118)의 하부의 일부분에 형성된 p+ 영역(114)로 구성되는 제너 다이오드와 n+/p-/n-/n+ 로 이루어지는 npn 바이폴라 트랜지스터 구조로서, 제너 다이오드의 캐소드인 제1 n+ 영역(118) 아래의 국부에 p+ 영역(114)을 형성시킴으로써 제1 n+ 영역(118) 전체를 p+ 영역(114)이 감싸는 종래의 제너 다이오드에 비해 접합 용량을 크게 감소시키며, n+ 접합 영역과 p+ 접합 영역을 국부에 제한함으로써 고농도 n+/p+ 접합에서 생기는 누설 전류도 감소시킨다. 또한, n- 영역(102)에 p- 영역(106)을 형성함으로써 pn 다이오드의 접합 용량을 감소시킨다.The semiconductor device according to the first exemplary embodiment of the present invention includes a Zener diode and n + / p− / n including a first n + region 118 and a p + region 114 formed at a portion of a lower portion of the first n + region 118. An npn bipolar transistor structure composed of-/ n +, wherein the p + region 114 is formed entirely over the first n + region 118 by forming a p + region 114 at a local portion below the first n + region 118 that is a cathode of the zener diode. The junction capacitance is significantly reduced compared to conventional Zener diodes that wrap around, and localization of the n + junction region and p + junction region also reduces leakage currents in high concentration n + / p + junctions. In addition, by forming the p− region 106 in the n− region 102, the junction capacitance of the pn diode is reduced.

또한, 본 발명의 제1 실시예에 따른 반도체 소자는 제너 다이오드의 브레이크다운(breakdown) 전압과 npn 트랜지스터의 콜렉터-에미터 브레이크다운(breakdown) 전압(BVceo)을 조절시킴으로써 정상 동작 시에는 소자의 내압을 크게 유지하지만 트리거(trigger) 전류 이상의 전류가 유입되면 소자의 브레이크다운(breakdown) 전압이 낮아지는 스냅백(snapback) 현상을 나타내기 때문에 누설전류가 작으면서 낮은 클램핑 전압을 얻는다.In addition, the semiconductor device according to the first embodiment of the present invention adjusts the breakdown voltage of the Zener diode and the collector-emitter breakdown voltage BVceo of the npn transistor to regulate the breakdown voltage of the device during normal operation. Although the current is kept high, the device exhibits a snapback phenomenon in which the breakdown voltage of the device is lowered when a current higher than the trigger current is introduced, thereby obtaining a low clamping voltage with a small leakage current.

도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 단계별 단면도를 나타낸 것이다.4A to 4H are cross-sectional views illustrating manufacturing steps of the semiconductor device according to the first embodiment of the present invention.

먼저, 도 4a에 나타낸 바와 같이 n+형 반도체 기판(101)에 에피층(epitaxial layer)인 n- 영역(102)을 형성한 후 산화막(103)을 형성한다.First, as shown in FIG. 4A, an n− region 102, which is an epitaxial layer, is formed on an n + type semiconductor substrate 101, and then an oxide film 103 is formed.

이어서, 도 4b에 나타낸 바와 같이 산화막(103)의 국부를 감광막(105)으로 마스킹하고 식각하여 n- 영역(102)을 노출시키고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(105)을 제거한 다음 열처리하여 p- 영역(106)을 형성한다. 이때 열처리는 열처리 과정에서 이온 주입된 붕소가 밖으로 확산되는 것을 방지하기 위해 산화막(107)을 먼저 형성하고 실시하는 것이 바람직하다.Subsequently, as illustrated in FIG. 4B, the localized portion of the oxide film 103 is masked and etched with the photosensitive film 105 to expose the n-region 102, and ion implantation of p-type impurities using B 11 or BF 2 is performed. 105) is then removed and heat treated to form p-region 106. In this case, the heat treatment is preferably performed by forming the oxide film 107 first to prevent the boron implanted in the heat treatment process to diffuse out.

이어서, 도 4c에 나타낸 바와 같이 p- 영역(106)의 국부를 감광막(108)으로 정의하고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 하나 이상 다수개의 p+ 영역(109)을 형성한다. 이때, p+ 영역(109)은 도 7에 나타낸 바와 같이 bar형(202), dot형(302), band형(402, 502) 등의 형태로 형성한다. 여기서, p+ 영역(109)의 면적은 제너 다이오드의 애노드로서 제너 다이오드의 접합 용량을 결정하는 주요 요인이 된다. 따라서, p+ 영역(109)은 반도체 소자 크기나 제너 다이오드의 접합 용량에 따라 하나 이상 다수개로 형성하는 것이 자명한 사실이다.Subsequently, as illustrated in FIG. 4C, a portion of the p− region 106 is defined as the photosensitive layer 108, and ion implantation of p-type impurities using B 11 or BF 2 forms one or more p + regions 109. do. At this time, the p + region 109 is formed in the form of bar type 202, dot type 302, band type 402, 502 and the like as shown in FIG. Here, the area of the p + region 109 becomes a major factor in determining the junction capacitance of the zener diode as the anode of the zener diode. Therefore, it is apparent that one or more p + regions 109 are formed depending on the size of the semiconductor device or the junction capacitance of the zener diode.

이어서, 도 4d에 나타낸 바와 같이 p+ 영역(109)의 양측에 일정거리 이격하여 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 p++ 영역(111)을 형성한다.Subsequently, as shown in FIG. 4D, p-type impurities are ion-implanted using B 11 or BF 2 at a predetermined distance from both sides of the p + region 109 to form the p ++ region 111.

이어서, 도 4e에 나타낸 바와 같이 감광막(110)을 제거하고 산화막(112)을 성장시키며 열처리하여 p++ 영역(111)에 이온 주입된 붕소를 p- 영역(106) 내로 확산시킨다.Subsequently, as shown in FIG. 4E, the photoresist layer 110 is removed, the oxide layer 112 is grown, and heat treated to diffuse boron ion implanted into the p ++ region 111 into the p− region 106.

이어서, 도 4f에 나타낸 바와 같이 제1 n+ 영역(118)과 n- 영역(102)의 국부를 감광막(117)으로 정의하고 산화막(103, 112)을 식각한 다음 비소(As)나 인(P)을 이용하여 n형 불순물을 이온주입하고 감광막(117)을 제거한 다음 열처리하거나, 감광막(117)을 제거하고 확산로(Furnace)를 이용하여 POCl3 도핑하고 열처리하여 제1 n+ 영역(118)과 제2 n+ 영역(119)을 형성한다.Subsequently, as illustrated in FIG. 4F, portions of the first n + region 118 and the n− region 102 are defined as the photoresist layer 117, and the oxide layers 103 and 112 are etched, followed by arsenic (As) or phosphorus (P). Ion implantation of n-type impurities and removal of the photoresist layer 117 and then heat treatment, or removal of the photoresist layer 117, POCl 3 doping and heat treatment using a diffusion furnace, and the first n + region 118. The second n + region 119 is formed.

이어서, 도 4g에 나타낸 바와 같이 전 단계까지 형성된 반도체 기판의 전면에 산화막이나 질화막으로 절연막(120)을 형성하고 감광막(121)으로 제1 n+ 영역(118)과 p++ 영역(111) 및 제2 n+ 영역(119)에 콘택트(contact) 영역을 정의하고 절연막(120)과 산화막(103, 112)을 식각한다.Subsequently, as shown in FIG. 4G, an insulating film 120 is formed on the entire surface of the semiconductor substrate formed up to the previous stage by an oxide film or a nitride film, and the first n + region 118, the p ++ region 111, and the second n + are formed on the photoresist 121. A contact region is defined in the region 119, and the insulating layer 120 and the oxide layers 103 and 112 are etched.

다음으로, 도 4h에 나타낸 바와 같이 감광막(121)을 제거하고 금속배선을 증착하여 제너 다이오드의 캐소드 전극(122)을 형성하고, p- 영역(106) 내에 형성된 p++ 영역(111)과 n- 영역(102)에 형성된 제2 n+ 영역(119)을 연결하는 금속배선(122-A)을 제외한 나머지의 금속배선을 식각한다. 마지막으로, 반도체 기판 배면을 얇게 갈아 낸 후 금속박막을 증착하여 애노드 전극(123)을 형성한다. 이때, 금속배선(122-A) 영역은 형성하지 않을 수 있으며 이 경우는 양방향 다이오드 특성을 나타낸다.Next, as shown in FIG. 4H, the photoresist film 121 is removed and metal wiring is deposited to form the cathode electrode 122 of the zener diode, and the p ++ region 111 and the n− region formed in the p− region 106. The remaining metal wires are etched except for the metal wires 122 -A connecting the second n + region 119 formed at 102. Finally, the anode substrate 123 is formed by thinly grinding the back surface of the semiconductor substrate and depositing a metal thin film. In this case, the metal wiring 122 -A may not be formed, in this case, bidirectional diode characteristics.

<실시예2> Example 2

도 5는 본 발명의 제2 실시예에 따른 반도체 소자로서, n+형 반도체 기판(601) 상부에 형성된 p- 영역(602)과, p- 영역(602)의 국부(局部)에 형성되고 반도체 기판(601)에 연결된 제1 n+ 영역(603)과, 제1 n+ 영역(603)의 사이에 형성되며 p- 영역(602)의 국부에 형성된 하나 이상의 p+ 영역(606)과, p+ 영역(606)의 각 양단을 일정거리 이격되어 p- 영역(602)의 내부에 형성된 p++ 영역(609)과, p+ 영역(606)을 포함하며 p- 영역(602)의 국부에 형성된 제2 n+ 영역(612)과, 제2 n+ 영역(612)에 형성된 캐소드 전극(614)과 반도체 기판 배면에 형성된 애노드 전극(616)과, p++ 영역(609)과 제1 n+ 영역(603)에 형성된 금속배선(615)으로 구성되어 있다.FIG. 5 is a semiconductor device according to a second embodiment of the present invention, wherein a p− region 602 formed on an n + type semiconductor substrate 601 and a local portion of the p− region 602 are formed. A first n + region 603 coupled to 601, one or more p + regions 606 formed between the first n + region 603 and formed in a local portion of the p− region 602, and a p + region 606 A second n + region 612 including a p ++ region 609 formed in the p- region 602 and a p + region 606 formed at a local portion of the p- region 602 spaced apart from each other by a predetermined distance. And a cathode electrode 614 formed on the second n + region 612, an anode electrode 616 formed on the back surface of the semiconductor substrate, and a metal wiring 615 formed on the p ++ region 609 and the first n + region 603. Consists of.

본 발명의 제2실시예에 따른 반도체 소자는 제2 n+ 영역(612)과 제2 n+ 영역(612)의 국부에 형성된 p+ 영역(606)으로 이루어진 제너 다이오드와, 제2 n+ 영역(612), p- 영역(602), n+형 반도체 기판(601)으로 구성되는 npn 바이폴라 트랜지스터이며, 제너 다이오드의 캐소드인 제2 n+ 영역(612)의 국부에 p+ 애노드인 p+ 영역(606)를 형성시킴으로써 접합용량을 감소시키며 n+p-n+ 구조의 npn 바이폴라 트랜지스터의 베이스 영역을 p- 에피층에 형성된 p- 영역(602)으로 형성하기 때문에 공정이 간단하고 균일한 소자 특성을 얻을 수 있다.The semiconductor device according to the second embodiment of the present invention includes a Zener diode including a p + region 606 formed at a local portion of the second n + region 612 and the second n + region 612, the second n + region 612, npn bipolar transistor composed of a p− region 602 and an n + type semiconductor substrate 601, and a junction capacitance is formed by forming a p + region p606 as a p + anode in a local portion of a second n + region 612 which is a cathode of a Zener diode. Since the base region of the npn bipolar transistor having an n + p-n + structure is formed of the p− region 602 formed in the p− epi layer, the process is simple and uniform device characteristics can be obtained.

도 6a 내지 도 6g는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 단계별 단면도를 나타낸 것이다.6A through 6G are cross-sectional views illustrating manufacturing steps of the semiconductor device according to the second exemplary embodiment of the present invention.

먼저, 도 6a에 나타낸 바와 같이 n+형 반도체 기판(601) 전면에 에피층(epitaxial layer)인 p- 영역(602)을 형성한다. 이어서, p- 영역(602)의 국부에 비소(As) 혹은 인(P)을 이용하여 n형 불순물을 이온주입하고 열처리하여 n+ 가드 영역인 제1 n+ 영역(603)을 형성한 후 산화막(604)을 형성한다. 이때, 제1 n+ 영역(603)은 소자간 격리 및 n+형 반도체 기판(601)과의 연결을 목적으로 p- 영역(602)을 완전히 통과하여 n+형 반도체 기판(601)과 연결되도록 열처리 온도 및 시간을 조절해야 한다.First, as shown in FIG. 6A, a p− region 602 that is an epitaxial layer is formed over the entire surface of the n + type semiconductor substrate 601. Subsequently, an n-type impurity is ion-implanted using arsenic (As) or phosphorus (P) in the localized p− region 602 and heat treated to form a first n + region 603, which is an n + guard region, and then an oxide film 604. ). In this case, the first n + region 603 passes through the p− region 602 completely and is connected to the n + type semiconductor substrate 601 for the purpose of isolation between devices and the connection with the n + type semiconductor substrate 601. You have to adjust the time.

이어서, 도 6b에 나타낸 바와 같이 산화막(604)의 국부를 감광막(605)으로 마스킹하고 식각하여 p- 영역(602)을 노출시키고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(605)을 제거한 다음 열처리하여 하나 이상 다수개의 p+ 영역(606)과 산화막(607)을 형성한다. 이때, p- 영역(602)의 국부에 형성된 p+ 영역(606)은 도 7에 나타낸 바와 같이, p- 영역(602)에 bar형(202), dot형(302), band형(402, 502) 형태로 형성한다. 여기서, p+ 영역(606)의 면적은 제너 다이오드의 애노드로서 제너 다이오드의 접합 용량을 결정하는 주요 요인이 된다. 따라서, p+ 영역(606)은 반도체 소자 크기나 접합 용량에 따라 하나 이상 다수개로 형성하는 것이 자명한 사실이다. 또한, p+ 영역(606)은 p+ 이온 주입 농도를 조절하여 제너 다이오드의 브레이크다운(breakdown) 전압을 원하는 값으로 조정할 수 있다.Subsequently, as shown in FIG. 6B, the localized portion of the oxide film 604 is masked and etched with the photosensitive film 605 to expose the p-region 602, and ion implantation of p-type impurity using B 11 or BF 2 is performed. 605 is removed and then heat treated to form one or more p + regions 606 and oxide film 607. In this case, as shown in FIG. 7, the p + region 606 formed at the local portion of the p− region 602 is a bar type 202, a dot type 302, and a band type 402 or 502 in the p− region 602. ) To form. Here, the area of the p + region 606 becomes a major factor in determining the junction capacitance of the zener diode as the anode of the zener diode. Therefore, it is apparent that at least one p + region 606 is formed depending on the size of the semiconductor device and the junction capacitance. In addition, the p + region 606 may adjust the breakdown voltage of the Zener diode to a desired value by adjusting the p + ion implantation concentration.

이어서, 도 6c에 나타낸 바와 같이 감광막(608)을 이용하여 에피층인 p- 영역(602)의 국부를 정의하고 p+ 영역(606)의 양측에 일정거리 이격하여 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(608)을 제거한 다음 열처리하여 p++ 영역(609)을 형성한다. 이때, p++ 영역(609)의 붕소 농도는 금속배선과의 오믹(ohmic) 접촉이 되도록 충분히 높아야 되는 것이 자명하다.Subsequently, as illustrated in FIG. 6C, the photoresist layer 608 is used to define a local portion of the p− region 602, which is an epitaxial layer, and is spaced at a predetermined distance from both sides of the p + region 606, thereby using p 11 or BF 2 . The p ++ region 609 is formed by ion implantation of a type impurity, removal of the photoresist layer 608, and heat treatment. At this time, it is apparent that the boron concentration of the p ++ region 609 should be high enough to be in ohmic contact with the metal wiring.

이어서, 도 6d에 나타낸 바와 같이 열처리를 통해 산화막(610)을 성장시킨다.Next, as shown in FIG. 6D, the oxide film 610 is grown through heat treatment.

이어서, 도 6e에 나타낸 바와 같이 감광막(611)으로 p+ 영역(606)을 포함하 는 p- 영역(602)의 국부로 정의하고 산화막(604, 610)을 식각한 다음, 비소(As)나 인(P)을 이용하여 n형 불순물을 고농도로 이온주입하고 감광막(611)을 제거한 다음 열처리하거나, 감광막(611)을 제거한 다음 확산로(Furnace)를 이용하여 POCl3 도핑하고 열처리하여 제2 n+ 영역(612)을 형성한다. 여기서, 제2 n++ 영역(612)은 제너 다이오드의 캐소드와 npn 바이폴라 트랜지스터의 콜렉터 역할을 한다.Subsequently, as illustrated in FIG. 6E, the photoresist layer 611 is defined as a local portion of the p− region 602 including the p + region 606, and the oxide layers 604 and 610 are etched, followed by arsenic (As) or phosphorus. (P) ion implantation with high concentration of n-type impurities and removing the photoresist layer 611, followed by heat treatment, or removing the photoresist layer 611, POCl 3 doping and heat treatment using a diffusion furnace (Furnace) to the second n + region 612 is formed. Here, the second n ++ region 612 serves as a collector of the cathode of the zener diode and the npn bipolar transistor.

이어서, 도 6f에 나타낸 바와 같이 반도체의 전면에 산화막이나 질화막으로 절연막(613)을 형성한다.Next, as shown in Fig. 6F, an insulating film 613 is formed on the entire surface of the semiconductor by an oxide film or a nitride film.

다음으로, 도 6g에 나타낸 바와 같이 제2 n+ 영역(612)과 p++ 영역(609) 및 제1 n+ 영역(603)의 국부의 절연막(613)과 산화막(604)을 식각하고 금속배선을 증착하여 제너 다이오드의 캐소드 전극(614)과 p++ 영역(609)과 제1 n+ 영역(603)을 연결하는 금속배선(615)을 제외한 나머지의 금속배선을 식각한다. 이때, 금속배선(615)은 형성하지 않을 수 있으며 이 경우는 양방향 다이오드 특성을 나타낸다. 마지막으로, 반도체 기판 배면을 얇게 갈아 낸 후 금속박막을 증착하여 애노드 전극(616)을 형성한다.Next, as illustrated in FIG. 6G, the insulating film 613 and the oxide film 604 of the local portions of the second n + region 612, the p ++ region 609, and the first n + region 603 are etched and the metal wiring is deposited. The remaining metal wires are etched except for the metal wires 615 connecting the cathode electrode 614 of the Zener diode, the p ++ region 609, and the first n + region 603. In this case, the metal wire 615 may not be formed, and in this case, bidirectional diode characteristics are shown. Finally, the anode substrate 616 is formed by thinly grinding the back surface of the semiconductor substrate and depositing a metal thin film.

이상과 같이, 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다. As described above, although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited thereto and is intended by those skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of equivalents of the claims to be described.

도 1은 종래의 제너 다이오드 단면도이다.1 is a cross-sectional view of a conventional zener diode.

도 2는 종래의 NPN 구조의 반도체 소자 단면도이다.2 is a cross-sectional view of a semiconductor device of a conventional NPN structure.

도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.3 is a cross-sectional view of a semiconductor device according to a first exemplary embodiment of the present invention.

도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 반도체 소자 제조 단계별 단면도이다.4A to 4H are cross-sectional views of manufacturing semiconductor devices according to the first embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.5 is a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.

도 6a 내지 도 6g는 본 발명의 제2 실시예에 따른 반도체 소자 제조 단계별 단면도이다.6A through 6G are cross-sectional views illustrating manufacturing semiconductor devices in accordance with a second embodiment of the present invention.

도 7a 내지 도 7d는 본 발명의 P+ 영역 평면도이다.7A-7D are plan views of the P + region of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

101, 601 : 반도체 기판 102 : n- 영역101, 601: semiconductor substrate 102: n- region

106, 602 : p- 영역 111, 609 : p++ 영역106, 602: p-region 111, 609: p ++ region

114, 606 : p+ 영역 118, 603 : 제1 n+ 영역114 and 606: p + region 118 and 603: first n + region

119, 612 : 제2 n+ 영역 122, 614 : 캐소드 전극119 and 612: second n + region 122 and 614: cathode electrode

123, 616 : 애노드 전극123, 616: anode electrode

Claims (12)

n+형 반도체 기판 상부에 형성된 n- 영역과;an n− region formed over the n + type semiconductor substrate; 상기 n- 영역의 국부에 형성된 p- 영역과;A p- region formed in the local portion of the n- region; 상기 p- 영역의 국부에 형성된 하나 이상의 p+ 영역과;At least one p + region formed at a local to the p− region; 상기 p+ 영역을 포함하며 p- 영역의 내부에 형성된 제1 n+ 영역과;A first n + region comprising the p + region and formed inside of the p− region; 상기 제1 n+영역에 형성된 캐소드 전극; 및A cathode electrode formed in the first n + region; And 상기 반도체 기판 배면에 형성된 애노드 전극;을 포함하는 것을 특징으로 하는 반도체 소자.And an anode electrode formed on the back surface of the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 제1 n+ 영역과 상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과,A p ++ region formed in the p− region spaced apart from each other by a predetermined distance between the first n + region and the p + region; 상기 p- 영역의 양단을 일정거리 이격되어 상기 n- 영역의 내부에 형성된 제2 n+ 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.And a second n + region formed in the n− region spaced apart from the both ends of the p− region by a predetermined distance. 제 2 항에 있어서,The method of claim 2, 상기 p++ 영역과 제1 n+영역에 금속배선이 연결된 것을 특징으로 하는 반도체 소자.And a metal wire connected to the p ++ region and the first n + region. n+형 반도체 기판 상부에 형성된 p- 영역과;a p− region formed over the n + type semiconductor substrate; 상기 p- 영역의 국부에 형성되고 n+형 반도체 기판에 연결된 제1 n+ 영역과;A first n + region formed in a locality of said p− region and connected to an n + type semiconductor substrate; 상기 제1 n+ 영역의 사이에 형성되며 p- 영역의 국부에 형성된 하나 이상의 p+ 영역과;At least one p + region formed between the first n + regions and formed locally at the p− region; 상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 형성된 p++ 영역과;A p ++ region formed at an inner side of the p− region by a predetermined distance from each end of the p + region; 상기 p+ 영역을 포함하며 상기 p- 영역의 국부에 형성된 제2 n+ 영역과; A second n + region comprising said p + region and formed locally in said p− region; 상기 제2 n+영역에 형성된 캐소드 전극; 및A cathode electrode formed in the second n + region; And 상기 반도체 기판 배면에 형성된 애노드 전극;을 포함하는 것을 특징으로 하는 반도체 소자.And an anode electrode formed on the back surface of the semiconductor substrate. 제 4 항에 있어서,The method of claim 4, wherein 상기 p++ 영역과 상기 제1 n+ 영역에 금속배선이 연결된 것을 특징으로 하는 반도체 소자.And a metal wire connected to the p ++ region and the first n + region. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.The p + region is a semiconductor device, characterized in that formed in any one of the bar type, band type, dot type. n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제 1단계와;a first step of forming an n− region, which is an epitaxial layer, on the n + type semiconductor substrate; 상기 n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와;A second step of forming a p- region by ion implantation of a p-type impurity into the localized region of the n- region followed by heat treatment; 상기 p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와;A third step of forming at least one p + region by implanting and then heat treating a p-type impurity at a local portion of the p− region; 상기 p+ 영역을 포함하며 p- 영역의 내부에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제4단계; 및A fourth step of forming a first n + region by implanting n-type impurities into the p− region and performing heat treatment after ion implantation; And 상기 제1 n+영역에 캐소드 전극과 상기 반도체 기판 배면에 애노드 전극을 형성하는 제5단계;을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.And forming a cathode on the first n + region and an anode on the back surface of the semiconductor substrate. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 n+ 영역과 상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제6단계와,A sixth step of forming a p ++ region by ion-implanting p-type impurities into the p− region by spaced apart a predetermined distance from each end of the first n + region and the p + region; 상기 p- 영역의 양단을 일정거리 이격되어 상기 n- 영역의 내부에 제2 n+ 영역을 형성하는 제7단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.And a seventh step of forming a second n + region in the n− region by spaced apart from both ends of the p− region by a predetermined distance. 제 8 항에 있어서,The method of claim 8, 상기 p++ 영역과 제1 n+영역에 금속배선을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.And forming metal interconnections in the p ++ region and the first n + region. n+형 반도체 기판 상부에 에피층인 p- 영역을 형성하는 제1단계와;forming a p− region, which is an epitaxial layer, over the n + type semiconductor substrate; 상기 p- 영역의 국부에 상기 반도체 기판과 연결되도록 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역을 형성하는 제2단계와;A second step of forming a first n + region by implanting an n-type impurity into the local region of the p− region and performing heat treatment after ion implantation; 상기 제1 n+ 영역의 사이의 p- 영역 국부에 p형 불순물을 이온주입 후 열처리하여 하나 이상의 p+ 영역을 형성하는 제3단계와;A third step of forming at least one p + region by ion implantation of a p-type impurity in a localized p− region between the first n + regions and then heat treatment; 상기 p+ 영역의 각 양단을 일정거리 이격되어 p- 영역의 내부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와;A fourth step of forming a p ++ region by implanting a p-type impurity into the p− region and performing heat treatment after spaced apart from each end of the p + region by a predetermined distance; 상기 p+ 영역을 포함하며 상기 p- 영역 국부에 n형 불순물을 이온주입 후 열처리하여 제2 n+ 영역을 형성하는 제5단계; 및A fifth step of forming a second n + region by implanting an n-type impurity into the p− region and performing heat treatment after ion implantation into the p− region; And 상기 제2 n+영역에 캐소드 전극과 상기 반도체 기판 배면에 형성된 애노드 전극을 형성하는 제6단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.And forming a cathode electrode and an anode electrode formed on the back surface of the semiconductor substrate in the second n + region. 제 10 항에 있어서,The method of claim 10, 상기 p++ 영역과 상기 제1 n+ 영역에 금속배선을 형성하는 것을 특징으로 하는 반도체 소자 제조방법.And forming metal wirings in the p ++ region and the first n + region. 제 7 항 내지 제 11 항중 어느 한 항에 있어서,The method according to any one of claims 7 to 11, 상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법. The p + region is a semiconductor device manufacturing method, characterized in that formed in any one of the bar type, band type, dot type.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046045A (en) 2014-10-17 2016-04-28 주식회사 시지트로닉스 Bi-directional device for ESD/EMI/Surge protection and fabrication method thereof
KR101628754B1 (en) 2015-02-17 2016-06-10 주식회사 시지트로닉스 Manufacturing method of dual mode protection device with symmetric bi-directional breakdown voltage
CN117594664A (en) * 2023-11-22 2024-02-23 扬州国宇电子有限公司 A low-voltage and low-capacitance anti-surge device and preparation method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046045A (en) 2014-10-17 2016-04-28 주식회사 시지트로닉스 Bi-directional device for ESD/EMI/Surge protection and fabrication method thereof
KR101628754B1 (en) 2015-02-17 2016-06-10 주식회사 시지트로닉스 Manufacturing method of dual mode protection device with symmetric bi-directional breakdown voltage
CN117594664A (en) * 2023-11-22 2024-02-23 扬州国宇电子有限公司 A low-voltage and low-capacitance anti-surge device and preparation method
CN117594664B (en) * 2023-11-22 2024-05-24 扬州国宇电子有限公司 A low-voltage and low-capacitance surge protection device and preparation method thereof

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