KR100936111B1 - Semiconductor package and manufacturing method thereof - Google Patents
Semiconductor package and manufacturing method thereof Download PDFInfo
- Publication number
- KR100936111B1 KR100936111B1 KR1020070123586A KR20070123586A KR100936111B1 KR 100936111 B1 KR100936111 B1 KR 100936111B1 KR 1020070123586 A KR1020070123586 A KR 1020070123586A KR 20070123586 A KR20070123586 A KR 20070123586A KR 100936111 B1 KR100936111 B1 KR 100936111B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- bump
- relocation conductive
- relocation
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910000679 solder Inorganic materials 0.000 claims abstract description 78
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 19
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 230000027756 respiratory electron transport chain Effects 0.000 abstract description 10
- 238000005728 strengthening Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 109
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 4
- 230000008707 rearrangement Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은 전극 패드를 포함하는 반도체 칩과, 상기 반도체 칩 상부에 형성되며, 상기 전극 패드와 전기적으로 연결되는 재배치 도전층과, 상기 재배치 도전층 끝단의 상면에 솔더 범프 형성 영역에 국부적으로 또는 전체적으로 형성되어 재배치 도전층과 솔더 범프 사이의 전기적 이동 통로를 확장시키는 범프 패드와, 상기 재배치 도전층을 커버하며 솔더 범프 형성 영역을 국부적으로 노출시키는 유전층과, 상기 재배치 도전층의 끝단 영역에서 상기 범프 패드와 전기적으로 접촉하는 솔더 범프를 포함하는 반도체 패키지를 제공한다. 본 발명에 따르면, 재배치 도전층과 범프 패드 및 솔더 범프에 이르는 전기적인 통로의 면적을 확장하여 재배치 도전층 계면 근처에서의 전류 집중을 완화시키고 전자이동 현상을 경감시키며, 솔더 범프의 물리적인 접촉을 강화시켜 반도체 패키지의 기계적 내구성을 향상시킬 수 있다. The present invention provides a semiconductor chip including an electrode pad, a relocation conductive layer formed on an upper portion of the semiconductor chip and electrically connected to the electrode pad, and locally or entirely in a solder bump forming region on an upper surface of an end of the relocation conductive layer. A bump pad formed to extend an electrical movement path between the relocation conductive layer and the solder bump, a dielectric layer covering the relocation conductive layer and locally exposing a solder bump formation region, and the bump pad at an end region of the relocation conductive layer Provided is a semiconductor package including a solder bump in electrical contact with a. According to the present invention, the area of the electrical passageway between the relocation conductive layer and the bump pads and the solder bumps is expanded to mitigate current concentration near the relocation conductive layer interface, to reduce the electromigration phenomenon, and to prevent physical contact of the solder bumps. By strengthening it can improve the mechanical durability of the semiconductor package.
반도체 패키지, 전류 집중, 전자 이동, 범프 패드 Semiconductor package, current concentrator, electron transfer, bump pad
Description
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 재배치 도전층과 솔더 범프 계면에서 전류의 집중을 완화하는 범프 패드를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package including a bump pad for alleviating concentration of current at a relocation conductive layer and a solder bump interface, and a manufacturing method thereof.
최근의 기술 발전에 따르면, 반도체 장치의 고기능화, 소형화 요구로 인해 칩 크기는 작아지는 반면, 접속 단자의 수는 늘어나는 추세이다. 이로 인해서 직접적인 연결 배선으로는 구현 가능한 배선 수 및 소형화에 한계가 있다. 이를 극복하기 위한 대안으로 범프를 이용한 플립칩 접속 기술의 적용이 증가되고 있으며, 재배치(redistribution) 기술, 범프를 이용한 칩 적층, 웨이퍼 적층 등의 기술들이 대안으로 개발되고 있다. According to recent technological developments, the chip size is smaller due to the demand for higher functionality and miniaturization of semiconductor devices, while the number of connection terminals is increasing. This limits the number of wires and the miniaturization that can be achieved with direct connection wiring. As an alternative to overcome this, the flip-chip connection technology using bumps is increasing, and technologies such as redistribution technology, chip stacking using bumps, and wafer stacking have been developed as alternatives.
도 1 및 도 2를 참조하면, 재배치된 배선에 솔더 범프를 적용한 반도체 장치의 일례를 도시하였다. 기판(100) 상에 형성된 전극 패드(110)는 제1절연층(120) 상에 형성된 재배치 도전층(130)의 일단과 전기적으로 연결되어 있다. 재배치 도전층의 다른 일단에는 제2절연층(140)의 개구부에 하부 금속층(150)을 매개로 솔더 범프(160)가 형성되어 있다.1 and 2 illustrate an example of a semiconductor device in which solder bumps are applied to rearranged wiring. The
이와 같은 재배치 구조의 반도체 장치의 동작시 전류 특성을 보면, 재배치 도전층(130)에서 하부 금속층(150)으로 흐르는 전류는 하부 금속층 외곽부에 맞닿아 있는 제2절연층 하부에 집중된다. 이러한 전류의 집중은 재배치 도전층(130)의 좁은 영역으로부터 하부 금속층(150)의 넓은 영역으로 급격히 전류가 이동하는 현상에 기인한다. 이와 같은 전류 밀도의 국부적인 상승은 전자이동(electromigration)을 유발시켜 솔더 범프(160) 내부까지 손상이 확산된다. When the current characteristics of the semiconductor device having the repositioning structure are operated, current flowing from the repositioning
전자이동은 소자의 작동 시 발생하는 열에 의해 어느 정도 이동성을 가지게 된 원자에 전자가 충돌하여 그 이동성에 방향성이 부가됨으로써 전자의 이동 방향으로 원자가 이동하면서 발생되는 현상이다. 전자가 통과하게 되는 면적이 감소하게 되면 단위 면적당 통과하는 전자가 많아짐으로 해서 전자와 원자간 충돌이 많아져 그 현상은 더욱 가속되며, 열에 의한 확산 및 원자와 전자의 이동으로 인해 발생하게 되는 화학적 농도 구배 또한 전자이동의 원인으로 작용한다. Electron migration is a phenomenon that occurs when an atom moves in the direction of electron movement by electrons colliding with an atom that has some mobility due to heat generated during operation of the device, thereby adding directionality to the mobility. As the area of electrons decreases, the number of electrons passing per unit area increases, which increases the collision between electrons and atoms, and the phenomenon is further accelerated, and the chemical concentration caused by diffusion and movement of atoms and electrons by heat. Gradient also acts as a source of electron transfer.
재배치 도전층을 이용한 웨이퍼레벨패키지(WLP)에 있어서, 하부 금속층 근처의 전류 밀도 상승은 전자이동을 가속화시키고, 그 결과 제품의 손상을 유발하고 전기적 및 기계적 신뢰성에 악영향을 미치고 있다. In wafer level packages (WLP) using relocation conductive layers, an increase in current density near the lower metal layer accelerates electron transfer, resulting in damage to the product and adversely affecting electrical and mechanical reliability.
특히, 반도체 장치의 전기적 배선 및 범프의 미세화로 인해 재배치 도전층과 솔더 범프간의 접합 면적이 감소되고 전류가 이동하는 단위 면적이 감소함에 따라 전자이동 현상의 발생이 가속화되고 있다. 이러한 전자이동 현상은 반도체 장치의 기능 저하 및 수명 단축의 원인이 된다.In particular, due to the miniaturization of the electrical wiring and bumps of the semiconductor device, the electron transfer phenomenon is accelerated as the junction area between the redistribution conductive layer and the solder bumps is reduced and the unit area through which current flows is reduced. This electron transfer phenomenon causes a decrease in the function of the semiconductor device and shorten the lifespan.
따라서, 본 발명의 목적은 전류 밀도의 국부적인 집중을 완화시켜 전자이동 현상의 발생을 억제한 반도체 장치 및 그 제조 방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, in which local concentration of current density is relaxed to suppress the occurrence of electron transfer phenomenon.
또한, 본 발명의 다른 목적은 공정의 큰 변동 없이 전자이동 현상을 억제할 수 있는 반도체 장치의 구조 및 그 제조 방법을 제공하는데 있다. In addition, another object of the present invention is to provide a structure of a semiconductor device and a method of manufacturing the same that can suppress the electron transfer phenomenon without a great change in the process.
기타, 본 발명의 다른 목적 및 특징은 이하의 상세한 설명에서 더욱 구체적으로 제시될 것이다.Other objects and features of the present invention will be more specifically set forth in the following detailed description.
상기 목적을 달성하기 위하여, 본 발명은 전극 패드를 포함하는 반도체 칩과, 상기 반도체 칩 상부에 형성되며, 상기 전극 패드와 전기적으로 연결되는 재배치 도전층과, 상기 재배치 도전층 끝단의 상면에 솔더 범프 형성 영역에 국부적으로 또는 전체적으로 형성되어 재배치 도전층과 솔더 범프 사이의 전기적 이동 통로를 확장시키는 범프 패드와, 상기 재배치 도전층을 커버하며 솔더 범프 형성 영역을 국부적으로 노출시키는 유전층과, 상기 재배치 도전층의 끝단 영역에서 상기 범프 패드와 전기적으로 접촉하는 솔더 범프를 포함하는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention provides a semiconductor chip including an electrode pad, a relocation conductive layer formed on the semiconductor chip and electrically connected to the electrode pad, and a solder bump on an upper surface of an end of the relocation conductive layer. A bump pad that is formed locally or entirely in the formation region to extend the electrical passage between the relocation conductive layer and the solder bumps, a dielectric layer covering the relocation conductive layer and locally exposing the solder bump formation region, the relocation conductive layer A semiconductor package includes a solder bump in electrical contact with the bump pad at an end region of the bump pad.
상기 유전층은 상기 범프 패드의 측부 근처에만 접촉하여 상기 재배치 도전층, 범프 패드, 솔더 범프로 이어지는 직접적인 전기적 이동 통로를 허용하는 것이 바람직하다. Preferably, the dielectric layer contacts only near the sides of the bump pads to allow direct electrical migration paths leading to the reposition conductive layer, bump pads, and solder bumps.
상기 재배치 도전층은 솔더 범프 형성 영역에서 이산적(離散的)으로 형성될 수도 있고, 연속적으로 형성될 수도 있다. 상기 범프 패드는 원 또는 사각형 형태로 평면적으로 형성될 수 있으며, 단면이 단차진 형태로 형성될 수도 있다. 또한, 상기 범프 패드는 솔더 범프 형성 영역에서 재배치 도전층을 완전히 커버할 수 있으며, 이와 달리 국부적으로 재배치 도전층을 노출시켜 솔더 범프와 직접적으로 접촉되도록 할 수도 있다. The relocation conductive layer may be formed discretely in the solder bump formation region, or may be continuously formed. The bump pad may be formed in a planar shape in a circle or a square shape, and may have a stepped shape in cross section. In addition, the bump pad may completely cover the relocation conductive layer in the solder bump formation region. Alternatively, the bump pad may locally expose the relocation conductive layer to be in direct contact with the solder bump.
또한, 본 발명은 전극 패드를 포함하는 반도체 칩 상부에 상기 전극 패드와 전기적으로 연결되는 재배치 도전층을 형성하고, 상기 재배치 도전층 끝단의 상면에 솔더 범프 형성 영역에 재배치 도전층과 솔더 범프 사이의 전기적 이동 통로를 확장시키는 범프 패드를 형성하고, 상기 재배치 도전층을 커버하며 솔더 범프 형성 영역을 국부적으로 노출시키는 유전층을 형성하고, 상기 재배치 도전층의 끝단 영역에서 상기 범프 패드와 전기적으로 접촉하는 솔더 범프를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.In addition, the present invention forms a relocation conductive layer electrically connected to the electrode pad on the semiconductor chip including the electrode pad, and between the relocation conductive layer and the solder bump in the solder bump formation region on the upper surface of the end of the relocation conductive layer A solder pad forming a bump pad that extends an electrically moving passageway, forming a dielectric layer covering the relocation conductive layer and locally exposing a solder bump formation region, and in electrical contact with the bump pad at an end region of the relocation conductive layer It provides a method of manufacturing a semiconductor package comprising the step of forming a bump.
본 발명에 따르면, 솔더 범프 영역에서 재배치 도전층 상부에 별도의 범프 패드를 형성함으로써, 재배치 도전층과 범프 패드 및 솔더 범프에 이르는 전기적인 통로의 면적을 확장하여 재배치 도전층 계면 근처에서의 전류 집중을 완화시키고 전자이동 현상을 경감시키며, 솔더 범프의 물리적인 접촉을 강화시켜 반도체 패키지의 기계적 내구성을 향상시킬 수 있다. According to the present invention, by forming a separate bump pad on top of the relocation conductive layer in the solder bump area, the area of the electrical passage from the relocation conductive layer to the bump pad and the solder bump is expanded to concentrate current near the relocation conductive layer interface. Alleviate electron transfer, mitigate electromigration, and enhance the mechanical durability of semiconductor packages by enhancing the physical contact of solder bumps.
본 발명은 재배치 도전층으로부터 솔더 범프로 이어지는 전기적인 경 로(path) 중 특히 전류가 유입되기 시작하거나 유출되는 부분에 전류가 집중되고 전자이동(electtromigration)을 심화시키는 점을 개선하기 위하여 새로운 범프 구조를 제안한다.The present invention provides a novel bump structure to improve the concentration of current and intensification of electromigration in the electrical path leading from the relocation conductive layer to the solder bumps, particularly where current begins to flow in or out. Suggest.
구체적으로는 재배치 도전층에서 솔더 범프로 이어지는 영역, 특히 입구 부분에 범프 패드를 부가함으로써 전류가 통과하는 면적을 증가시킨다. 이로 인하여 전류 집중이 완화되고 전자이동 특성이 향상된다. 또한, 재배치 도전층 위에 범프패드가 보강됨으로써 솔더 범프가 접촉되는 면적을 증가시킬 수 있으며, 이로 인하여 솔더 범프의 기계적 신뢰성 증가한다.Specifically, a bump pad is added to the area leading to the solder bumps in the repositioning conductive layer, particularly the inlet, to increase the area through which the current passes. This alleviates current concentration and improves electron transfer characteristics. In addition, by reinforcing the bump pads on the repositioning conductive layer, the area in which the solder bumps are in contact may be increased, thereby increasing the mechanical reliability of the solder bumps.
본 발명의 반도체 패키지는 전극 패드를 포함하는 반도체 칩 상부에 전극 패드와 전기적으로 연결되는 재배치 도전층을 포함한다. 상기 재배치 도전층 끝단 상면에는 솔더 범프 형성 영역에 국부적으로 또는 전체적으로 재배치 도전층과 솔더 범프 사이의 전기적 이동 통로를 확장시키는 범프 패드가 형성된다. The semiconductor package of the present invention includes a relocation conductive layer electrically connected to the electrode pads on the semiconductor chip including the electrode pads. A bump pad is formed on the end surface of the relocation conductive layer to extend an electrical movement path between the relocation conductive layer and the solder bump locally or entirely in the solder bump formation region.
또한, 본 발명에 따른 반도체 패키지는 상기 재배치 도전층을 커버하며 솔더 범프 형성 영역을 국부적으로 노출시키는 유전층을 포함한다. 이 유전층은 상기 범프 패드의 측부 근처에만 접촉하여 상기 재배치 도전층, 범프 패드, 솔더 범프로 이어지는 직접적인 전기적 이동 통로를 허용한다. In addition, the semiconductor package according to the present invention includes a dielectric layer covering the relocation conductive layer and locally exposing a solder bump forming region. This dielectric layer contacts only near the sides of the bump pads to allow direct electrical migration paths leading to the reposition conductive layer, bump pads, and solder bumps.
본 발명의 일실시예에 따른 반도체 패키지를 도시한 도 3a 및 3b를 참조하면, 반도체 칩(또는 웨이퍼 레벨의 반도체 기판)(200)이 도시되어 있다. 이 반도체 칩에는 다수의 박막 회로가 미리 형성되어 있고, 외부와의 전기적 접촉을 위한 전극 패드(205)가 칩 상면에 형성되어 있다. 전극 패드의 노출된 부분을 제외한 칩 상면에는 보호층(212)이 형성되어 있고, 그 상면에는 필요에 따라 유전층(214)이 더 형성될 수 있다. 3A and 3B illustrating a semiconductor package according to an embodiment of the present invention, a semiconductor chip 200 (or a wafer level semiconductor substrate) 200 is illustrated. In this semiconductor chip, many thin film circuits are formed in advance, and
상기 전극 패드(205)는 재배치 도전층(220)의 일단과 전기적으로 접촉되어 있으며, 이 재배치 도전층을 통하여 상기 전극 패드는 다른 위치에 형성되는 솔더 범프(250)와 전기적으로 연결된다. The
재배치 도전층(220)의 타단, 즉 솔더 범프 형성 영역에는 별도의 전도성 범프 패드(230)가 형성된다. 이 범프 패드는 솔더 범프 형성 영역에서 재배치 도전층의 상면에 적어도 국부적으로 형성되며, 도시된 바에 따르면, 솔더 범프 형성 영역에 전체적으로 형성되어 솔더 범프(250)와 직접적으로 접촉되어 있다.A separate
재배치 도전층(220)의 상면에는 또 다른 유전층(2440)이 형성되어 재배치 도전층을 커버하고 있다. 이 유전층(240)은 솔더 범프 형성 영역에서 상기 범프 패드(230)를 노출시키며, 바람직하게는 범프 패드의 측면 부근에만 물리적으로 접촉되도록 형성되어 재배치 도전층(220)과 범프 패드(230) 및 솔더 범프(250)에 이르는 직접적인 전기적인 통로를 허용하는 것이 적절하다. 이와 같은 구조는 재배치 도전층과 솔더 범프가 만나는 영역 중 특히 입구 부근에서 상기 유전층에 의하여 전기적인 통로가 상대적으로 감소되는 것을 방지한다. 뿐만 아니라, 재배치 도전층 및 범프 패드가 보다 확장된 전기적 경로(path)를 형성함으로써 솔더 범프로의 전기적 흐름이 원활하고 전류의 국부적인 집중이 원천적으로 방지된다.Another dielectric layer 2440 is formed on the top surface of the relocation
도 3a 및 3b에 도시된 바에 따르면, 재배치 도전층(220)의 끝단은 연속적인 구조가 아닌 이산적(discrete)인 구조로 형성된 것을 볼 수 있다. 즉, 재배치 도전 층의 줄기 부분(220a)으로부터 솔더 범프 형성 영역의 말단 부분(220b)으로 외형적인 면적은 확장되지만, 상기 말단 부분(220b)에서는 중앙(a 부분)과 외곽 부분(c, d) 사이에 비어 있는 영역(b)이 존재한다. 범프 패드는 상기 외곽 부분 중 일부분(c)과 중앙 영역(a, b)을 커버하도록 형성되어 있다. 이와 같은 이산적인 구조의 재배치 도전층은 그 상면에 형성되는 범프 패드(230)의 단면 구조를 도 3a에서 볼 수 있는 바와 같이 단차진(stepped) 형태로 형성시키며, 그 결과 솔더 범프가 굴곡진 면에 접촉하게 되어 물리적인 접촉성이 더욱 개선될 수 있다. As shown in FIGS. 3A and 3B, it can be seen that the ends of the rearrangement
본 발명에 따른 반도체 패키지는 재배치 도전층과 솔더 범프가 만나는 영역 중 특히 입구 부분(도 3a의 A 부분)에서의 전류 집중을 완화시키는 특징이 있다. 도 3c를 참조하면, 재배치 도전층(220) 끝단, 솔더 범프가 형성되는 영역에 범프 패드(230)가 더 형성되어 전도성 경로의 면적을 증대시킬 뿐만 아니라, 유전층(240)이 재배치 도전층과 범프 패드가 접촉하는 영역을 커버하지 않도록 범프 패드의 측면 부위 근처에만 접촉하고 있는 것을 볼 수 있다. 따라서, 재배치 도전층으로부터 범프 패드를 경유하여 솔더 범프에 이르는 전기적인 통로가 확장되고, 전자의 흐름(e) 또한 원활하게 되어 전자이동 현상을 감소시킬 수 있다.The semiconductor package according to the present invention is characterized by mitigating current concentration in the inlet portion (part A of FIG. 3A) among regions where the relocation conductive layer and the solder bumps meet. Referring to FIG. 3C,
본 발명에 있어서 실시예로서 언급된 재배치 도전층의 말단 영역은 예시적으로 원형으로 형성되었지만, 그 형태는 특별히 제한이 없으며 사각 형태로 형성하는 것도 무방하고, 범프 패드의 형태 역시 특별한 제한이 없다.Although the terminal region of the rearrangement conductive layer mentioned as an embodiment in the present invention is exemplarily formed in a circular shape, the shape thereof is not particularly limited and may be formed in a square shape, and the shape of the bump pad is not particularly limited.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 패키지의 일부를 도시한 것으로서, 재배치 도전층(220)이 솔더 범프 형성 영역에서 내부가 비어 있는 구조로 형성되어 있는 것을 볼 수 있다. 즉, 솔더 범프 형성 영역에서 재배치 도전층의 말단 부분(220b)은 외곽 영역(b, c)을 제외한 내부 중앙(a)이 비어 있다. 범프 패드(230)는 상기 외곽 영역의 일부분(b)과 중앙 영역(a)에 형성되어 상기 b 부분에서만 재배치 도전층과 접촉되어 있다. 이 접촉된 영역은 재배치 도전층으로부터 범프 패드를 거쳐 솔더 범프에 이르는 원활한 전기적 흐름을 가능케 하며, 그 결과 전류 집중이 완화된다. 이 경우에도 유전층(240)은 범프 패드의 측면 근처에만 접촉하여 재배치 도전층과 범프 패드가 접촉하는 영역(b 부분)에서 솔더 범프로의 전기적인 흐름을 방해하지 않도록 하는 것이 바람직하다.4A and 4B illustrate a portion of a semiconductor package according to another embodiment of the present invention, and it can be seen that the
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 것으로서, 앞선 실시예에서와 달리 재배치 도전층의 끝단, 즉 솔더 범프 형성 영역의 재배치 도전층 말단 영역(220b)이 연속적으로 형성되어 있는 것을 볼 수 있다.5A and 5B illustrate a semiconductor package according to another embodiment of the present invention, unlike the previous embodiment, the end of the relocation conductive layer, that is, the relocation conductive
반면, 범프 패드(230)는 재배치 도전층의 외곽 일부분(b)에만 접촉하여 전체적으로는 링(ring) 형상으로 형성된 것을 볼 수 있다. 이 경우, 범프 패드와 재배치 도전층이 접촉하는 영역은 재배치 도전층과 솔더 범프 간 전기적으로 연결되는 입구 영역을 포함하는 것이 바람직하다. 이와 같이 범프 패드(230)가 재배치 도전층을 국부적으로 노출시킴으로써 재배치 도전층은 솔더 범프와 직접적으로 전기적으로 접촉된다. On the other hand, it can be seen that the
본 발명에 있어서, 재배치 도전층으로부터 솔더 범프에 이르는 전기적 경로의 면적 확대를 가능케 하는 범위 내에서 재배치 도전층과 범프 패드의 형태를 다양하게 변형시킬 수 있을 것이다. 예를 들어, 상기 범프 패드는 재배치 도전층과 솔더 범프가 만나는 영역의 입구에만 형성할 수도 있다. 또한, 상기 범프 패드로서 솔더 범프와 재배치 도전층(또는 전극 패드) 사이에서 접착력을 향상시키고 확산을 방지하는 하부 금속층(UBM)을 이용할 수 있을 것이다. 이 경우 하부 금속층의 형태를 변화시켜 재배치 도전층 상면에 국부적으로 형성하고, 그 하부 금속층 상면에는 유전층이 개입하지 않도록 하여 재배치 도전층과 솔더 범프 사이의 전기적 통로를 확보하는 것이 바람직하다.In the present invention, the shape of the relocation conductive layer and the bump pad may be variously modified within a range that allows the area of the electrical path from the relocation conductive layer to the solder bumps to be expanded. For example, the bump pad may be formed only at an entrance of a region where the relocation conductive layer and the solder bump meet. In addition, as the bump pad, a lower metal layer (UBM) may be used to improve adhesion and prevent diffusion between the solder bumps and the repositioning conductive layer (or electrode pad). In this case, it is preferable to change the shape of the lower metal layer to be locally formed on the top surface of the relocation conductive layer, and to prevent the dielectric layer from intervening on the top surface of the bottom metal layer to secure an electrical path between the relocation conductive layer and the solder bumps.
다음으로 본 발명에 따른 반도체 패키지 제조 방법의 일례를 설명한다. 도 6을 참조하면, 전공정이 끝난 반도체 칩(또는 웨이퍼 레벨의 반도체 기판)(200)을 준비한다. 칩(200) 표면에는 적어도 하나 이상의 전극 패드(205)가 미리 형성될 수도 있고, 후속적으로 형성할 수도 있으며, 또한 보호막(212)이 형성될 수 있다.Next, an example of the manufacturing method of the semiconductor package which concerns on this invention is demonstrated. Referring to FIG. 6, a semiconductor chip (or a wafer level semiconductor substrate) 200 having been preprocessed is prepared. At least one
반도체 칩(200) 표면에 필요에 따라 유전층(214)을 형성한 후(도 7), 상기 전극 패드를 노출시킨 상태에서 재배치 도전층(220)을 형성한다(도 8). 재배치 도전층은 일단이 전극 패드(205)와 접촉되는 한편 타단은 다른 위치에 이르기까지 연장되며 그 말단은 비연속적인 이산 구조(X 영역)로 형성된다. 물론, 이와 다르게 연속적인 구조로 형성할 수도 있을 것이다. A
재배치 도전층의 형성 및 기타 박막층의 형성을 위하여 수행되는 포토리지스트 도포, 노광 공정, 부분적 식각 공정 등은 이미 당업자에게 잘 알려져 있으므로 자세한 설명을 생략한다.The photoresist coating, the exposure process, the partial etching process, etc., which are performed for the formation of the relocation conductive layer and the formation of the other thin film layer, are already well known to those skilled in the art, and thus detailed description thereof will be omitted.
다음으로, 상기 재배치 도전층(220) 끝단의 상면에 솔더 범프 형성 영역(X 영역)에 재배치 도전층과 솔더 범프 사이의 전기적 이동 통로를 확장시키는 범프 패드(230)를 형성한다(도 9). 상기 범프 패드는 예를 들어 Cu 또는 Ni 로 형성할 수 있으나 반드시 이에 한정될 필요는 없다. Next, a
범프 패드는 도시된 바와 같이, 솔더 범프 형성 영역에서 재배치 도전층을 완전히 커버하도록 형성할 수 있지만, 앞선 도 5a의 실시예에서와 같이 재배치 도전층 상면에 국부적으로 형성되어 재배치 도전층과 솔더 범프의 직접적인 접촉을 허용할 수도 있다. The bump pad may be formed to completely cover the relocation conductive layer in the solder bump formation region, as shown, but is formed locally on the top surface of the relocation conductive layer as in the previous embodiment of FIG. Direct contact may be allowed.
다음으로, 재배치 도전층을 커버하며 솔더 범프 형성 영역을 국부적으로 노출시키는 유전층(240)을 형성한다. 이 경우, 유전층(240)은 범프 패드(230)의 측부 근처에만 접촉하도록 형성한다(도 10). 마지막으로 재배치 도전층의 말단 영역에서 상기 범프 패드(230)와(또는 범프 패드 및 재배치 도전층과) 전기적으로 접촉하는 솔더 범프(250)를 형성한다(도 11). Next, a
이와 같은 공정은 재배치 도전층의 형태 및 범프 패드의 형태를 변화시키기 위하여 포토레지시트 공정이 다소 차이가 있을 뿐 도 4a 및 도 5b의 실시예에도 유사하게 적용될 수 있을 것이다. 또한, 도시되지는 않았지만, 재배치 도전층(220)과 전극 패드(205) 사이 또는 범프 패드(230)와 솔더 범프(250) 사이에 접착력 향상 등을 위하여 추가적으로 하부 금속층(under bump metal)을 형성할 수 있을 것이다. Such a process may be similarly applied to the embodiment of FIGS. 4A and 5B, in which the photoresist process is slightly different in order to change the shape of the relocation conductive layer and the shape of the bump pad. Although not shown, an additional under bump metal may be formed between the repositioning
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다. In the above description of the preferred embodiments of the present invention by way of example, the scope of the present invention is not limited only to these specific embodiments, the present invention is in various forms within the scope of the spirit and claims of the present invention May be modified, changed, or improved.
도 1은 재배치 도전층이 형성된 반도체 장치를 보인 단면도.1 is a cross-sectional view showing a semiconductor device in which a relocation conductive layer is formed.
도 2는 도 1의 재배치 도전층의 평면도.FIG. 2 is a plan view of the relocation conductive layer of FIG. 1. FIG.
도 3a 및 3b는 본 발명의 일실시예에 따른 반도체 패키지를 보인 단면도 및 평면도.3A and 3B are a cross-sectional view and a plan view showing a semiconductor package according to an embodiment of the present invention.
도 3c는 본 발명에 따른 반도체 패키지의 전류 이동 특성을 보인 모식도.Figure 3c is a schematic diagram showing the current movement characteristics of the semiconductor package according to the present invention.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 반도체 패키지를 보인 단면도 및 평면도.4A and 4B are a cross-sectional view and a plan view showing a semiconductor package according to another embodiment of the present invention.
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보인 단면도 및 평면도.5A and 5B are a sectional view and a plan view showing a semiconductor package according to another embodiment of the present invention.
도 6 내지 도 11은 본 발명의 일실시예에 따른 제조 방법을 보인 공정도.6 to 11 is a process chart showing a manufacturing method according to an embodiment of the present invention.
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
200: 기판 205: 전극 패드200: substrate 205: electrode pad
220: 재배치 도전층 230: 범프 패드220: relocation conductive layer 230: bump pad
240: 유전층 250: 솔더 범프240: dielectric layer 250: solder bump
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070123586A KR100936111B1 (en) | 2007-11-30 | 2007-11-30 | Semiconductor package and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070123586A KR100936111B1 (en) | 2007-11-30 | 2007-11-30 | Semiconductor package and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090056445A KR20090056445A (en) | 2009-06-03 |
| KR100936111B1 true KR100936111B1 (en) | 2010-01-11 |
Family
ID=40987849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070123586A Active KR100936111B1 (en) | 2007-11-30 | 2007-11-30 | Semiconductor package and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100936111B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010029196A (en) * | 1999-09-30 | 2001-04-06 | 윤종용 | Redistributed Wafer Level Chip Size Package Having Concave Pattern In Bump Pad And Method For Manufacturing The Same |
-
2007
- 2007-11-30 KR KR1020070123586A patent/KR100936111B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010029196A (en) * | 1999-09-30 | 2001-04-06 | 윤종용 | Redistributed Wafer Level Chip Size Package Having Concave Pattern In Bump Pad And Method For Manufacturing The Same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090056445A (en) | 2009-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11784124B2 (en) | Plurality of different size metal layers for a pad structure | |
| KR101194889B1 (en) | Centripetal layout for low stress chip package | |
| US8212357B2 (en) | Combination via and pad structure for improved solder bump electromigration characteristics | |
| US8674506B2 (en) | Structures and methods to reduce maximum current density in a solder ball | |
| US10269749B2 (en) | Method of forming a semiconductor device with bump stop structure | |
| KR101483273B1 (en) | A Semiconductor Device and Interconnection Structure Thereof Including a Copper Pad and a Pad Barrier Layer and Methods of Fabricating the Same | |
| US8994181B2 (en) | Bond pad structure to reduce bond pad corrosion | |
| US8697566B2 (en) | Bump structure and manufacturing method thereof | |
| KR20110091730A (en) | Semiconductor Devices Incorporating Reduced Stress Configurations for Metal Fillers | |
| US6649961B2 (en) | Supporting gate contacts over source region on MOSFET devices | |
| CN107039392A (en) | Semiconductor structure and its manufacture method | |
| US9059004B2 (en) | Method for chip scale package and package structure thereof | |
| US10622319B2 (en) | Final passivation for wafer level warpage and ULK stress reduction | |
| US7491556B2 (en) | Efficient method of forming and assembling a microelectronic chip including solder bumps | |
| CN104253100B (en) | Chip package | |
| US20090020878A1 (en) | Semiconductor packages and methods of fabricating the same | |
| KR100936111B1 (en) | Semiconductor package and manufacturing method thereof | |
| KR20090075883A (en) | Aluminum Terminal Metallization Stack without Metal Layer | |
| US20190181067A1 (en) | Semiconductor package and method of fabricating the same | |
| CN112889146A (en) | Interconnect for electronic device | |
| KR100901241B1 (en) | Semiconductor device including sacrificial layer and method for manufacturing same | |
| KR102836572B1 (en) | Methods of fabricating semiconductor package | |
| KR100901242B1 (en) | Semiconductor device including current alleviation part and manufacturing method thereof | |
| WO2009069020A1 (en) | Contact structure for an electronic circuit substrate and electronic circuit comprising said contact structure | |
| KR100990587B1 (en) | Semiconductor device and manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20071130 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20090622 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20091130 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20091231 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20091231 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20121203 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121203 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20131115 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20131115 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20141224 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20141224 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160408 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160408 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20181001 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200925 Start annual number: 12 End annual number: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210927 Start annual number: 13 End annual number: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220922 Start annual number: 14 End annual number: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230918 Start annual number: 15 End annual number: 15 |
|
| PR1001 | Payment of annual fee |
Payment date: 20240919 Start annual number: 16 End annual number: 16 |