KR100934228B1

KR100934228B1 - 진공 채널 트랜지스터 및 그 제조방법

Info

Publication number: KR100934228B1
Application number: KR1020080021064A
Authority: KR
Inventors: 김대용; 김현탁
Original assignee: 한국전자통신연구원
Priority date: 2007-11-30
Filing date: 2008-03-06
Publication date: 2009-12-29
Anticipated expiration: 2028-03-06
Also published as: KR20090056771A

Abstract

본 발명은 진공 채널 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는, 저일함수 물질로 이루어진 평면형 캐소드층 또는 저일함수 물질로 이루어진 방열층을 구비하는 평면형 캐소드층을 포함하는 진공 채널 트랜지스터와 상기의 트랜지스터를 제조하는 방법에 관한 것이다.

본 발명에 의한 진공 채널 트랜지스터는, 게이트층에 낮은 전압을 걸어주어도 전자를 방출할 수 있고, 애노드층의 전압이 캐소드층의 전자 방출에 미치는 영향이 적으며, 방출전류의 불안정성이 제거되어 동작의 안정성을 확보할 수 있다.

트랜지스터, 진공 채널, 반도체 소자, 국부미소가열전극

Description

진공 채널 트랜지스터 및 그 제조방법 {VACUUM CHANNEL TRANSISTOR AND MANUFACRURING METHOD THEREOF}

종래 기술에 의한 스핀트(Spindt)형 진공 채널 트랜지스터는, 캐소드 전극과 게이트 전극 사이에 강한 전압을 걸어주어 캐소드 전극에 구비된 뾰족한 금속 마이크로 팁 표면을 통해 전자가 방출되도록 하고, 애노드 전극에 전압을 걸어주어 상기 방출된 전자가 가속되어 애노드 전극에 도달하도록 함으로써 전류를 흐르게 한다.

일반적으로, 진공 내의 금속 표면으로부터 적당한 자유전자가 방출되도록 하기 위해서는 양 전극 사이에 0.5V/Å 이상의 전압이 인가되어야 한다. 스핀트형 냉 캐소드(Cold Cathode)는 전계 방출 현상에 의해 전자를 방출하는데, 이를 위해서는 전자 방출 면의 전계가 약 10⁹V/m 이상이 되어야만 한다.

캐소드 표면의 전기장의 전계 세기는, 캐소드 전극과 애노드 전극 사이의 전압을 전극 간의 거리로 나눈 값으로 정의된다. 따라서, 평탄한 전극 사이에 10⁹V/m의 전계를 형성하기 위해서는, 전극간의 거리가 1mm인 경우에는 전극 사이에 10⁶V의 전압이 인가되어야 하고, 1μm인 경우에도 1,000 V 이상의 전압이 인가되어야 한다.

현실적으로, 10⁹V/m의 전계를 만들기 위해서, 실리콘, 몰리브덴 또는 텅스텐과 같은 금속으로 이루어진, 뾰족한 형태의 마이크로 팁이 이용된다. 이러한 마이크로 팁은 기하학적 효과에 의해서 팁의 끝부분에서 전계 세기가 강하므로, 이를 이용하면 평면형 전극에 비해 낮은 전압으로 전자를 방출할 수 있게 된다.

그러나, 종래 기술에 의한 금속 마이크로 팁을 구비하는 진공 채널 트랜지스터는 다음과 같은 여러 가지 문제점을 가진다.

첫째로, 진공 채널 트랜지스터의 동작 중 이온 스터퍼링 등에 의해서 금속 마이크로 팁이 쉽게 손상될 수 있는데, 이는 트랜지스터의 불안정한 동작을 야기한다.

둘째로, 금속 마이크로 팁을 뾰족한 형태로 균일하게(uniform) 형성하는 공정이 매우 어렵다. 결과적으로, 이는 금속 마이크로 팁을 구비하는 진공 채널 트랜 지스터를 이용하는 디스플레이 장치의 영상 균일성에 지대한 영향을 미치게 된다.

마지막으로, 게이트 전극과 마이크로 팁 사이에서 높은 전계에 의한 아크 방전이 일어나서 게이트 전극이나 마이크로 팁이 파괴되기 쉽다. 실제로, 트랜지스터의 공정 과정이나 동작 중에 트랜지스터의 진공도가 떨어질 수 있고, 전극 사이의 간격이 매우 좁으므로, 금속 원자와 같은 불순물이 전극 사이에 증착되어 있으면 아크 방전이 쉽게 일어날 수 있다. 이로 인해 게이트 전극이나 마이크로 팁이 쉽게 파괴될 수 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 저일함수 물질로 이루어진 평면형 캐소드층 또는 저일함수 물질로 이루어진 방열층을 구비하는 평면형 캐소드층을 포함하는 진공 채널 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명에 의한 진공 채널 트랜지스터는, 상부 기판의 하부 면에 애노드층을 형성하는 상부 구조체; 및 하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하고, 상기 하부 기판 및 상기 캐소드층 사이에 공동을 형성하는 하부 구조체를 포함하며, 상기 캐소드층은 저일함수 물질로 형성되며, 상기 캐소드층이 일부 식각되어 상기 캐소드층과 단을 이루도록 형성되는 국부미소가열전극 영역을 더 포함한다.

이때, 본 발명에 의한 진공 채널 트랜지스터는, 상기 상부 구조체 및 하부 구조체가 이격되도록 지지하는 스페이서를 더 포함할 수도 있다.

또한, 상기 국부미소가열전극 영역은 일측 및 타측으로부터 번갈아 홈이 파여진 구조로 형성할 수도 있다.

한편, 상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 더 형성 하는 것이 바람직하다. 이때, 저일함수 물질은 다이아몬드, 유사 다이아몬드 카본(Diamond-like Carbon; DLC) 및 산화바륨으로 이루어진 그룹에서 선택된 어느 하나를 의미한다.

추가적으로, 상기 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층을 더 형성할 수도 있다.

또한, 본 발명에 의한 진공 채널 트랜지스터 제조방법은, 상부 기판의 하부 면에 애노드층을 형성하여 상부 구조체를 형성하는 단계; 하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하여 하부 구조체를 형성하는 단계; 상기 캐소드층을 일부 식각하여 상기 캐소드층과 단을 이루는 국부미소가열전극 영역을 형성하는 단계; 상기 하부 기판 및 상기 캐소드층 사이에 공동을 형성하는 단계; 및 상기 상부 구조체 및 상기 하부 구조체를 이격 결합하는 단계를 포함하며, 이때, 상기 캐소드층은 저일함수 물질로 형성하는 것이 바람직하다.

또한, 본 발명에 의한 진공 채널 트랜지스터 제조방법은, 상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 형성하는 단계, 및 상기 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층을 형성하는 단계 중 하나 이상을 더 포함할 수도 있다.

본 발명에 의한 진공 채널 트랜지스터는, 게이트층에 낮은 전압을 걸어주어 도 전자를 방출할 수 있고, 애노드층의 전압이 캐소드층의 전자 방출에 미치는 영향이 적으며, 방출전류의 불안정성이 제거되어 동작의 안정성을 확보할 수 있다. 이에 따라, 진공 채널 트랜지스터의 고효율·고수명을 실현할 수 있다.

이하, 본 발명의 바람직한 실시형태가 첨부된 도면들을 참조하여 본 발명을 보다 상세히 설명한다. 도면들 중 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 진공 채널 트랜지스터의 구조 및 동작 방법을 설명하기 위한 도면으로, 상기 진공 채널 트랜지스터는, 상부 기판(200)의 하부 면에 애노드층(202)을 형성하는 상부 구조체; 및 하부 기판(100)의 상부 면에 이격하여 캐소드층(108) 및 게이트층(112)을 형성하고, 상기 하부 기판(100) 및 상기 캐소드층(108) 사이에 공동(115)을 형성하는 하부 구조체를 포함하며, 상부 구조체 및 하부 구조체가 서로 이격되도록 지지하는 스페이서(300) 및 상기 캐소드층(108)의 상부에 형성된 방열층(109)을 더 포함할 수도 있다.

도 1을 참조하면, 게이트층(112)과 캐소드층(108)간에 전원(30)에 의한 전압 이 인가되면, 캐소드층(108)으로부터 전자가 방출되고, 방출된 전자는 애노드층(202)과 캐소드층(108)간에 인가된 전원(20)에 의한 전위차에 의해 생성된 전기장에 의해 애노드층(202)으로 전달된다. 이때, 게이트층(112)은, 캐소드층(108)으로부터 방출된 전자가 애노드층(202)으로 도달할 수 있도록 하는 전자통과영역을 포함한다. 전자통과영역은 게이트층(112)이 존재하는 단면에서 전자가 통과할 수 있는 영역을 일컫는 것으로, 캐소드층(108)과 애노드층(202) 간에 전자가 전달될 수 있도록 하는 게이트층의 형태를 의미한다. 예를 들어, 게이트층(112)에 양전위가 포함된 양전위 영역이 구비되어, 상기 양전위 영역을 통해 전자가 캐소드층(108)으로부터 애노드층(202)으로 전달될 수 있다. 다른 방법으로는, 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층(116, 118)(도 2d 참조)을 더 포함할 수도 있다.

일반적으로, 금속내부의 전자를 진공으로 방출시키는데 필요한 전기장의 세기는 10⁹ V/m이상이다. 이러한 금속들은 약 3~5eV 정도의 일함수를 갖는 순수 금속이다. 반면, 낮은 일함수를 갖는 다이아몬드 또는 DLC 등을 이용하면 10⁷ 내지 10⁸V/m 정도의 전기장에서도 일반 금속과 유사한 크기의 전류를 얻을 수 있다. 따라서, 이러한 저일함수 물질로 캐소드층(108)을 형성하면 낮은 전압에서 구동할 수 있는 열전자 방출형 트랜지스터를 제조할 수 있다.

한편, 금속에서 진공 중으로 방출되는 전자의 전류 밀도는 수학식 1에 나타낸 파울러 노르다임(Fowler-Nordheim) 방정식에 따라 구할 수 있다.

J = aV ² exp(-b/V)[A/ cm ² ]:

여기서, a = 1.5x10 ^-6 (A/Ψ) exp (10.4/ Ψ ^1/2 )b이고, b = 6.44x107 Ψ ^3/2 /b 이며, V: 전위차, A: 방출면적(cm²), Ψ: 금속의 일함수에 해당하는 전위차(eV), b: 전극의 구조에 의존하는 기하학적 팩터 (Geometric Factor)를 나타낸다.

진공 채널 트랜지스터에서, 전류의 크기는 캐소드층(108)으로부터 방출되는 전자에 의해서 결정된다. 이때, 전자의 방출량은 게이트층(112)과 인접한 캐소드층(108) 가장자리의 전계 세기와 캐소드층(108)을 구성하는 금속의 일함수의 크기에 따라 달라진다. 따라서, 전류 밀도를 크게 하기 위해서는 일함수가 작은 물질을 사용하고, 캐소드층(108)의 가장자리 곡률반경을 작게 하고, 캐소드층(108)-게이트층(112)간의 전압을 증가시켜 전계의 세기를 크게 해야 한다.

상술한 바와 같이, 다이아몬드 혹은 DLC와 같이 낮은 일함수를 가지는 물질로 캐소드층(108)을 형성할 경우 낮은 전계에서도 원하는 전류밀도를 얻을 수 있다. 다른 방법으로는, 백금과 같은 전도성이 좋은 도전체로 캐소드층(108)을 형성하고, 캐소드층(108)의 상부에 저일함수 물질로 이루어진 방열층(109)을 형성하는 것도 가능하다.

또한, 캐소드층(108)을 직접 또는 간접적으로 가열하여 캐소드층 (108)에서 방출되는 전류밀도를 증가시킬 수 있다. 이는 캐소드층(108)의 온도가 증가할수록 공유결합을 하고 있는 전자들이 에너지를 얻어 자유전자가 되려는 경향이 강해지기 때문이며, 이로써 보다 낮은 게이트 전압으로도 많은 전자를 방출시킬 수 있게 된다.

더욱 바람직하게는, 열전자 방출 온도를 낮추기 위해, 캐소드층(108)을 일부 식각하여 캐소드층(108)의 식각되지 않은 영역과 단을 이루는 국부미소가열전극 영역을 형성하고, 상기 국부미소가열전극 영역상에 유사다이아몬드 카본 및 산화바륨 등과 같은 저일함수 물질로 이루어진 방열층(109)을 형성한다. 국부미소가열전극 영역에 전원(10)을 인가하여 상기 국부미소가열전극 내부에 전류가 흐르면, 온도가 상승하게 되고, 이는 캐소드층(108) 전체의 온도를 상승시킨다. 이에 따라, 캐소드층(108)의 상부에 위치한 방열층(109)으로부터의 전자 방출이 용이해진다.

한편, 캐소드층(108)과 하부 기판(100)이 서로 이격되도록 하여, 국부미소가열전극 영역이 캐소드층(108) 이외의 부분에는 직접접으로 열을 전도하지 않도록 하는 것이 바람직하다.

도 2a 내지 도2d는 본 발명의 다양한 실시예에 따른 진공 채널 트랜지스터의 단면도이다.

도 2a는 저일함수 물질로 이루어진 평면형 캐소드층(108)을 구비하는 진공 채널 트랜지스터를 도시하는 도면으로, 이처럼 캐소드층(108)을 저일함수 물질로 형성하면 진공 채널 트랜지스터는 낮은 전압에서도 전자를 방출할 수 있다.

도 2b는 도 2a에 도시된 진공 채널 트랜지스터에서 캐소드층(108)의 일부를 식각하여 캐소드층(108)과 단을 이루는 국부미소가열전극 영역을 형성한 것을 도시 하는 도면이다. 이때, 캐소드층(108)은 상술한 바와 같이 저일함수 물질로 형성되며, 국부미소가열전극 영역을 통해 캐소드층(108)의 가열이 용이해진다.

도 2c는 도 2a에 도시된 진공 채널 트랜지스터에서 캐소드층(108)의 상부에 저일함수 물질로 이루어진 방열층(109)을 추가로 형성한 것을 도시하는 도면이다. 이때, 캐소드층(108)은 백금과 같은 전도성이 좋은 도전체로 형성하거나 또는 저일함수 물질로 형성할 수 있다.

도 2d는 도 1에 도시된 진공 채널 트랜지스터에 제1 및 제2 제어 게이트층(116, 118)을 추가로 형성한 것을 도시하는 도면이다. 이처럼, 본 발명에 따른 진공 채널 트랜지스터는 게이트층(112)의 상부에 하나 이상의 제어 게이트층(116, 118)을 더 포함할 수 있는데, 이는 진공 채널 트랜지스터의 I-V 특성 곡선에서 선형성(Lineality)을 개선하기 위함이다. 이때, 제어 게이트층(116)과 게이트층(112) 사이, 또는 하나 이상의 제어 게이트층들(116, 118) 사이에는 제3 및 제4 절연막(117, 119)이 위치하여 게이트층들이 서로 이격되도록 한다.

도 3은 본 발명의 일 실시예에 따른 진공 채널 트랜지스터의 캐소드층에 포함되는 국부미소가열전극 영역의 구조를 설명하기 위한 도면이다.

캐소드층(108)이 일부 식각되어 형성되는 국부미소가열전극 영역(108')은 도 3에 도시된 바와 같은 구조를 가질 수도 있다. 일단, 캐소드층(108)의 일부를 식각한 후, 식각된 부분에 일측 및 타측으로부터 번갈아 홈을 형성함으로써 도 3에 도시된 구조를 갖는 국부미소가열전극(108')을 형성할 수 있다. 국부미소가열전 극(108')을 상기의 구조로 형성하면, 캐소드층(108)의 가장자리 부근은 저항 값이 낮고, 캐소드층(108)의 중앙 부분, 즉 국부미소가열전극(108') 부분은 저항 값이 커서 실리콘 벌크 부분으로의 열 전달이 더뎌지고 국부가열이 용이해진다. 이때, 국부미소가열전극(108')은 도전성 물질인 백금(Pt) 또는 저항 값이 약 10 Ω/square 정도로 도핑된 다결정 실리콘을 사용하여 400 내지 600℃까지 국부적으로 가열할 수 있도록 하는 것이 바람직하다.

도 4a 내지 도 4n은 본 발명의 바람직한 실시예에 따른 진공 채널 트랜지스터의 제조 공정을 설명하기 위한 단면도이다.

본 발명에 따른 진공 채널 트랜지스터 제조방법은, 상부 기판의 하부 면에 애노드층을 형성하여 상부 구조체를 형성하는 단계; 하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하여 하부 구조체를 형성하는 단계; 상기 하부 기판 및 상기 캐소드층 사이에 공동을 형성하는 단계; 상기 상부 구조체 및 상기 하부 구조체를 이격 결합하는 단계를 포함하며, 상기 캐소드층은 저일함수 물질로 형성할 수 있다.

추가적으로, 본 발명에 따른 진공 채널 트랜지스터 제조방법은, 상기 캐소드층을 일부 식각하여 상기 캐소드층과 단을 이루는 국부미소가열전극 영역을 형성하는 단계, 상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 형성하는 단계, 및 상기 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층을 형성하는 단계 중 하나 이상을 더 포함할 수도 있다.

우선, 상부 기판(200)의 하부에 애노드층(202)이 형성된 상부 구조체를 형성하며, 도 4a에 도시된 단면도가 상부 구조체 형성 과정에 해당한다.

도 4a에 도시된 바와 같이, 고농도로 도핑된 상부 기판(200) 상에 열산화막 또는 저온산화막으로 1 내지 2um 두께의 절연막(201)을 형성한 후, 상부 기판(200)과 추후 형성될 애노드층(202)이 연결될 수 있도록 리소그래피 공정에 의해 절연막(201)의 일부를 패터닝한다. 이후, 스퍼터링 또는 증착에 의해 니켈(Ni) 금속을 2.0um 두께로 적층한 후, 리소그래피 공정에 의해 애노드층(202)을 형성함으로써 상부 구조체를 형성한다.

이후, 하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하고, 상기 하부 기판과 캐소드층 사이에 공동을 형성하여 하부 구조체를 형성한다. 추가적으로 상기 캐소드층을 일부 식각하여 상기 캐소드층과 단을 이루는 국부미소가열전극 영역을 형성하고, 상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 할 수도 있다. 도 4b 내지 도 4m에 도시된 단면도가 하부 구조체 형성 과정에 해당한다.

일단, 도 4b에 도시된 바와 같이, 하부 기판(100) 상에 실리콘 질화막(101) 및 실리콘 산화막(102)을 순차적으로 형성한다. 이후, 실리콘 산화막(102)상에 감광막(103)을 도포하고 제 1 마스크를 이용하여 노광한 후, 패터닝을 통해 트렌치 어레이가 형성될 부분을 정의한다. 여기서, 실리콘 질화막(101)은 후속 공정에서 열산화 방지막으로 이용되고, 실리콘 산화막(102)은 실리콘 질화막(101)의 식각을 방지하기 위한 것으로, 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다.

이후, 도 4c에 도시된 바와 같이, 패터닝을 통해 노출된 실리콘 산화막(102)과 그 하부의 실리콘 질화막(101)을 순차적으로 건식 식각한 후 감광막(103)을 제거한 다음, 노출된 하부 기판(100)을 반응성 이온식각(Reactive Ion Etching; RIE) 또는 딥(deep) RIE 방법에 의해 1 내지 20㎛ 깊이로 건식 식각함으로써 트렌치 어레이(104)를 형성한다. 이후, 약 900℃의 전기로(furnace)에서 약 30분 동안 POCl₃을 확산시켜 하부 기판(100)을 n⁺로 도핑할 수 있는데, 이는 후속 공정에서 트렌치 어레이(104)의 열산화 속도가 빨라지게 하고(도 4d 참조) P를 함유한 열산화막 희생층(105)을 HF 식각에 의해 용이하게 제거하기 위함이다(도 4l 참조). 이때, 실리콘 열산화 공정에 의해 생성된 열산화막 희생층(105) 내부에 미세 기공부(106)가 형성되도록(도 4d 참조) 트렌치 선폭부인 간격:폭의 치수 비율을 0.45:>0.55가 되도록 한다. 이는 실리콘이 산화되어 부피가 팽창하게 되어 트랜치 내부가 산화막으로 가득 채워지는 것을 방지하기 위함이다.

이후, 도 4d에 도시된 바와 같이, 6:1 BHF 용액에서 습식 식각에 의해 실리콘 산화막(102)과 식각 찌꺼기(Etch Residue)를 제거한 후, 900 내지 1000℃의 온도 및 O₂ 또는 H₂/O₂ 분위기의 전기로에서 실리콘 질화막(101)을 산화 마스크로 이 용한 열산화 공정을 진행함으로써 트렌치 어레이(104) 및 그 주위에 P가 함유된 열산화막 희생층(105)을 형성한다. 상기한 바에 따라 형성된 열산화막 희생층(105)에 의해 1 내지 100㎛의 한 면 치수 또는 크기를 갖는 공동(115)이 형성될 영역이 정의된다. 이때, 열산화막 희생층(105) 내에 0.1 내지 0.3㎛의 폭을 갖는 복수의 미세 기공부(106)가 형성되는데, 이는 후속 공정에서 열산화막 희생층(105)을 제거할 때(도 4l 참조) 습식 식각 용액 또는 기상 식각 기체가 잘 침투될 수 있도록 하는 미세 모세관의 역할을 한다.

이후, 도 4e에 도시된 바와 같이, 인산(H₃PO₄) 용액을 이용하여 실리콘 질화막(101)을 제거한 후, 저압 화학기상증착(LPCVD) 방법에 의해 1.0 내지 2.0㎛ 두께의 저온 실리콘 산화막 희생층(Low Temperature Oxide SiO₂)(107)을 형성한다.

이후, 도 4f에 도시된 바와 같이, 표면의 거칠기를 줄이기 위해 화학기계연마 (Chemical Mechanical Polishing) 방법에 의해 실리콘 산화막 희생층(107)의 표면을 0.1 내지 1.0㎛ 두께로 연마하여 평탄화시키는 것이 바람직하다. 이후, 연마제를 제거하고 세정한 후, 저압 화학기상증착(LPCVD) 방법에 의해 다결정 실리콘(Polysilicon)을 4.0 내지 5.0㎛ 두께로 증착함으로써 캐소드층(108)을 형성한다. 이후, 500℃의 온도 및 N₂ 분위기의 전기로에서 2시간 동안 후열처리(Post-annealing)를 하여 캐소드층(108)에 인가되는 압축 응력을 완화시키는 것이 바람직하다.

이후, 도 4g에 도시된 바와 같이, 캐소드층(108)의 일부를 국부미소가열전 극(108')으로 사용하기 위해서, 4.0 내지 5.0㎛ 두께로 증착된 캐소트층(108)의 일부를 식각하여 2.0 내지 3.0㎛ 두께로 얇게(Thinning)한다. 이를 위해, 포토레지스트로 패터닝한 후, 450℃의 진공로 또는 N₂ 분위기의 전기로에서 30분 이상 가열하여 표면에 잔류된 수분을 제거한 다음, 캐소드층(108)을 건식 식각한다. 이때, 캐소드층(108)의 일부를 국부미소가열전극(108')으로 사용하기 위해서는 저항 값이 약 10 Ω/square 정도로 도핑된 다결정 실리콘을 사용하는 것이 바람직하다.

이후, 도 4h에 도시된 바와 같이, 캐소드층(108)의 국부미소가열전극(108') 상부에 저일함수(Low Work Funtion) 물질로 이루어진 방열층(109)을 형성한다. 이를 위해, 플라즈마 화학기상증착(PECVD) 방법에 의해 저일함수 물질을 300 내지 3000nm 두께로 증착한다. 이용될 수 있는 저일함수 물질로는, 탄소계열의 다이아몬드 또는 유사 다이아몬드 카본(Diamond-like Carbon; DLC) 및 산화바륨 등이 있다. 바람직하게는 DLC로 이루어진 방열층(109)을 형성한다. 이때, DLC 또는 다이아몬드 카본은 레지스트 패터닝을 한 후 건식 또는 습식 식각 방법으로 제거하기 어렵기 때문에, 리프트오프(Lift-off) 패터닝에 의해 형성한다. 이후, 예를 들어, 실리콘 질화막과 같은 절연체를 단층 또는 적층으로 100 내지 200nm 두께로 증착한 후, 리소그래피 패터닝에 의해 방열층(109)을 둘러싼 부분만 남기고 나머지 부분은 제거함으로써 제1 보호막(110)을 형성한다.

이후, 도 4i에 도시된 바와 같이, 저압 화학기상증착(LPCVD) 방법에 의해 2.0 내지 3.0㎛ 두께의 저온 실리콘 산화막(Low Temperature Oxide SiO₂)을 증착함 으로써 제1 절연막(111)을 형성한다.

이후, 도 4j에 도시된 바와 같이, 저압 화학기상증착(LPCVD) 방법에 의해 2.0 내지 3.0㎛ 두께의 도핑된 다결정 실리콘을 제1 절연막(111)의 상부에 증착함으로써 게이트층(112)을 형성한다. 이후, 게이트층(112)의 상부에 제2 절연막(113)을 형성하고, 그 상부에 플라즈마 화학기상증착(PECVD) 방법에 의해 100 내지 200nm 두께의 저온 질화막을 증착함으로써 제2 보호막(114)을 형성한다.

이후, 도 4k에 도시된 바와 같이, 제2 보호막(114)상에 감광막을 도포하고 마스크를 이용하여 노광한 후, 패터닝을 통해 국부미소가열전극(108'), 방열층(109) 및 게이트층(112)이 차례로 적층된 영역의 상단에 개구가 형성될 부분을 정의한다. 건식 또는 습식 식각을 통해 제2 보호막(114)에 개구 부분을 형성하고 감광막을 제거한 후, 개구를 통해 방열층(109) 상부의 제1 보호막(110)이 노출될 때까지 제2 절연막(113), 게이트층(112) 및 제1 절연막(111)을 건식 이방 식각 방법에 의해 순차적으로 제거한다.

이후, 도 4l에 도시된 바와 같이, 열산화막 희생층(105)과 실리콘 산화막 희생층(107)을 제거하여 공동(115)을 형성하고, 개구를 통해 노출된 제1 보호막(110)이 완전히 드러나도록 개구를 둘러싼 제1 및 제2 절연막(111, 113)을 식각한다.

구체적으로 설명하면, 우선, 열산화막 희생층(105) 및 실리콘 산화막 희생층(107)을 제거하기 위한 습식 식각 용액 또는 기상 식각 기체를 상기 희생층들(105, 107)로 유입시키기 위해 식각 구멍을 형성한다. 이를 위해, 제2 보호막상에 감광막을 두껍게 도포하고 이를 마스크로 이용하여 노광한 후 패터닝을 통해 식 각 구멍이 형성될 부위를 정의하는데, 상기 식각 구멍은 개구 영역 이외의 부위에서 공동(115)을 관통할 수 있는 위치에 형성되는 것이 바람직하다. 이후, 제2 보호막(114), 제2 절연막(113), 게이트층(112), 제1 절연막(111) 및 제1 보호막(110)을 순차적으로 건식 식각하여 복수의 식각 구멍을 형성한다.

이후, 습식 식각 또는 기상 식각을 수행하여 열산화막 희생층(105) 및 실리콘 산화막 희생층(107)을 제거하는데, 이때, 열산화막 희생층(105) 내에 형성된 미세 기공부(106)에 기인한 모세관력에 의해 식각 용액이 열산화막 희생층(105)의 하부까지 용이하게 침투된다. 한편, 기상 식각을 수행하는 경우, 가스 위상 식각(Gas Phase Etching; GPE) 장비에 하부 기판(100)을 장입하고, 기판의 온도를 22 내지 35℃, 반응로의 압력을 10 내지 100 Torr 범위로 조절한 후 무수 HF(Anhydrous HF) 및 CH₃OH 기체를 흘려주어 기상에서의 HF 식각 반응에 의해 열산화막 희생층(105)과 실리콘 산화막 희생층(107)이 제거되도록 한다. 희생층들(105, 107)의 식각을 위해 상술한 습식 식각과 기상 식각 방법을 조합하여 수행하면 더욱 양호한 식각 결과를 얻을 수 있다. 또한, 미세 기공부(106)의 폭을 넓히거나, 식각 구멍의 크기를 키우거나 개수를 증가시키면 식각 시간을 단축할 수 있다.

상술한 바와 같이 습식 식각 또는 기상 식각에 의해 열산화막 희생층(105)과 실리콘 산화막 희생층(107)을 제거함으로써 하부 기판(100), 캐소드층(108) 및 잔여 실리콘 산화막 희생층(107)으로 둘러 싸여진 공동(115)을 형성한다.

이후, 개구부 영역에 남아있는 감광 물질을 제거한 후, 개구를 통해 노출된 제1 보호막(110)이 완전히 드러나도록 개구를 둘러싼 제1 및 제2 절연막(111, 113)을 습식 식각 방법에 의해 식각한다.

이후, 도 4m에 도시된 바와 같이, 선행 단계에서 마스크 역할을 했던 제1 및 제2 보호막(110, 114)을 인산(H₃PO₄) 용액으로 제거하고 순수(DI Water)로 세척함으로써, 본 발명에 따른 진공 채널 트랜지스터의 하부구조체를 제조한다.

이후, 도 4n에 도시된 바와 같이, 하부 구조체 및 상부구조체를 스페이서(300)에 의해 소정 간격으로 이격되도록 하여 결합한다. 이때, 상부구조체의 애노드층(202)의 중앙과 하부구조체의 게이트층(112)의 중앙이 서로 대향하도록 상·하부 구조체를 정렬한다. 또한, 스페이서(300)의 높이는 진공 채널 트랜지스터의 특성에 따라 적당하게 조절할 수 있으며, 절연성의 폴리이미드(Polyimide) 또는 니켈(Ni)를 전기 도금한 스페이서(300)를 사용하는 것이 바람직하다.

이상에서 설명한 상세한 설명 및 도면의 내용은, 본 발명의 바람직한 실시예에 한정하여 설명한 것이며, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 기술적 사상 범위 내에서 본 발명에 따른 구성요소를 치환, 변경 또는 삭제가 가능할 것이다.

따라서, 본 발명의 권리범위는 상기한 설명 및 도면에 의해 결정되는 것이 아니라 첨부된 특허청구범위에 의해 결정되어져야 한다.

도 1은 본 발명의 바람직한 실시예에 따른 진공 채널 트랜지스터의 구조 및 동작 방법을 설명하기 위한 도면,

도 2a 내지 도2d는 본 발명의 다양한 실시예에 따른 진공 채널 트랜지스터의 단면도,

도 3은 본 발명의 일 실시예에 따른 진공 채널 트랜지스터의 캐소드층에 포함되는 국부미소가열전극 영역의 구조를 설명하기 위한 도면, 그리고

*도면의 주요 부분에 대한 부호의 설명*

10: 국부미소가열전극의 전원

20: 캐소드층과 애노드층간 인가 전원

30: 캐소드층과 게이트층간 인가 전원

40: 신호원 50: 전류미터

60: 부하저항

100: 하부 기판 101: 실리콘 질화막

102: 실리콘 산화막 103: 감광막

104: 트렌치 어레이 05: 열산화막 희생층

106: 미세 기공부 107: 실리콘 산화막 희생층

108: 캐소드층 108': 국부미소가열전극

109: 방열층 110: 제 1 보호막

111: 제 1 절연막 112: 게이트층

113: 제 2 절연막 114: 제 2 보호막

115: 공동 116: 제1 제어 게이트층

117: 제 3 절연막 118: 제2 제어 게이트층

119: 제 4 절연막 200: 상부 기판

201: 절연막 202: 애노드층

300: 스페이서

Claims

상부 기판의 하부 면에 애노드층을 형성하는 상부 구조체; 및

하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하고, 상기 하부 기판 및 상기 캐소드층 사이에 공동을 형성하는 하부 구조체를 포함하며,

상기 캐소드층은 저일함수 물질로 형성되며, 상기 캐소드층이 일부 식각되어 상기 캐소드층과 단을 이루도록 형성되는 국부미소가열전극 영역을 더 포함하는 것을 특징으로 하는 진공 채널 트랜지스터.
제 1 항에 있어서,

상기 상부 구조체 및 하부 구조체가 이격되도록 지지하는 스페이서를 더 포함하는 것을 특징으로 하는 진공 채널 트랜지스터.
삭제
제 1 항에 있어서,

상기 국부미소가열전극 영역은 일측 및 타측으로부터 번갈아 홈이 파여진 구조로 형성하는 것을 특징으로 하는 진공 채널 트랜지스터.
제 1 항에 있어서,

상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 더 형성하는 것을 특징으로 하는 진공 채널 트랜지스터.
제 1 항에 있어서,

상기 저일함수 물질은 다이아몬드, 유사 다이아몬드 카본(Diamond-like Carbon; DLC) 및 산화바륨으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 진공 채널 트랜지스터.
제 1 항에 있어서,

상기 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층을 더 형성하는 것을 특징으로 하는 진공 채널 트랜지스터.
상부 기판의 하부 면에 애노드층을 형성하는 상부 구조체; 및

하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하고, 상기 하부 기판 및 상기 캐소드층 사이에 공동을 형성하는 하부 구조체를 포함하며,

상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 더 형성하며,

상기 캐소드층은, 상기 캐소드층이 일부 식각되어 상기 캐소드층과 단을 이루도록 형성되는 국부미소가열전극 영역을 더 포함하는 것을 특징으로 하는 진공 채널 트랜지스터.
제 8 항에 있어서,

상기 상부 구조체 및 하부 구조체가 이격되도록 지지하는 스페이서를 더 포함하는 것을 특징으로 하는 진공 채널 트랜지스터.
삭제
제 8 항에 있어서,

상기 국부미소가열전극 영역은 일측 및 타측으로부터 번갈아 홈이 파여진 구조로 형성하는 것을 특징으로 하는 진공 채널 트랜지스터.
제 8 항에 있어서,

상기 저일함수 물질은 다이아몬드, 유사 다이아몬드 카본(Diamond-like Carbon; DLC) 및 산화바륨으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 진공 채널 트랜지스터.
제 8 항에 있어서,

상기 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층을 더 형성하는 것을 특징으로 하는 진공 채널 트랜지스터.
상부 기판의 하부 면에 애노드층을 형성하여 상부 구조체를 형성하는 단계;

하부 기판의 상부 면에 이격하여 캐소드층 및 게이트층을 형성하여 하부 구조체를 형성하는 단계;

상기 캐소드층을 일부 식각하여 상기 캐소드층과 단을 이루는 국부미소가열전극 영역을 형성하는 단계;

상기 하부 기판 및 상기 캐소드층 사이에 공동을 형성하는 단계; 및

상기 상부 구조체 및 상기 하부 구조체를 이격 결합하는 단계를 포함하는 것을 특징으로 하는 진공 채널 트랜지스터 제조방법.
제 14 항에 있어서,

상기 캐소드층은 저일함수 물질로 형성하는 것을 특징으로 하는 진공 채널 트랜지스터 제조방법.
삭제
제 14 항에 있어서,

상기 캐소드층의 상부에 저일함수 물질로 이루어진 방열층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 진공 채널 트랜지스터 제조방법.
제 14 항에 있어서,

상기 게이트층의 상부에 이격하여 하나 이상의 제어 게이트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 진공 채널 트랜지스터 제조방법.