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KR100931442B1 - Ｓｐｓ 데이터의 ｄｐｓｋ 복조를 개선하기 위한 비트연판정의 사용 - Google Patents

Ｓｐｓ 데이터의 ｄｐｓｋ 복조를 개선하기 위한 비트연판정의 사용 Download PDF

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KR100931442B1
KR100931442B1 KR1020077028840A KR20077028840A KR100931442B1 KR 100931442 B1 KR100931442 B1 KR 100931442B1 KR 1020077028840 A KR1020077028840 A KR 1020077028840A KR 20077028840 A KR20077028840 A KR 20077028840A KR 100931442 B1 KR100931442 B1 KR 100931442B1
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콸콤 인코포레이티드
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Abstract

일 실시예에 따라, SPS 시스템에서 DPSK와 같은 복조 시스템이 비트 에러를 수정하기 위해 연판정 정보와 함께 사용될 수 있다. 연판정 정보값은 차동적으로 디코딩된 신호의 경판정 비트를 스위칭하기 위해 사용된다. 패리티 체크는 비트의 토글링이 패리티 에러를 수정했는지를 결정하기 위해 사용될 수 있다.

Description

ＳＰＳ 데이터의 ＤＰＳＫ 복조를 개선하기 위한 비트 연판정의 사용{USING SOFT BIT DECISIONS TO IMPROVE DPSK DEMODULATION OF SPS DATA}
본 출원은 2005년 5월 10일 출원된 미국 가출원 번호 60/679,703 및 2005년 10월 19일 출원된 미국 가출원 번호 60/728,078을 우선권으로 청구한다.
본 발명의 일 실시예는 통상적으로 신호 복조의 분야에 관한 것이다. 예를 들어, 일 실시예는 위성 항법 시스템에서 사용되는 신호의 복조와 관련된다.
인코딩된 신호가 수신되면, 수신된 신호는 종종 빌딩 구조물 및 나무들과 같은 장애물 및 잡음 소스로 인해 상당히 감쇠된다. 그 결과, 수신된 신호를 정확하게 디코딩하는 것은 어려울 수 있다. 예를 들어, 각각 일반적으로 "위성 항법 시스템(SPS: Satellite Positioning System)", 위성체(SV: satellite vehicle)로 지칭되는 위성 위치확인 시스템(GPS), 갈릴레오(Galileo) 및/또는 다른 위성 항법 또는 통신 시스템으로부터 수신된 신호는 심하게 감쇠되어, 수신기가 비트를 부정확하게 디코딩하게 되고 결국 수신된 데이터를 쓸모없게 된다. 그 결과, 수신기는 복조 기능을 반복하기 전에 위치 결정 시스템 정보의 다음 송신을 위해 현저한 양의 시간--예를 들어, 30초--을 대기해야 한다. 따라서, 수신된 신호를 정확하게 복조하는 수신기의 성능은 종종 수신기 성능의 제한 요소가 된다.
복조 시스템의 일 타입은 차동 위상 천이 방식(DPSK) 복조로 알려져 있다. 심지어 정보가 SPS 시스템에서와 같이, 송신기에서 차동적으로 디코딩되지 않았다고 해도, 수신기에서 DPSK를 사용할 수 있다. 이러한 타입의 복조 시스템은 현재 비트의 값을 결정하기 위해 이전에 수신된 비트의 값에 의존한다. 따라서, 일단 에러가 삽입되면--예를 들어, 비트가 "0" 대신에 "1"로 올바르지 않게 결정되면, 연속한 비트 값이 에러 상태의 이전의 비트값에 의존하기 때문에, 복조기는 연속한 비트 값에서 일련의 에러를 생성할 것이다. 따라서, 최종 복조된 데이터에는 에러가 있을 것이다. 사전에, 복조기는 입력 데이터의 재전송을 획득해야 하고 복조를 반복해야 할 것이다. 그 결과, 이는 복조 프로세스가 원하는 것보다 훨씬 느리게 진행하게 하거나, 데이터가 완전히 통과하지 않는 결과를 초래하며--결국 수신기로 지연을 유도하거나 감도를 떨어뜨린다. 위성 항법 시스템에서, 알마낙(almanac) 및 에피메리스(ephemeris) 정보는 SPS 수신기의 감도 첫번째 고정 시간(TTFF:Time To First Fix)을 제약한다.
일 실시예에 따라, 데이터를 복조하는 방법은, 다수의 비트를 나타내는 제1 입력 신호를 제공하고; 이진 데이터의 제1 세트를 획득하기 위해, 그리고 이진 데이터의 제1 세트의 서브 세트의 각각의 비트에 대해 입력 신호로부터 연판정(soft decision) 정보를 획득하기 위해 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하고; 차동적 위상 천이 방식 복조의 실행 후 이진 데이터의 제1 세트에 대해 패리티 에러를 결정하고; 연판정 정보의 최소 절대값을 갖는 이진 데이터의 제1 세트의 서브세트에서 비트를 결정하고; 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 비트의 이진 값을 토글링하고; 및 이진 데이터의 제2 세트에 대한 패리티 에러를 체크함으로써 구현될 수 있다.
다른 실시예에 따라, 데이터를 복조하는 방법은, 다수의 비트를 나타내는 입력 신호를 제공하고; 이진 데이터의 제1 세트를 획득하기 위해, 그리고 이진 데이터의 제1 세트의 서브 세트의 각각의 비트에 대해 입력 신호로부터 연판정 정보를 획득하기 위해 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하고; 차동적 위상 천이 방식 복조의 실행 후 이진 데이터의 제1 세트에 대해 패리티 에러를 결정하고; 연판정 정보의 최소 절대값을 갖는 이진 데이터의 제1 세트의 서브세트에서 제1 비트를 결정하고; 연판정 정보의 차위 최소 절대값을 갖는 이진 데이터의 제1 세트의 서브 세트에서 제2 비트를 결정하고; 제1 비트에 대한 연판정 정보의 값이 제2 비트에 대한 연판정 정보의 값과 충분히 상이한지를 결정하기 위해 제2 비트에 대한 연판정 정보의 값에 대해 제1 비트에 대한 연판정 정보의 값을 테스트하고; 만일 제1 비트에 대한 연판정 정보의 값이 미리 결정된 기준을 충족하면, 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 비트의 이진 값을 토글링함으로써 구현될 수 있다.
다른 실시예에 따라, 데이터를 복조하는 방법은, 송신된 데이터의 워드를 포함하는 제1 입력 신호를 제공하고; 송신된 데이터의 워드에서 비트 인덱스 위치에 대응하는 제1 연판정 정보 값의 제1 세트를 제1 입력 신호로부터 획득하기 위해 차동 위상 천이 방식 복조를 이용하여 제1 입력 신호를 프로세싱하고; 제2 입력 신호를 제공하고; 송신된 데이터의 워드에서 비트 인덱스 위치에 대응하는 연판정 정보의 제2 세트를 제2 입력 신호로부터 획득하기 위해 차동 위상 천이 방식 복조를 이용하여 제2 입력 신호를 프로세싱하고; 송신된 데이터의 워드에서 각각의 비트 인덱스 위치에 대응하는 대체 연판정 정보의 제3 세트를 획득하기 위해 제1 및 제2 연판정 정보에 대응하는 제1 및 제2 세트에 대해 수학적 함수를 실행함으로써 구현될 수 있다.
마찬가지로, 상기한 방법은 수신기 또는 집적 회로에서 구현되거나 다른 실시예에 따라 컴퓨터 판독 가능 저장 매체를 통해 구현될 수 있다.
도1은 일 실시예에 따른 송신 시스템의 블록도이다.
도2는 일 실시예에 따라 차동적으로 인코딩된 비트 스트림을 수신하기 위한 수신기에서의 복조 회로의 블록도이다.
도3은 일 실시예에 따라 잡음을 포함하는 송신 시스템의 블록도이다.
도4는 일 실시예에 따라 도1의 엘리먼트를 구현하기 위한, 통신 장치와 같은 계산 장치의 블록도이다.
도5는 일 실시예에 따라 위성 위치확인 데이터의 포맷의 예이다.
도6은 일 실시예에 따라 복조 시스템에서 비트 에러를 감소시키는 방법을 설명하는 흐름도이다.
도7 및 8은 일 실시예에 따라 복조 시스템에서 연판정 정보를 이용하는 방법을 설명하는 흐름도이다.
도9는 일 실시예에 따라 경판정 에러를 보정하는 방법을 설명하는 흐름도이 다.
도10은 일 실시예에 따라 복조 시스템에서 정보를 보정하기 위해 연판정 정보의 적어도 두 세트를 사용하는 방법을 설명하는 흐름도이다.
도11은 일 특징에 따라 데이터를 연결합(soft combining)하는 방법을 설명하는 흐름도이다.
도12는 일 실시예에 따른 수신기의 예를 도시한다.
차동 위상 천이 방식 복조 개관 도1의 위성 시스템에서 도시된 바와 같이, 이진 신호가 송신기로부터 수신기로 전송될 때, 다양한 타입의 복조 방식이 캐리어 신호 상으로 이진 신호를 복조하기 위해 사용될 수 있다. 이러한 시스템 중 하나는 차동 위상 천이 방식 복조 또는 DPSK로 알려져 있다. 이러한 타입의 시스템은 수신기에서 코히어런트(coherent) 기준 신호를 필요로 하지 않는 위상 천이 방식의 넌-코히어런트 형태로서 종래 기술의 당업자에게 알려져 있다. 넌-코히어런트 수신기들은, 이들이 기준 신호 회로를 필요로 하지 않아서 무선 통신에서 유용하기 때문에, 구축하는데 있어서 비용이 저렴하다.
수신기에서, 원래의 시퀀스는 차동적으로 디코딩된 이진 시퀀스를 첫 번째로 검출하고 이어 이를 원래의 이진 시퀀스로 전환시킴으로써 복구될 수 있다. SPS 시스템에서, DPSK는 송신기에서 사용되지 않는다. 그러나, DPSK 복조기는 수신기에서 사용될 수 있다.
도2는 DPSK 복조기에서 "경판정(hard decision)"을 생성하기 위한 회로의 예를 도시한다. 수신기는 두 개의 연속한 비트 간격 동안 수신된 파형들 사이에서 상대적인 위상 차를 측정할 수 있다. 이상적으로, 만일 두 수신된 신호들 사이의 위상차가 제로이면, 복구된 차동적으로 디코딩된 비트는 전송 천이 방식에 따라 심볼 "0"일 것이다. 만일 두 연속한 비트 간격 동안 수신된 두 파형 사이의 위상 차가 π 라디안 또는 180도이면, 현재 비트는 심볼 "1"을 갖는다. 블록 "지연 Tb"SMS 현재 비트 신호를 디코딩하기 위해 앞서 수신된 비트 신호를 사용하도록 수신기에 의해 사용된 1-비트 지연 또는 저장 성능을 나타낸다. 임계치 디코더(210)는 차동적으로 디코딩된 비트가 1 또는 0인지에 대한 경판정을 행하기 위해 사용된다. 이러한 결정 블록은 "경판정"(블록 310)으로 도3에 도시된다.
도3은 DPSK 복조 방식의 예에 대한 에러 모델을 도시한다. 도3에서, 이진 입력 시퀀스(di)는 송신기의 인코더에 입력된다. 인코더는 예를 들어, 해밍 인코딩을 사용하고 패리티 비트를 부가하고, 위성으로부터 지상 기반 수신기로의 무선 전송과 같은 전송 매체에 걸쳐 신호를 전송한다. 전송 매체를 통한 수신기로의 전송 결과, 신호는 감쇠되고 부가적인 백색 가우시안 잡음이 신호에 부가된다. DPSK 수신기는 신호를 수신하고 신호를 복조한다. 복조기는 초기에 연속한 비트 세그먼트 신호들 사이의 위상 차를 특징짓는 감쇠된 값을 결정한다.
복조기는 차동적 판정 방식하에서 신호가 1 또는 0을 나타내는지를 결정하기 위해 "경판정" 블록에서 판정을 행하는데, 판정은 도3에서 C(i)로 표현된다. 이어 극성값 C(i)는 현재 비트에 대한 이진 값을 결정하기 위해 (도3에서 D로 표현된) 이전 비트의 값과 함께 모듈로-2 누산기에 입력된다. 따라서, 모듈로-2 누산기는 원래 디코딩된 비트 스트림(m(i))의 디코딩을 나타내는 비트 스트림(D(i))을 생성한다. 어떠한 에러도 시스템에 포함되지 않았다고 가정하면, D(i)는 m(i)와 동일할 것이다.
이하의 표1은 도3과 함께 DPSK 복조 프로세스의 예를 도시하며 어떠한 비트 에러도 디코딩된 비트 시퀀스에서 발생하지 않았다고 가정한다.
송신된 비트 {m(i)} 1 0 1 1 0 0 1 0
송신된 위상(라디안) π 0 π π 0 0 π 0
차동적으로 디코딩된 비트{C(i)} 1 1 0 1 0 1 1
재저장된 비트 시퀀스{D(i)} 1 0 1 1 0 0 1 0
위상 위치 시스템 개관
차동 위상 천이 방식(DPSK) 복조는 위성 항법 시스템(SPS)은 물론 다른 전송 시스템에서 유용할 수 있다. SPS 시스템은 지구상의 수신기에 매우 정확한 위치 정보를 제공하기 위해 사용되는 시스템의 타입이다. 이러한 수신기들은 기지국, 자동차, 선박, 비행기, 및 셀룰러 폰, 무선 모뎀, 무선 모듈, 개인 디지털 보조기(PDA), 무선 액세스 성능을 갖는 랩탑 등--일반적으로 이동국으로 불림--과 같은 고객 휴대 장치에 위치될 수 있다. 예를 들어, 도1은 위성(104, 108, 112 및 116)이 수신기(120)로 SPS 신호를 전송하는 SPS 시스템(100)의 예를 설명한다. SPS 신호를 수신하는 것 외에, 수신기는 송신기(124)로부터 다른 무선 통신 신호를 수신하기 위해 구성될 수 있다. 따라서, 예를 들어, 셀룰러 폰은 "911" 호출과 같은 호의 일부로서 자신의 SPS 좌표를 전송하는 성능을 갖도록 구성될 수 있다. SPS 위성, 수신기, 및 셀룰러 송신기는 도4의 블록도에 따라 구성될 수 있다.
위성 항법 시스템의 일 예는 지구를 중심으로 예정된 궤도에 위치된 약 24개 의 위성을 포함하는 미국에 의해 관리되는 시스템이다. 이러한 위성은 실질적으로 예정된 궤도를 가지지만, 이러한 궤도들은 어느 정도 변화할 수 있다. 따라서, 위성이 데이터를 수신기에 보내서 수신기가 위성의 위치 변화를 알게 한다. 송신된 이러한 데이터는 알마낙(almanac) 및 에피메리스(ephemeris) 데이터로 불린다.
알마낙 데이터는 시스템에서 사용되고 있는 모든 위성의 대략적인 위치를 식별하기 위해 사용된다. 따라서, 24개의 위성체들 또는 SV가 사용되고 있는 예에서, 알마낙 데이터는 수신기에 모든 24개의 위성의 개략적인 궤도가 어떠한 지를 나타내는 정보를 포함할 것이다. 이러한 알마낙 데이터는 모든 24 위성에 대해 동일하다. 에피메리스 데이터는 각각의 개별 SV에 특정하다. 이는 특정 SV의 위치가 예정된 궤도와 어떻게 상이한지를 나타낸다. 따라서, 각각의 SV는 자신에 특정한 에피메리스 데이터를 전송한다. 이러한 위치는 수신기의 위치를 결정하는데 사용되기 때문에, 수신기가 SV의 정확한 위치를 추적할 수 있는 것은 중요하다.
SPS 시스템의 수신기는 수신기의 위치를 결정하기 위해 3개 이상의 위성으로부터의 송신을 사용한다. 필수적으로, 각각의 위성은 수신기에 의해 사용되는 기준 신호에 대응하는 신호를 전송한다. 위선 송신의 수신은 수신기에서 기준 신호와 비교되어 기준 신호에 대한 수신 신호의 시간 지연을 결정하게 한다. 시간 지연은 위성과 수신기 사이의 실제 거리의 함수이다. 따라서, 만일 수신기가 위성의 정확한 위치를 알고 있다면, 수신기는 위성으로부터 수신기까지의 거리를 결정할 수 있다. 3개 이상의 위성이 자신의 신호를 수신기로 전송할 경우, 수신기는 지구상에서(또는 비행기의 경우 지구상의 공중에서) 자신의 위치를 정확하게 지적할 수 있다. 결정에 참여된 위성의 수가 많을수록 더욱 정확한 결과를 가져온다. 그러나 결정은 알마낙 및 에피메리스 데이터가 각각의 위성의 위치한 위치를 나타내기 때문에 상기 데이터에 기초한다.
도5는 SPS 데이터가 어떻게 구성되는지의 예를 나타낸다. 도5는 일련의 25 프레임의 데이터를 도시한다. 데이터의 각 프레임은 5RODLM 서브 프레임을 갖는다. 게다가, 각각의 서브 프레임은 10개의 워드를 갖는 것으로 도시되는데, 각각의 워드는 24개의 정보 비트 및 6개의 패리티 비트를 갖는 것으로 도시된다. 일 실시예에 따라, 데이터 비트는 50비트/초 또는 20msec/비트의 레이트로 전송된다. 따라서, 각각의 30비트 워드는 0.6초에 전송되고, 각각의 서브 플임은 6초에 전송된다. 마찬가지로, 이러한 예에서, 데이터의 전체 프레임을 전송하는데 30초가 걸릴 것이다. 24 정보 비트 및 6 패리티 비트를 포함하는 30비트 워드가 사용될 경우, 워드는 확장된 해밍(32,26) 블록 코드를 사용하여 인코딩될 수 있다. 인코더의 입력은 24 정보 비트 및 최종 2 패리티 비트를 사용할 것이다.
미국에 의해 관리되는 SPS 시스템에서, 첫 번째 3개의 서브 프레임은 클록 및 위성 에피메리스 데이터를 포함한다. 마지막 두 개의 서브 프레임은 알마낙 데이터를 포함한다. 예를 들어, 미국에 의해 관리되는 SPS 시스템에서 모든 24개의 위성에 대한 알마낙 데이터를 전달하기 위해 25 프레임이 필요하며, 결국 12.5분이 소요된다. 대조적으로, 에피메리스 데이터는 매 프레임마다, 즉 매 30초마다 반복된다. 따라서, 에피메리스 데이터를 정확하게 수신하고 복조하기 위한 성능은 수신기로 하여금, 에피메리스 데이터가 정확하게 디코딩되지 못할 때 발생하는 30초 의 지연을 방지하게 한다. 결론적으로 수신기의 성능은 개선될 것이다.
연판정 정보의 사용 앞서 설명한 바와 같이, 실제 환경에서, 송신기로부터 수신기에 의해 수신된 신호는 종종 매우 감쇠되거나 위상 천이될 것이다. 예를 들어, 송신기로부터 수신된 표준화된 신호는 s1 및 s2와 같이 복소수로 참조될 수 있는데, 여기서
Figure 112007088660593-pct00001
이고,
Figure 112007088660593-pct00002
이다.
따라서, 두 신호(s1 및 s2) 사이의 위성 천이는 s2를 의 s1 공액수와 곱함으로써 측정될 수 있다. 이러한 계산은 1과 -1 사이의 크기를 갖는 복소수를 생성한다. 예를 들어, 만일
Figure 112007088660593-pct00003
이면, 크기는 1이다. 만일
Figure 112007088660593-pct00004
Figure 112007088660593-pct00005
이면, 크기는 -1이다. 그러나 비이상적 상황에서, 크기는 1과 -1사이에서 변화할 수 있다.
도3은 경판정 블록(310)을 도시한다. 경판정 블록은 크기의 값이 1 또는 -1에 근접한 지를 결정하여, 결과로서 0 또는 1 비트를 출력한다. 이어 0 또는 1 값이 블록(314)에 도시된 이전에 디코딩된 비트 D를 또한 수신하는 모듈로-2 누산기(312)로 전달된다. 모듈로-2 누산기의 출력은 비트 D(i)이다. 기술 분야의 당업자는 다양한 방식이 수신기에 의해 사용되어 수신된 신호를 디코딩할 수 있음을 이해할 수 있으며, 수신기의 경판정 블록에 대한 입력은 산업 분야에서 연판정 정보로 이해될 것이다.
따라서, 경판정 블록으로 입력되는 연판정 정보의 크기는 매우 0에 근접, 즉 매우 작은 양의 값 또는 매우 작은 음의 값일 수 있다. 값이 0에 근접할 때, 이는 에러일 가능성이 높다. 예를 들어, 잡음 및 감쇠 또는 수신기에 의한 간헐적인 주파수 점프로 인해, 연판정 비트 정보는 실제로 음의 수를 나타내야 할 경우인데도, 매우 작은 양의 수를 나타낼 수도 있다. 마찬가지로 연판정 비트 정보는 실제로 양의 수를 나타내야 할 경우인데도, 매우 작은 음의 수를 나타낼 수도 있다.
연판정 정보의 값에서 이러한 에러의 결과로서, 도3의 경판정 블록(310)은 모듈로-2 누산기(312)로 입력되는 에러있는 비트 값을 생성할 것이다. 결론적으로, 이러한 에러는 디코딩된 비트 스트링에 대해 에러있는 값을 생성할 것이다. 더욱이, 에러있는 값은 비트 스트링에서 다음 값을 계산하기 위해 블록(314)에서 D로서 사용될 것이며, 에러는 비트 스트링의 나머지 값을 통해 전파될 것이다. 만일 제2 에러가 연판정 정보에서 발생하면, 에러는 에러의 전파를 수정할 것이다. 그러나 앞선 데이터는 훼손될 것이다.
도3은 패리티 체크 블록(316)을 도시한다. 패리티 체크는 복조기의 출력에서 검출가능한 에러가 있는지를 결정하기 위해 사용될 수 있다. 예를 들어, 해밍 코드가 6개의 패리티 비트로 사용되면, 복조기로부터의 대부분의 에러가 검출될 것이다. 단일 비트 에러가 발견되면, 종래의 시스템은 에러의 존재를 인식하지만 이를 수정할 수는 없을 것이다. 일 실시예에 따라, 이제 연판정 정보는 이러한 에러를 수정하기 위해 사용될 수 있다.
일반적으로 말해서, 만일 패리티 에러가 데이터의 세트에 대해 검출되면, 연판정 정보는 어떤 비트가 에러인지에 대한 소정의 확률을 제공할 수 있다. 예를 들어, "1" 또는 "-1" 값이 예상될 때, 연판정 정보의 크기가 "0"에 매우 근접한 경우, 연판정 정보와 관련된 비트가 의심될 것이다. 비트는 토글링될 수 있고, 만일 비트의 토글링이 에러를 수정하는지를 알기 위해 경판정 블록으로부터 데이터의 2진 출력 스트링에 대한 패리티 체크가 반복될 수 있다. 예를 들어, 도6은 일 실시예에 따른 방법을 설명하는 흐름도(600)이다. 이러한 흐름도에 따라, 블록(604)으로 도시된 바와 같이, 다수의 비트를 나타내는 제1 입력 신호가 제공된다. 블록(608)은 차동 위상 천이 방식 복조가 이진 데이터의 제1 세트를 획득하기 위해, 그리고 이진 데이터의 제1 세트의 서브세트에서 각각의 비트에 대해 입력 신호로부터 연판정 정보를 획득하기 위해 제1 입력 신호에 대해 실행되는 것을 나타낸다. 이어 패리티 에러 체크가, 블록(612)에 도시된 바와 같이, 차동 천이 변조 방식 복조의 실행 후, 패리티 에러가 이진 데이터의 제1 세트에 대해 존재하는지를 결정하기 위해 행해질 수 있다.
블록(616)은 제1 세트의 데이터의 서브세트에서 어떤 비트가 연판정 정보의 최소 절대값을 갖는지에 대한 결정이 행해진다. 따라서, 예를 들어, 1비트가 -0.3의 연판정 값 크기와 관련되면, 다른 비트는 +0.2의 크기를 갖는 연판정 값과 관련되면, +0.2의 크기를 갖는 연판정 정보와 관련한 비트가 가장 작을 것이다. 블록(620)은 연판정 정보의 최소 절대값을 갖는 비트의 이진 값이 제2 세트의 이진 데이터를 생성할 수 있도록 토글링되는 것을 나타낸다. 더욱이, 블록(624)은 제2 세트의 이진 데이터가 패리티 에러가 있는지를 결정하기 위해 체크될 수 있음을 나 타낸다. 만일 패리티 에러가 없으면, 에러는 수정된 것으로 고려된다.
다른 실시예에 따라, 연판정 정보의 차위 최소 절대값과 관련된 비트가 토글링될 수 있다. 따라서, 만일 패리티 에러 비트를 수정하기 위한 첫 번째 시도가 실패하면, 연판정 정보의 최소 절대값과 관련된 차동적으로 디코딩된 비트를 토클링하기 보다는 연판정 정보의 차위 최소 절대값과 관련된 차동적으로 디코딩된 비트를 토글링함으로써 프로세스가 반복될 수 있다. 토글링 후, 이진 출력 스트링이 생성될 수 있으며, 이진 출력 스트링의 패리티가 체크될 수 있다. 이러한 실시예는 예를 들어, 두 비트가 서로 매우 근접한 연판정 정보 값과 관련되어 둘 중 어느 것도 에러의 소스일 가능성이 있는 경우 유용할 수 있다.
연판정 정보 수정 이전의 테스트 다른 실시예에 따라, 테스트는 전술한 연판정 정보 수정을 사용하기 전에 구현될 수 있다. 소정의 조건 하에서, 데이터의 검출된 워드에 다수의 에러가 존재할 것이다. 소정의 경우, 하나의 비트를 수정하는 구현은 어떠한 패리티 에러도 없음을 나타내는 패리티 체크를 생성할 수도 있다--그럼에도 불구하고, 디코딩된 워드에는 (첫째, 검출된 워드에 존재하는 다수의 에러가 주어지면) 여전히 에러가 존재할 것이다. 따라서, 추가의 테스트는 수신기에 대한 검출되지 않은 워드 에러 레이트(UWER) 감소에 도움을 줄 수 있다. 도7 및 8은 일 실시예에 따른 상기한 방법을 설명하는 흐름도이다.
말하자면, 도7 및 8은 흐름도(700)로서, 블록(704)은 다수의 비트를 나타내는 제1 입력 신호를 제공한다. 블록(708)에서, 차동 위상 천이 방식 복조가 이진 데이터의 제1 세트를 획득하기 위해, 그리고 이진 데이터의 제1 세트의 서브세트에서 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 제1 입력 신호에 대해 실행된다. 블록(712)에서, 차동 위상 천이 방식 복조로부터 출력된 제1 세트의 이진 데이터에 대해 패리티 에러가 존재하는 지를 결정하기 위한 체크가 행해진다. 만일 패리티 에러가 존재하면, 연판정 정보의 절대값이 결정될 수 있다. 흐름도(700)의 블록(716)에서, 연판정 정보의 최소 절대값과 관련된 이진 데이터의 제1 세트의 서브세트의 제1 비트에 대한 결정이 행해진다. 더욱이, 블록(720)에서, 연판정 정보의 두 번째 최소 절대값과 관련된 제2 비트가 결정된다. 블록(724)에서, 제1 비트에 대한 연판정 정보의 값이 제2 비트에 대한 연판정 정보의 값과 충분히 상이한지를 결정하기 위해 제1 비트에 대한 연판정 정보의 값이 제2 비트에 대한 연판정 정보의 값에 대해 테스트된다. 더욱이, 블록(724)은 이러한 테스트가 미리 결정된 기준에 따라 행해짐을 나타낸다. 블록(728)에서, 연판정 정보의 최소 절대값과 관련된 차동적으로 디코딩된 비트의 이진 값은 패리티 체크될 수 있는 출력 이진 스트링을 생성하기 위해 도2에 도시된 모듈로-2 누산기를 통과하는 이진 데이터의 제2 세트를 형성하기 위해 토글링된다. 이러한 토글링은 제1 비트에 대한 연판정 정보가 예정된 조건을 만족할 경우 구현된다. 택일적으로, 토글링은 만일 예정된 조건이 만족되지 않으면, 구현되지 않는다.
예를 들어, 당업자는 패리티 에러를 수정하도록 시도하기 위해 비트 #3을 토글링하기 전에 비트#1에 대한 연판정 정보의 크기가 비트 #3에 대한 크기의 두 배인지를 테스트하는 것을 선택할 수도 있다. 이러한 테스트는 설계자에게, 비트 #3 이 실제 에러가 있는 비트이며, 상기 비트를 토글링하는 것은 극성 테스트를 통과하지만 여전히 올바르지 않은 워드를 생성하지 않게 할 것이라는 수준의 평안함을 주는데, 이는 수신기에 대한 검출되지 않은 워드 에러 레이트(UWER)를 증가시킬 것이다. 만일 예정된 테스트가 만족되지 않으면, SPS 신호의 경우, 에피메리스 정보를 포함하는 데이터의 새로운 프레임일 새로운 신호를 수신기는 입력받을 수 있다. 이어 프로세스가 반복될 수 있다. 이러한 반복은, 만일 예정된 조건이 충족되지 않을 경우 발생할 수도 있는 UWER에서의 증가를 방지한다.
사용될 수 있는 테스트의 예는,
Figure 112007088660593-pct00006
이며, 여기서 LowBit는 연판정 값의 세트와 관련하여 최소 연판정 크기를 갖는 연판정 정보의 크기이다. 또한, NextLowBit는 연판정 값의 세트에서 차위 최소 크기를 갖는 연판정 값의 크기이다. 알파(α)는 정수 3과 같은 예정된 곱셈자로서, 다른 변수의 함수일 수도 있는 것처럼 반드시 상수일 필요는 없다.
사용될 수 있는 다른 테스트는,
Figure 112007088660593-pct00007
이며, 여기서 β는 예정된 곱셈자이며, NO/2는 DPSK 복조기로의 입력에서 잡음의 분산이다. 통상적으로, NO/2는 자동 게인 제어 회로로 인해 고정된 값이다.
도9는 복조 결과를 수정하기 위해 연판정 정보를 이용하는 실시예를 설명하는 흐름도(900)의 다른 예이다. 블록(904)에서, 연판정 정보{S(i)}가 획득된다. 블록(908)에서, 경판정은 식 C(i)=(1-sign[S(i)]/2)에 의해 표시된 바와 같이 행해 진다. 블록(912)에서, 모듈로-2 누산기가 D(i)를계산하기 위해 사용되는데,
Figure 112007088660593-pct00008
(즉, D(i-1) 및 C(i)는 모듈로-2 누산기에 대한 입력이고, D(i)는 출력임). 만일 해밍 코드가 정보를 인코딩하기 위해 초기에 사용되면, 패리티 체크는 결정 블록(916)에 의해 도시된 바와 같이, D(i) 출력으로부터 생성된 정보 워드에 대해 실행될 수 있다. 만일 패리티 체크가 통과하면, 블록(920)은 정보 워드가 수신됨을 나타낸다.
만일 패리티 에러가 결정 블록(916)에서 실행되면, 소팅이 블록(924)에 도시된 바와 같이 연판정 정보의 크기에 대해 실행된다. 최소 값(min_s) 및 그 인덱스(ind_min)가 또한 결정될 수 있다. 인덱스는 연판정 정보를 특정 비트와 관련시킨다. 더욱이, 두 번째 최소 값(value_next_s)이 결정될 수 있다. 결정 블록(928)은 비트를 토글링하기 전에 테스트를 이용하는 옵션을 설명한다. 블록(928)의 예에 사용된 테스트는
Figure 112007088660593-pct00009
Figure 112007088660593-pct00010
이다. 이러한 테스트는 연판정 정보의 차위 최소 크기가, 복조기에 대한 입력에서 잡음의 변화의 팩터에 부가된 연판정 정보의 최소 크기의 팩터와 크거나 같을 것을 요구할 것이다. 테스트가 만족되지 않으면, 워드 수신은 실패로 간주되고, 블록(944)에 도시된 바와 같이, 데이터는 폐기될 수 있다. 만일 테스트가 만족되면, 블록(932)은 min_s와 관련된 경판정의 출력이 토글링(즉, "플립핑")되는 것을 나타낸다. 일단 비트값이 플립핑되면, 트레일링 비트 스트림은 mod-2 누산기로 재계산될 수 있는데, 여기서 mod-2 누산기의 출력은
Figure 112007088660593-pct00011
Figure 112007088660593-pct00012
이다. 일 단 새로운 세트의 출력 비트가 모듈로-2 누산기에 의해 생성되면, 비트 세트의 패리티가 다시 체크될 수 있다. 따라서, 블록(940)은 예를 들어, 해밍 디코더가 사용될 수 있음을 나타낸다. 만일 패리티가 통과하면, 블록(920)으로 도시된 바와 같이 정보 워드가 허용될 수 있다. 만일 패리티가 통과하지 않으면, 워드 수신은 실패를 나타낼 수 있으며, 정보 워드는 블록(944)으로 도시된 바와 같이 폐기될 수 있다.
전술한 예가 단일 비트의 토글링을 나타내지만, 다수 비트의 토글링도 가능하다. 예를 들어, 만일 2비트에 대한 연판정 정보가 예정된 표준을 만족하면, 단지 하나가 아닌 두 비트 모두가 토글링될 수 있다. 사실, 소정 수의 비트는 이들이 미리 결정된 기준을 충족하지 않으면 토글링될 수 있다.
연판정 정보의 다중 통과 사용 다른 실시예에 따라, 당업자는 에러를 감소시키기 위해 데이터 워드의 다중 수신을 사용할 수 있다. 도5의 실시예에 도시된 바와 같이, SPS 에피메리스 데이터는 데이터의 매 프레임마다 반복될 수 있다. 따라서, 이러한 에피메리스 데이터가 연속한 프레임들 사이에서 변경되지 않는다고 가정하면, SPS 수신기는 대략 매 30초 마다 동일한 에피메리스 데이터를 수신할 수 있다. 결론적으로, 이는 수신기에 의해 사용될 수 있는 추가의 연판정 정보를 제공한다. 도10은 일 실시예에 따른 예를 도시한다.
도10은 예를 들어, 데이터의 두 전송이 사용될 수 있는 방법을 설명하는 흐름도(1000)를 도시한다. 블록(1010)은 송신된 데이터의 워드를 포함하는 제1 입력 신호가 제공되는 것을 나타낸다. 예를 들어, 수신기는 SPS 시스템에서 송신된 프레임 데이터의 30 비트 워드를 수신할 수 있다. 블록(1014)은 제1 입력 신호가 연판정 정보 값의 제1 세트를 획득하기 위해 DPSK 복조기와 같은 복조기로 프로세싱되는 것을 나타낸다. 예를 들어, 연판정 정보 값은 데이터의 수신된 워드에서 각각의 비트 인덱스 위치에 대해 저장될 수 있다.
블록(1018)은 제2 입력 신호가 제공되는 것을 나타낸다. 예를 들어, 당업자는 에피메리스 데이터를 포함하는 SPS 송신에서 데이터의 제2 프레임을 수신(즉, 에피메리스 데이터는 매 프레임마다 반복됨)함으로써 데이터의 동일한 워드의 재전송을 수신할 수 있다. 블록(1022)에서, 제2 입력 신호는 DPSK 복조기와 같은 복조기로 프로세싱되어 제2 입력 신호로부터 제2 연판정 정보 값의 제2 세트를 획득한다--즉 연판정 정보 값은 데이터의 송신된 워드에서 각각의 비트 인덱스 위치에 대응하는 제2 입력 신호에 대해 획득된다.
블록(1026)에서, 수학적 함수가 연판정 정보 값의 두 세트에 대해 실행될 수 있다. 이는 데이터의 송신된 워드에서 비트 인덱스 위치에 대응하는 대체 연판정 정보 값의 제3 세트를 생성한다. 실행될 수 있는 수학적 함수는 다양하다. 일례는 연판정 정보 값의 평균이 데이터의 송신된 워드에서 각각의 비트 인덱스 위치에 적용하는 연판정 정보 값의 평균 크기를 생성하기 위해 실행될 수 있다는 것이다. 예를 들어, 제1 입력 신호의 제1 송신된 비트에 대응하는 연판정 정보 값은 제2 입력 신호의 제1 송신된 비트에 대응하는 연판정 정보 값으로 평균될 수 있다. 이는 데이터의 워드의 제1 비트에 대응하는 연판정 정보의 평균값을 처리한다. 다른 예 로서, 대응하는 연판정 정보 값은 예를 들어, 서로 부가되거나 곱해질 수 있거나, 또는 가중된 평균을 계산할 수 있다. 어쨌든, 적어도 두 개의 데이터 포인트의 존재(이러한 프로세스는 추가의 데이터 포인트를 수집하기 위해 반복될 수 있음)는 연판정 정보의 더 많은 정확한 값이 결정되게 한다.
도11은 하나의 실시예에 따른 방법을 설명하는 흐름도(1100)를 도시한다. 블록(1104)에서, 연판정 정보의 제1 세트{S1(i)}가 획득되는 제1 통과가 실행된다. 이어 블록(1108)은 경판정이 입력(즉, C(i)=(1-sign[S1(i)])/2)으로서 연판정 정보를 이용하여 행해짐을 나타낸다. 이어 경판정 정보는 (예를 들어, 식
Figure 112007088660593-pct00013
에 따라) 복조기의 출력을 생성하기 위해 모듈로-2 누산기의 앞선 출력과 함께 모듈로-2 누산기로 입력될 수 있다. 이는 블록(1112)으로 도시된다. 결정 블록(1116)에서, 패리티 체크가 실행된다. 예를 들어, 만일 해밍 코드가 전송을 인코딩하기 위해 사용되면, 해밍 코드 패리티 비트가 실행될 수 있다.
만일 결정 블록(1116)이 패리티 에러를 검출하면, 연판정 정보가 저장될 수 있으며, 수신기는 블록(1120)으로 도시된 바와 같이, 동일한 워드의 제2 전송을 대기할 수 있다. 따라서, 블록(1124)은 제2 입력 신호가 수신되고 연판정 정보{S2(i)}가 복조기에서 획득되는 제2 통과를 도시한다. 블록(1128)은 경판정이 행해지는 것--C(i)=(1-sign{S2(i)})/2--을 도시한다. 유사하게, 블록(1132)에서 경판정은 모듈로-2 누산기로 입력된다(
Figure 112007088660593-pct00014
). 블록(1136)에서, 패리티 체크가 실행된다. 만일 패리티 체크가 통과하면, 제2 입력 신호로부터의 정보 워드가 블록(1140)으로 도시된 바와 같이 허용된다. 만일 패리티 체크가 실패하면, 연결합 프로세스가 실행될 수 있다.
블록(1114)은 일 실시예에 따른 연결합 프로세스의 예를 도시한다. 이러한 실시예에서,
Figure 112007088660593-pct00015
이 되도록 연판정 값이 함께 부가된다. 그러나 앞서 설명된 바와 같이, 다른 수학적 함수가 대체 값S(i)을 획득하기 위해 사용될 수 있다. 블록(1148)은 경판정--C(i)=(1-sign[S(i)])/2이 행해질 수 있음을 나타낸다. 더욱이, 경판정 출력을 사용함으로써, 블록(1152)에 도시된 바와 같이, 초기에 인코딩되고 송신된 워드는 모듈로-2 누산기의 출력으로서 재생성될 수 있다--
Figure 112007088660593-pct00016
. 다시 한 번, 블록(1156)으로 도시된 바와 같이, 패리티 체크가 실행될 수 있다. 만일 패리티가 통과하면, 정보 워드가 허용된다. 만일 패리티가 실패하면, 워드 허용은 실패이고 정보 워드는 폐기될 수 있다.
도4는 도1의 개별 시스템 엘리먼트가 어떻게 구성되는 지를 광범위하게 설명한다. 버스(408)를 통해 전기적으로 결합된, 프로세서(401), 입력 장치(402), 출력 장치(403), 저장 장치(404), 컴퓨터 판독가능 저장 매체 판독기(405a), 프로세싱 가속(예를 들어, DSP 또는 특별-범용 프로세서)(407) 및 메모리(409)를 포함하는 시스템(400)이 도시된다. 컴퓨터 판독가능 저장 매체 판독기(405a)는 컴퓨터 판독가능 저장 매체(405b)에 부가로 연결되는데, 이러한 결합은 포괄적으로, 저장 장치(404), 메모리(409) 및/또는 소정의 다른 액세스 가능한 시스템(400) 리소스를 포함할 수 있는, 일시적으로 및/또는 더욱 영구적으로 컴퓨터 판독 가능 정보를 포함하기 위해, 저장 매체, 메모리 등을 가진, 원격, 로컬, 고정 및/또는 이동식 저장 장치를 나타낸다. 시스템(400)은 운영 시스템(492) 및 프로그램, 애플릿, 데이터 등과 같은 다른 코드(493)를 포함하는 소프트웨어 엘리먼트(동작 메모리(491)에 현재 위치되는 것으로 도시됨)를 포함할 수 있다.
도12는 수신기의 다른 실시예를 도시한다. 도12는 집적 회로(1202) 및 셀 폰 회로(1220)를 갖는 수신기(1200)를 도시한다. 집적 회로의 버스는 도전체(1218) 또는 등가의 결합기를 통해 셀 폰 회로의 버스와 결합된다. 버스(1206)는 입력 회로(1204)와 결합된다. 더욱이, 버스(1206)는 DPSK 복조 회로(1208), 패리티 체크 회로(1212), 프로세서(1216) 및 메모리(1217)와 추가로 결합된다. 전술한 방법을 구현하도록 동작할 수 있는 컴퓨터 코드가 예를 들어, 메모리(1217)에 저장될 수 있다.
당업자는 더 많은 특정 애플리케이션 요구에 따라 실시예가 사용될 수도 있음을 알 것이다. 예를 들어, 하나 이상의 시스템 엘리먼트는 시스템(400) 컴포넌트 내에서(예를 들어, 통신 시스템(406)) 내에서 서브 엘리먼트로서 구현될 수도 있다. 주문형 하드웨어가 또한 사용될 수도 있으며, 및/또는 특정 엘리먼트가 하드웨어, 소프트웨어(애플릿과 같은 소위 "휴대용 소프트웨어"를 포함) 또는 이 둘 모두에 구현될 수도 있다. 또한 네트워크 입/출력 장치(미도시)와 같은 다른 계산 장치로의 접속이 사용될 수도 있는 반면, 유선, 무선, 모뎀 및/또는 다른 접속 또는 다른 계산 장치로의 접속이 사용될 수도 있다. 시스템(400) 구성 요소가 모든 경우에 요구되는 것은 아니다.
다양한 실시예가 방법 또는 장치로서 설명되었지만, 다양한 실시예가 컴퓨터와 결합된 코드, 예를 들어, 컴퓨터에 의해 액세스 가능하거나 컴퓨터 상에 상주하는 코드를 통해 구현될 수 있음을 알 것이다. 예를 들어, 소프트웨어는 전술된 많은 발명을 구현하도록 사용될 수 있다. 따라서, 하드웨어에 의해 구현된 실시예 외에도, 이러한 실시예가 내장된 컴퓨터 판독가능 프로그램 코드를 갖는 컴퓨터 이용가능 매체로 구성된 제조물의 사용을 통해 달성될 수 있음을 이해할 수 있으며, 이는 설명에서 개시된 기능의 구현을 가능하게 한다. 따라서, 실시예는 또한 프로그램 코드 수단에서 본 특허에 의해 보호되는 것으로 고려된다. 더욱이, 실시예는 RAM, ROM, 자기 매체, 광학 매체, 또는 자기-광학 매체를 포함하는 소정의 컴퓨터 판독 가능 메모리에 저장된 코드로서 실행될 수 있으나, 이에 한정되지는 않는다. 더욱 일반적으로, 실시예는 소프트웨어, 또는 하드웨어, 또는 범용 프로세서에서 실행하는 프로그램, 마이크로코드, PLA, 또는 ASIC를 포함하는 이들의 조합에서 구현될 수 있지만 이에 한정되지는 않는다.
실시예는 또한 반송파에 포함된 컴퓨터 신호, 및 송신 매체를 통해 전파하는 신호(예를 들어, 전기적 및 광학적)로서 달성될 수 있다. 따라서, 전술한 다양한 정보는 데이터 구조와 같은 구조로 형성되고, 전송 매체를 통해 전기 신호로서 전송되거나 컴퓨터 판독가능 매체 상에 저장될 수 있다.
많은 구조, 재료 및 설명된 작용이 기능을 실시하는 수단 또는 기능을 실행하는 단계로 설명되었다. 따라서, 이러한 용어는 상세한 설명 등에서 설명된 모든 구조, 재로, 또는 설명된 작용을 커버한다.
장치 및 방법 그리고 부수적인 장점은 본 설명으로부터 이해될 것이다. 전술한 설명은 특정 실시예에 대한 것으로서, 본 발명의 사상을 한정하지는 않는다.

Claims (58)

  1. 데이터를 복조하는 방법으로서,
    다수 비트들을 나타내는 제1 입력 신호를 제공하는 단계;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 상기 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하는 단계;
    상기 차동 위상 천이 방식 복조를 실행한 후 상기 이진 데이터의 상기 제1 세트에 대한 패리티 에러를 결정하는 단계;
    연판정 정보의 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 비트를 결정하는 단계;
    이진 데이터의 제2 세트를 형성하기 위해 상기 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하는 단계;
    상기 이진 데이터의 제2 세트에 대한 패리티 에러에 대해 체크하는 단계를 포함하는,
    데이터 복조 방법.
  2. 제1항에 있어서,
    상기 제1 입력 신호는 위성체(satellite vehicle) 전송으로부터 수신된 신호인, 데이터 복조 방법.
  3. 제1항에 있어서,
    상기 이진 데이터의 제2 세트에 대한 패리티 에러에 대해 체크하는 단계는 패리티 에러의 존재를 결정하는 단계를 포함하며,
    상기 연판정 정보의 두 번째 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 비트를 결정하는 단계;
    이진 데이터의 제3 세트를 형성하기 위해 상기 연판정 정보의 두 번째 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 비트의 이진 값을 토글링하는 단계; 및
    상기 이진 데이터의 제3 세트에 대한 패리티 에러를 체크하는 단계를 더 포함하는, 데이터 복조 방법.
  4. 제1항에 있어서,
    상기 제1 입력 신호를 제공하는 단계는,
    위성 항법 시스템 수신기를 제공하는 단계;
    위성 항법 위성체로부터 신호를 수신하는 단계;
    상기 신호를 차동 위상 천이 방식 복조기와 결합하는 단계를 포함하는, 데이터 복조 방법.
  5. 제4항에 있어서,
    상기 위성 항법 시스템 수신기는 이동국을 더 포함하는, 데이터 복조 방법.
  6. 제5항에 있어서,
    상기 위성 항법 시스템은 상기 이동국에 의해 사용하기 위한 위성 항법 시스템 위치 정보를 제공하는, 데이터 복조 방법.
  7. 제1항에 있어서,
    상기 이진 데이터의 제1 세트의 서브세트는 상기 이진 데이터의 제1 세트인, 데이터 복조 방법.
  8. 제1항에 있어서,
    상기 비트의 상기 이진 값을 토글링하는 단계는 상기 이진 데이터의 제2 세트를 형성하기 위해 다수의 비트의 값들을 토글링하는 단계를 더 포함하는, 데이터 복조 방법.
  9. 데이터를 복조하는 방법으로서,
    다수 비트들을 나타내는 제1 입력 신호를 제공하는 단계;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 상기 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하는 단계;
    상기 차동 위상 천이 방식 복조를 실행한 후 상기 이진 데이터의 상기 제1 세트에 대한 패리티 에러를 결정하는 단계;
    연판정 정보의 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 제1 비트를 결정하는 단계;
    연판정 정보의 차위 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 제2 비트를 결정하는 단계;
    미리 결정된 기준에 따라, 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 제2 비트에 대한 상기 연판정 정보의 값과 충분히 상이한 지를 결정하기 위해, 상기 제2 비트에 대한 상기 연판정 정보의 값에 대해 상기 제1 비트에 대한 상기 연판정 정보의 값을 테스트하는 단계; 및
    만일 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 미리 결정된 기준을 충족시킬 경우, 이진 데이터의 제2 세트를 형성하기 위해 상기 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하는 단계를 포함하는,
    데이터 복조 방법.
  10. 제9항에 있어서,
    상기 연판정 정보의 최소 절대값을 갖는 비트의 이진 값을 토글링하는 단계는 상기 미리 결정된 기준을 만족하는 다수의 비트를 토글링하는 단계를 더 포함하는, 데이터 복조 방법.
  11. 제9항에 있어서,
    상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 미리 결정된 기준을 충족시키지 못하면, 상기 다수의 비트들을 나타내는 제2 입력 신호를 제공하는 단계를 더 포함하는, 데이터 복조 방법.
  12. 제9항에 있어서,
    상기 이진 데이터의 제2 세트에 대한 패리티 에러를 체크하는 단계를 더 포함하는, 데이터 복조 방법.
  13. 제9항에 있어서,
    상기 미리 결정된 기준은
    Figure 112009039991666-pct00017
    인지를 결정하는 단계를 포함하며,
    LowBit는 상기 제1 비트에 대한 연판정 정보의 크기를 나타내며, alpha는 미리 결정된 곱셈자를 나타내며, NextLowBit는 상기 제2 비트에 대한 연판정 정보의 크기를 나타내는, 데이터 복조 방법.
  14. 제9항에 있어서, 상기 미리 결정된 기준은,
    Figure 112009039991666-pct00018
    인지를 결정하는 단계를 포함하며,
    LowBit는 상기 제1 비트에 대한 연판정 정보의 크기를 나타내며, alpha는 미리 결정된 곱셈자를 나타내며, NextLowBit는 상기 제2 비트에 대한 연판정 정보의 크기를 나타내며, Beta는 미리 결정된 제2 곱셈자이며, (N0/2)는 차동 위상 천이 방식 복조를 실행하기 위해 사용되는 차동 위상 천이 방식 복조기에 대한 입력에서의 잡음의 분산인, 데이터 복조 방법.
  15. 제9항에 있어서,
    상기 제1 입력 신호는 위성체 전송으로부터 수신된 감쇠된 신호인, 데이터 복조 방법.
  16. 제9항에 있어서,
    상기 제1 입력 신호를 제공하는 단계는,
    위성 항법 시스템 수신기를 제공하는 단계;
    위성 항법 위성체로부터 신호를 수신하는 단계; 및
    상기 신호를 차동 위상 천이 방식 복조기와 결합하는 단계를 포함하는, 데이터 복조 방법.
  17. 제16항에 있어서,
    상기 위성 항법 시스템 수신기는 이동국을 더 포함하는, 데이터 복조 방법.
  18. 제17항에 있어서,
    상기 위성 항법 시스템 수신기는 상기 이동국에 의해 사용하기 위한 위성 항법 시스템 위치 정보를 제공하는, 데이터 복조 방법.
  19. 제9항에 있어서,
    상기 이진 데이터의 제1 세트의 서브세트는 상기 이진 데이터의 제1 세트인, 데이터 복조 방법.
  20. 데이터를 복조하는 방법으로서,
    송신된 데이터의 워드를 포함하는 제1 입력 신호를 제공하는 단계;
    상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제1 연판정 정보 값들의 제1 세트를 상기 제1 입력 신호로부터 획득하기 위해 차동 위상 천이 방식 복조기로 상기 제1 입력 신호를 프로세싱하는 단계;
    동일한 송신된 데이터의 워드를 포함하는 제2 입력 신호를 제공하는 단계;
    상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제2 연판정 정보 값들의 제2 세트를 상기 제2 입력 신호로부터 획득하기 위해 차동 위상 천이 방식 복조기로 상기 제2 입력 신호를 프로세싱하는 단계;
    상기 송신된 데이터의 워드의 각각의 비트 인덱스 위치들에 대응하는 대체 연판정 정보 값들의 제3 세트를 획득하기 위해 대응하는 상기 제1 및 제2 연판정 정보 값들의 제1 및 제2 세트에 대한 수학적 함수를 실행하는 단계를 포함하는,
    데이터 복조 방법.
  21. 제20항에 있어서,
    상기 대체 연판정 정보 값들에 기초하여 경판정 비트 값을 토글링하는 단계를 더 포함하는, 데이터 복조 방법.
  22. 제21항에 있어서,
    상기 비트 값을 토글링하는 단계는,
    대체 연판정 정보의 최소 절대값 크기와 관련된 경판정 비트의 이진 값을 토글링하는 단계를 더 포함하는, 데이터 복조 방법.
  23. 제20항에 있어서,
    상기 수학적 함수를 실행하는 단계는,
    상기 데이터의 워드의 특정 비트 인덱스 위치에 대응하는 상기 제1 연판정 정보 값의 크기와 상기 제2 연판정 정보 값의 크기를 평균하는 단계를 포함하는, 데이터 복조 방법.
  24. 제23항에 있어서,
    상기 평균하는 단계는 가중된 평균을 실행하는 단계를 포함하는, 데이터 복조 방법.
  25. 제21항에 있어서,
    상기 수학적 함수를 실행하는 단계는 상기 데이터의 워드의 특정 비트 인덱스 위치에 대응하는 상기 제1 연판정 정보 값의 크기와 상기 제2 연판정 정보 값의 크기를 합산하는 단계를 포함하는, 데이터 복조 방법.
  26. 제21항에 있어서,
    상기 수학적 함수를 실행하는 단계는 상기 데이터의 워드의 특정 비트 인덱스 위치에 대응하는 상기 제1 연판정 정보 값의 크기와 상기 제2 연판정 정보 값의 크기를 곱하는 단계를 포함하는, 데이터 복조 방법.
  27. 제21항에 있어서,
    상기 제1 입력 신호를 제공하는 단계는 상기 데이터의 제1 워드에 대응하는 제1 위성 송신을 수신하는 단계를 포함하며,
    상기 제2 입력 신호를 제공하는 단계는 상기 데이터의 제1 워드에 대응하는 제2 위성 송신을 수신하는 단계를 포함하는, 데이터 복조 방법.
  28. 데이터를 복조하도록 구성된 수신기로서,
    다수의 비트들을 나타내는 제1 입력 신호를 수신하는 입력부;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 상기 제1 입력 신호에 대해 차동 위상 천이 방식 복조를 실행하는 차동 위상 천이 방식 복조기;
    차동 위상 천이 방식 복조를 수행한 후 상기 이진 데이터의 제1 세트에 대한 패리티 에러를 체크하는 패리티 에러 회로; 및
    연판정 정보의 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 비트를 결정하도록 구성된 프로세서를 포함하며,
    상기 프로세서는 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하도록 추가로 구성되며, 상기 프로세서는 상기 이진 데이터의 제2 세트에 대한 패리티 에러를 체크하도록 추가로 구성된,
    데이터를 복조하도록 구성된 수신기.
  29. 제28항에 있어서,
    상기 제1 입력 신호는 위성체 송신으로부터 수신된 감쇠된 신호이며, 상기 수신기는 상기 감쇠된 신호를 수신하도록 구성되는, 데이터를 복조하도록 구성된 수신기.
  30. 제28항에 있어서,
    상기 프로세서는,
    패리티 에러의 존재를 결정하고;
    상기 연판정 정보의 제2 최소 절대치를 갖는 상기 이진 데이터의 제1 세트의 서브세트의 비트를 결정하고;
    이진 데이터의 제3 세트를 형성하기 위해 연판정 정보의 제2 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 비트의 이진 값을 토글링하고;
    상기 이진 데이터의 제3 세트에 대한 패리티 에러를 체크하도록 추가로 구성되는, 데이터를 복조하도록 구성된 수신기.
  31. 제28항에 있어서,
    상기 제1 입력 신호는 위성 항법 시스템 위성체로부터 송신된 위성 위치 신호를 포함하며, 상기 수신기는 상기 차동 위상 천이 방식 복조기로 상기 위성 항법 시스템 신호를 결합하는 회로를 포함하는, 데이터를 복조하도록 구성된 수신기.
  32. 제31항에 있어서,
    상기 위성 항법 시스템 수신기는 이동국과 결합되는, 데이터를 복조하도록 구성된 수신기.
  33. 제32항에 있어서,
    상기 위성 항법 시스템 수신기는 상기 이동국에 의해 사용하기 위한 위성 항법 시스템 위치 정보를 통신하도록 구성되는, 데이터를 복조하도록 구성된 수신기.
  34. 제28항에 있어서,
    상기 프로세서는 상기 이진 데이터의 제2 세트를 형성하기 위해 다수의 비트들의 이진 값을 토글링하도록 추가로 구성되는, 데이터를 복조하도록 구성된 수신기.
  35. 데이터를 복조하는 수신기로서,
    다수의 비트들을 나타내는 제1 입력 신호를 수신하는 입력부;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브 세트의 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 상기 제1 입력 신호에 대해 차동 위상 천이 방식 복조를 수행하는 차동 위상 천이 방식 복조기;
    차동 위상 천이 방식 복조를 실행한 후 상기 이진 데이터의 제1 세트에 대한 패리티 에러를 결정하는 패리티 에러 회로; 및
    연판정 정보의 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 제1 비트를 결정하도록 구성된 프로세서를 포함하며,
    상기 프로세서는 연판정 정보의 차위 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 제2 비트를 결정하도록 추가로 구성되며,
    상기 프로세서는, 미리 결정된 기준에 따라, 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 제2 비트에 대한 상기 연판정 정보의 값과 충분히 상이한지를 결정하기 위해 상기 제2 비트에 대한 상기 연판정 정보의 값에 대해 상기 제1 비트에 대한 상기 연판정 정보의 값을 테스트하도록 추가로 구성되며,
    상기 프로세서는, 만일 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 미리 결정된 기준을 충족시키면, 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하도록 추가로 구성되는,
    데이터를 복조하는 수신기.
  36. 제35항에 있어서,
    상기 이진 데이터의 제2 세트를 형성하기 위해 상기 미리 결정된 기준을 만족시키는 다수의 비트들을 토글링하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  37. 제35항에 있어서,
    상기 입력부는, 만일 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 미리 결정된 기준을 충족하지 않으면, 상기 다수의 비트들을 나타내는 제2 입력 신호를 수신하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  38. 제35항에 있어서,
    상기 패리티 에러 검출기는 상기 이진 데이터의 제2 세트에 대한 패리티 에러를 체크하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  39. 제35항에 있어서,
    상기 미리 결정된 기준은
    Figure 112009039991666-pct00019
    인지를 결정하는 단계를 포함하며,
    LowBit는 상기 제1 비트에 대한 연판정 정보의 크기를 나타내며, alpha는 미리 결정된 곱셈자를 나타내며, NextLowBit는 상기 제2 비트에 대한 연판정 결정 정보의 크기를 나타내는, 데이터를 복조하는 수신기.
  40. 제35항에 있어서, 상기 미리 결정된 기준은,
    Figure 112009039991666-pct00020
    인지를 결정하는 단계를 포함하며,
    LowBit는 상기 제1 비트에 대한 연판정 정보의 크기를 나타내며, alpha는 미리 결정된 곱셈자를 나타내며, NextLowBit는 상기 제2 비트에 대한 연판정 정보의 크기를 나타내며, Beta는 미리 결정된 제2 곱셈자이며, (N0/2)는 차동 위상 천이 방식 복조를 실행하기 위해 사용되는 차동 위상 천이 방식 복조기에 대한 입력에서의 잡음의 분산인, 데이터를 복조하는 수신기.
  41. 제35항에 있어서,
    상기 제1 입력 신호는 위성체 송신으로부터 수신된 감쇠된 신호이며, 상기 입력부는 상기 감쇠된 신호를 수신하도록 구성되는, 데이터를 복조하는 수신기.
  42. 제35항에 있어서,
    상기 제1 입력 신호는 위성 항법 위성체로부터 송신된 위성 항법 시스템 신호를 포함하며, 상기 수신기는,
    상기 신호를 차동 위상 천이 방식 복조기와 결합하는 회로를 포함하는, 데이터를 복조하는 수신기.
  43. 제42항에 있어서,
    상기 수신기는 이동국과 결합되는, 데이터를 복조하는 수신기.
  44. 제43항에 있어서,
    상기 위성 항법 시스템 수신기는 상기 이동국과 위성 상법 시스템 위치 정보를 통신하는 회로를 포함하는, 데이터를 복조하는 수신기.
  45. 데이터를 복조하는 수신기로서,
    송신된 데이터의 워드를 포함하는 제1 입력 신호를 수신하는 입력부;
    상기 송신된 데이터의 워드에서 비트 인덱스 위치들에 대응하는 제1 연판정 정보 값들의 제1 세트를 상기 제1 입력 신호로부터 획득하기 위해 상기 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하는 차동 위상 천이 방식 복조기; 및
    상기 송신된 데이터의 워드에서 각각의 비트 인덱스 위치들에 대응하는 대체 연판정 정보 값들의 제3 세트를 획득하기 위해 대응하는 제1 및 제2 연판정 정보값들의 제1 및 제2 세트에 대한 수학적 함수를 실행하도록 구성된 프로세서를 포함하며,
    상기 입력부는 동일한 송신된 데이터의 워드를 포함하는 제2 입력 신호를 수신하도록 추가로 구성되며,
    상기 차동 위상 천이 방식 복조기는 상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제2 연판정 정보 값들의 제2 세트를 상기 제2 입력 신호로부터 획득하기 위해 상기 제2 입력 신호에 대해 차동 위상 천이 방식 복조를 실행하도록 추가로 구성되는,
    데이터를 복조하는 수신기.
  46. 제45항에 있어서,
    상기 프로세서는 상기 대체 연판정 정보 값들에 기초하여 경판정 비트 값을 토글링하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  47. 제46항에 있어서,
    상기 수신기는 대체 연판정 정보의 최소 절대값 크기와 관련된 경판정 비트의 이진 값을 토글링하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  48. 제45항에 있어서,
    상기 프로세서는 상기 데이터의 워드의 특정 비트 인덱스 위치에 대응하는 상기 제1 연판정 정보 값의 크기와 상기 제2 연판정 정보 값의 크기를 평균하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  49. 제48항에 있어서,
    상기 프로세서는 가중된 평균을 계산하도록 추가로 구성된, 데이터를 복조하는 수신기.
  50. 제46항에 있어서,
    상기 프로세서는 상기 데이터의 워드의 특정 비트 인덱스 위치에 대응하는 상기 제1 연판정 정보 값의 크기와 상기 제2 연판정 정보 값의 크기를 합하도록 추가로 구성되는, 데이터를 복조하는 수신기.
  51. 제46항에 있어서,
    상기 수신기는 상기 데이터의 워드의 특정 비트 인덱스 위치에 대응하는 상기 제1 연판정 정보 값의 크기를 상기 제2 연판정 정보 값의 크기와 곱하도록 구성되는, 데이터를 복조하는 수신기.
  52. 제46항에 있어서,
    상기 입력부는 상기 데이터의 제1 워드에 대응하는 제1 위성 송신을 수신하고, 상기 데이터의 제1 워드에 대응하는 제2 위성 송신을 수신하도록 구성된, 데이터를 복조하는 수신기.
  53. 데이터를 복조하도록 구성된 집적 회로로서,
    다수의 비트들을 나타내는 제1 입력 신호를 수신하는 입력부;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 상기 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하는 차동 위상 천이 방식 복조기;
    차동 위상 천이 변조 방식 복조를 실행한 후 이진 데이터의 제1 세트에 대한 패리티 에러를 체크하는 패리티 에러 회로; 및
    연판정 정보의 최소 절대값을 갖는 이진 데이터의 제1 세트의 서브세트의 비트를 결정하도록 구성된 프로세서를 포함하며,
    상기 프로세서는 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하도록 추가로 구성되며,
    상기 프로세서는 이진 데이터의 제2 세트에 대해 패리티 에러를 체크하도록 추가로 구성되는,
    데이터를 복조하도록 구성된 집적 회로.
  54. 데이터를 복조하는 집적 회로로서,
    다수의 비트들을 나타내는 제1 입력 신호를 수신하는 입력부;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대한 입력 신호로부터 연판정 정보를 획득하기 위해 상기 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하는 차동 위상 천이 방식 복조기;
    차동 위상 천이 변조 방식 복조를 실행한 후 이진 데이터의 제1 세트에 대한 패리티 에러를 결정하는 패리티 에러 검출기; 및
    연판정 정보의 최소 절대값을 갖는 이진 데이터의 제1 세트의 서브세트의 제1 비트를 결정하도록 구성된 프로세서를 포함하며,
    상기 프로세서는 연판정 정보의 차위 최소 절대값을 갖는 이진 데이터의 제1 세트의 서브세트의 제2 비트를 결정하도록 추가로 구성되며,
    상기 프로세서는, 미리 결정된 기준에 따라, 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 제2 비트에 대한 상기 연판정 정보의 값과 충분히 상이한지를 결정하기 위해 상기 제2 비트에 대한 상기 연판정 정보의 값에 대해 상기 제1 비트에 대한 상기 연판정 정보의 값을 테스트하도록 추가로 구성되며,
    상기 프로세서는, 만일 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 미리 결정된 기준을 만족할 경우, 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 비트의 이진 값을 토글링하도록 추가로 구성된,
    데이터를 복조하는 집적 회로.
  55. 데이터를 복조하는 집적 회로로서,
    송신된 데이터의 워드를 포함하는 제1 입력 신호를 수신하는 입력부;
    상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제1 연판정 정보 값들의 제1 세트를 상기 제1 입력 신호로부터 획득하기 위해 상기 제1 입력 신호에 대한 차동 위상 천이 방식 복조를 실행하는 차동 위상 천이 방식 복조기; 및
    상기 송신된 데이터의 워드에서 각각의 비트 인덱스 위치들에 대응하는 대체 연판정 정보 값들의 제3 세트를 획득하기 위해 대응하는 제1 및 제2 연판정 정보 값들의 제1 및 제2 세트에 대해 수학적 함수를 실행하도록 구성된 프로세서를 포함하며,
    상기 입력부는 동일한 송신된 데이터의 워드를 포함하는 제2 입력 신호를 수신하도록 추가로 구성되며,
    상기 차동 위상 천이 방식 복조기는 상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제2 연판정 정보 값들의 제2세트를 상기 제2 입력 신호로부터 획득하기 위해 상기 제2 입력 신호에 대해 차동 위상 천이 방식 복조를 실행하도록 추가로 구성되는,
    데이터를 복조하는 집적 회로.
  56. 복조를 가능하게 하는 컴퓨터 판독 가능 프로그램 코드 수단이 포함된 컴퓨터 사용 가능 매체를 포함하는 제조물로서, 상기 컴퓨터 판독가능 프로그램 코드 수단은,
    컴퓨터로 하여금 다수의 비트들을 나타내는 제1 입력 신호를 제공하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대해 입력 신호로부터 연판정 정보를 획득하기 위해, 컴퓨터로 하여금 상기 제1 입력 신호에 대해 차동 위상 천이 방식 복조를 실행하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    상기 차동 위상 천이 방식 복조를 실행한 후, 컴퓨터로 하여금 이진 데이터의 제1 세트에 대한 패리티 에러를 결정하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금 연판정 정보의 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 비트를 결정하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하게 하는 컴퓨터 판독가능 프로그램 코드 수단; 및
    컴퓨터로 하여금 상기 이진 데이터의 제2 세트에 대한 패리티 에러를 체크하게 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는,
    제조물.
  57. 복조를 가능하게 하는 컴퓨터 판독 가능 프로그램 코드 수단이 포함된 컴퓨터 사용 가능 매체를 포함하는 제조물로서, 상기 컴퓨터 판독가능 프로그램 코드 수단은,
    컴퓨터로 하여금 다수의 비트들을 나타내는 제1 입력 신호를 제공하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    이진 데이터의 제1 세트를 획득하고 상기 이진 데이터의 제1 세트의 서브세트의 각각의 비트에 대해 입력 신호로부터 연판정 정보를 획득하기 위해, 컴퓨터로 하여금 상기 제1 입력 신호에 대해 차동 위상 천이 방식 복조를 실행하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    상기 차동 위상 천이 방식 복조를 실행한 후, 컴퓨터로 하여금 이진 데이터의 제1 세트에 대한 패리티 에러를 결정하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금 연판정 정보의 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 제1 비트를 결정하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금 연판정 정보의 차위 최소 절대값을 갖는 상기 이진 데이터의 제1 세트의 서브세트의 제2 비트를 결정하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    상기 컴퓨터로 하여금, 미리 결정된 기준에 따라, 상기 제1 비트에 대한 상기 연판정 정보의 값이 상기 제2 비트에 대한 상기 연판정 정보의 값과 충분히 상이한지를 결정하기 위해 상기 제2 비트에 대한 상기 연판정 정보의 값에 대해 상기 제1 비트에 대한 상기 연판정 정보의 값을 테스트하게 하는 컴퓨터 판독가능 프로그램 코드 수단; 및
    만일 상기 제1 비트에 대한 연판정 정보의 값이 상기 미리 결정된 기준을 만족하는 경우, 컴퓨터로 하여금 이진 데이터의 제2 세트를 형성하기 위해 연판정 정보의 최소 절대값을 갖는 상기 비트의 이진 값을 토글링하게 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는,
    제조물.
  58. 복조를 가능하게 하는 컴퓨터 판독 가능 프로그램 코드 수단이 포함된 컴퓨터 사용 가능 매체를 포함하는 제조물로서, 상기 컴퓨터 판독가능 프로그램 코드 수단은,
    컴퓨터로 하여금 송신된 데이터의 워드를 포함하는 제1 입력 신호를 제공하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금, 상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제1 연판정 정보 값들의 제1 세트를 상기 제1 입력 신호로부터 획득하도록 차동 위상 천이 방식 복조기를 이용하여 상기 제1 입력 신호를 프로세싱하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금, 동일한 송신된 데이터의 워드를 포함하는 제2 입력 신호를 제공하게 하는 컴퓨터 판독가능 프로그램 코드 수단;
    컴퓨터로 하여금, 상기 송신된 데이터의 워드의 비트 인덱스 위치들에 대응하는 제2 연판정 정보 값들의 제2 세트를 상기 제2 입력 신호로부터 획득하도록 차동 위상 천이 방식 복조기로 상기 제2 입력 신호를 프로세싱하게 하는 컴퓨터 판독가능 프로그램 코드 수단; 및
    컴퓨터로 하여금, 상기 송신된 데이터의 워드의 각각의 비트 인덱스 위치들에 대응하는 대체 연판정 정보 값들의 제3 세트를 획득하기 위해 대응하는 상기 제1 및 제2 연판정 정보 값들의 제1 및 제2 세트에 대해 수학적 함수를 실행하게 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는,
    제조물.
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