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KR100927790B1 - 멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치 - Google Patents

멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치 Download PDF

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KR100927790B1
KR100927790B1 KR1020080105817A KR20080105817A KR100927790B1 KR 100927790 B1 KR100927790 B1 KR 100927790B1 KR 1020080105817 A KR1020080105817 A KR 1020080105817A KR 20080105817 A KR20080105817 A KR 20080105817A KR 100927790 B1 KR100927790 B1 KR 100927790B1
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high voltage
node
source driver
integrated circuits
control signal
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Inventor
마사토 니시무라
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매그나칩 반도체 유한회사
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Abstract

데이터 저장 기능(또는 래치 기능), 레벨 쉬프팅 기능, 및 디코딩 기능이 통합된 컴팩트한 집적회로가 개시되고, 칩 사이즈가 적고 신뢰성 테스트 시간을 줄일 수 있는 소스 드라이버 장치가 개시된다. 이를 위한 집적회로는, 저장 노드; 제1 제어신호에 응답하여, 상기 저장 노드를 프리차지 하기 위한 제1 고전압 트랜지스터; 복수의 입력신호를 디코딩하여 상기 저장 노드로 전달하는 디코딩 수단; 및 제2 제어신호에 응답하여 상기 디코딩 수단의 출력을 상기 저장 노드에 전달하는 제2 고전압 트랜지스터를 포함한다.
래치, 저장, 레벨쉬프팅, 디코더, 소스드라이버

Description

멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치{MULTI FUNCTIONAL INTEGRATED CIRCUIT AND SOURCE DRIVER HAVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 래치, 레벨쉬프팅 및 디코딩 기능이 통합되면서 컴팩트하게 설계된 집적회로에 관한 것이다.
본 발명은 디스플레이 구동 칩인 소스 드라이버 장치에 매우 유용하게 사용될 수 있고, 이에 의해 드라이버 칩 사이즈를 크게 경감시킬 수 있다.
잘 알려진 바와 같이, 디스플레이 장치는 소스 드라이버 장치, 게이트 드라이버 및 화소 어레이(pixel array)를 포함한다. 디스플레이 장치의 화소 어레이에 디지털 영상 데이터를 표시(또는 저장)하고자 할 때, 게이트 드라이버는 게이트 라인을 순차적으로 구동하고, 소스 드라이버 장치는 구동된 게이트 라인에 접속된 화소 어레이의 화소들에 디지털 영상 데이터를 표시(또는 저장)한다.
도 1은 종래의 소스 드라이버 장치의 블록 구성도이다.
도 1을 참조하면, 소스 드라이버 장치는 쉬프트 레지스터(Shift Resister, 20), 샘플링 래치(Sampling Latch, 30), 홀드 래치(Hold Latch, 40), 레벨 쉬프터(50), 프리디코더(Pre-decoder, 60), 디코더(70), 및 출력 버퍼(80)을 구비한다.
쉬프트 레지스터(20)는 외부(예컨대, 컨트롤러)에서 입력된 스타트 펄스 신호(SP)를 클럭 신호(CLK)에 응답하여 쉬프트한다. 샘플링 래치(30)는 쉬프트 레지스터(20)로부터 출력된 신호들(S1 내지 Sn)에 응답하여, 컨트롤러로부터 입력된 디지털 영상 데이터(R/G/B)를 샘플링한다. 홀드 래치(40)는 수평동기신호(Hsync)에 응답하여 샘플링된 디지털 영상 데이터(R/G/B)를 수평 스캔 기간(horizantal scan time) 동안 저장한다.
홀드 래치(40)는 저전압(예컨대, 0.6V ~ 3.3V)에서 구동되고, 디코더(70) 및 출력 버퍼(80)는 고전압(예컨대, 3.8V ~ 18V)에서 구동되기 때문에, 레벨쉬프터(50)는 홀드 래치(40)에 저장된 디지털 영상 데이터(R/G/B)의 전압 레벨을 변환하여 프리디코더(60)로 제공한다.
프리디코더(60)는 레벨 쉬프터(50)로부터 출력된 디지털 영상 데이터(R/G/B)를 프리 디코딩하여 디코더(70)로 제공한다. 디코더(70)는 프리디코더(60)로부터 제공된 디지털 영상 데이터에 기초하여, 계조 전압 발생부(미도시)로부터 발생된 계조 전압들(V0 ~ Vz) 중 어느 하나의 전압을 출력 버퍼(80)로 전달한다. 디코더는 DAC(Digital to Analog Converter) 기능을 한다.
출력 버퍼(80)는 디코더(70)로부터 출력된 계조 전압들(V0 ~ Vz)을 버퍼링하여 출력 패드(90)로 제공한다. 패드(90)를 통해 출력된 계조 전압들은 디스플레이 패널의 화소어레이에 제공되게 된다.
상술한 바와 같이, 종래의 소스 드라이버 장치는 각 채널마다 래치, 레벨쉬프터, 프리디코더, 디코더 및 버퍼를 보유하고 있다. 여기서 레벨쉬프터 이후단의 프리디코더, 디코더는 고전압 트랜지스터들로 구성되어 있기 때문에, 드라이버 칩 사이즈가 상당히 크다는 문제점이 있다. 특히 프리디코더가 낸드(NAND) 타입으로 구성되어 있어, 사용되는 고전압트랜지스터의 개수가 상당히 많다. 또한, 프리디코더의 신뢰성 테스트를 위해 프리디코더에 고전압 스트레스를 인가하는 테스트가 필요한 바, 이 테스트를 위해서 필요한 테스트 회로 역시 고전압 트랜지스터를 사용하여야 한다. 아울러 테스트에 소요되는시간이 매우 길다는 문제점이 있다. 이를 도 2를 참조하여 상세히 살펴본다.
도 2는 종래기술에 따른 프리디코더 회로도로서, 하나의 채널에 대한 프리디코더를 나타낸다.
도 2를 참조하면, 프리디코더는 프리디코딩부(210)와 입력부(220)를 포함한다. 프리디코딩부(210)는 16개의 4입력 낸드게이트를 포함한다. 각 낸드게이트는 고전압 트랜지스터들로 구성된다. 입력부(220)는 고전압 스트레스를 인가하기 위해서 낸드게이트의 각 입력단자에 논리 '0' 및 '1' 값을 입력하기 위한 4개의 인버터를 포함한다. 인버터 역시 고전압 트랜지스터들로 구성된다.
이와 같이, 종래의 소스 드라이버 장치는 프리디코더를 낸드 타입으로 구성하고 있다. 그리고, 하나의 낸드게이트마다 4개의 고전압 PMOS 트랜지스터와 4개의 고전압 NMOS 트랜지스터가 사용되어진다. 아울러, 신뢰성 테스트를 위해 프리디코더의 각 입력부에 고전압 스트레스를 인가하기 위한 테스트 회로가 필요한 바, 이 러한 테스트 회로 역시 고전압 트랜지스터들로 구성되어야 한다. 물론 별도의 테스트 회로 없이 소스 드라이버의 프리디코더 자체에 입력되는 데이터를 고전압 스트레스로 대체하여 테스트를 수행할 수도 있다.
도 2와 같은 구성에서, 하나의 채널을 구성하고 있는 프리 디코더의 낸드게이트에 스트레스를 인가하기 위해서는 입력부에 총 16번의 고전압 스트레스를 인가하여야 한다. 즉, 입력값 '0000'에서부터 '1111'을 인가하여야 한다. 따라서, 테스트에 소요되는 시간이 상당히 길다.
상술한 바와 같이, 종래의 소스 드라이버 장치는 많은 개수의 고전압 트랜지스터의 사용에 의해 칩 사이즈가 상당히 클수 밖에 없으며, 프리디코더의 신뢰성 테스트 시간이 상당히 길다는 문제점이 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 칩 사이즈가 적은 소스 드라이버 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 신뢰성 테스트를 위한 테스트 시간을 줄일 수 있는 소스 드라이버 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 데이터 저장 기능(또는 래치 기능), 레벨 쉬프팅 기능, 및 디코딩 기능이 통합된 컴팩트한 집적회로를 제공하는데 있다.
본 발명의 또 다른 목적은 데이터 저장 기능(또는 래치 기능), 레벨 쉬프팅 기능, 및 디코딩 기능과 더불어 전압 리미터(limiter) 기능 역시 통합되어, 저소비 전력에 적합한 집적회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 집적회로는, 저장 노드; 제1 제어신호에 응답하여, 상기 저장 노드를 프리차지 하기 위한 제1 고전압 트랜지스터; 복수의 입력신호를 디코딩하여 상기 저장 노드로 전달하는 디코딩 수단; 및 제2 제어신호에 응답하여 상기 디코딩 수단의 출력을 상기 저장 노드에 전달하는 제2 고전압 트랜지스터를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 집적회로는, 제1 제어신호에 응답하여, 소정의 노드를 프리차지 하기 위한 제1 고전압 트랜지스터; 복수의 입력신호를 디코딩하여 상기 노드로 전달하는 디코딩 수단; 제2 제어신호에 응답하여 상기 디코딩 수단의 출력을 상기 노드에 전달하는 제2 고전압 트랜지스터; 및 상기 제1노드의 신호를 래치하는 래치 수단을 포함한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적회로는, 소정의 노드를 프리차지 하기 위한 제1 고전압 트랜지스터; 상기 노드의 신호를 래치하는 래치 수단; 복수의 입력신호를 디코딩하기 위한 디코딩 수단; 및 상기 디코딩 수단과 상기 노드 사이에 접속된 전압 리미터로서의 제2 고전압 트랜지스터를 포함한다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 소스 드라이버 장치는, 외부에서 입력된 영상 데이터를 샘플링하여 래치하는 샘플링 래치; 상기 샘플 링 래치로 부터 출력된 데이터를 프리 디코딩하고, 제어신호에 응답하여 프리 디코딩된 데이터를 레벨 쉬프팅 및 저장하는 회로 블록; 및 상기 회로 블록으로부터 출력된 데이터에 기초하여, 복수의 계조 전압들 중 어느 하나의 계조 전압을 출력하는 디코더를 포함하며,
여기서, 상기 회로 블록은,
저장 노드; 제1 제어신호에 응답하여, 상기 저장 노드를 프리차지 하기 위한 제1 고전압 트랜지스터; 복수의 입력신호를 디코딩하여 상기 저장 노드로 전달하는 프리 디코딩 수단; 제2 제어신호에 응답하여 상기 프리 디코딩 수단의 출력을 상기 저장 노드에 전달하는 제2 고전압 트랜지스터를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 소스 드라이버 장치는, 외부에서 입력된 영상 데이터를 샘플링하여 래치하는 샘플링 래치; 상기 샘플링 래치로 부터 출력된 데이터를 프리 디코딩하고, 제어신호에 응답하여 프리 디코딩된 데이터를 레벨 쉬프팅 및 래치하는 회로 블록; 및 상기 회로 블록으로부터 출력된 데이터에 기초하여, 복수의 계조 전압들 중 어느 하나의 계조 전압을 출력하는 디코더를 포함하며,
여기서, 상기 회로 블록은,
제1 제어신호에 응답하여, 소정의 노드를 프리차지 하기 위한 제1 고전압 트랜지스터; 복수의 입력신호를 디코딩하여 상기 노드로 전달하는 프리 디코딩 수단; 제2 제어신호에 응답하여 상기 프리 디코딩 수단의 출력을 상기 노드에 전달하는 제2 고전압 트랜지스터; 및 상기 제1노드의 신호를 래치하는 래치 수단을 포함한 다.
개선된 집적회로는, 데이터 저장(또는 래치) 기능, 레벨 쉬프팅 기능, 및 디코딩(프리 디코딩) 기능이 통합된 컴팩트한 회로적 구성을 갖는다. 그리고, 개선된 집적회로를 응용하여 소스 드라이버 장치를 구현하므로써, 소스 드라이버 장치의 칩 사이즈를 줄일 수 있다.
아울러 소스 드라이버 장치의 신뢰성 테스트를 위한 전압 스트레스 인가시, 종래 대비하여 테스트 시간을 절감할 수 있다. 또한, 종래의 소스 드라이버 장치에서 레벨 시프터는 그의 동작 시에 관통 전류가 흐르지만, 개선된 집적회로는 충방전 전류뿐이기 때문에 저소비 전력을 기대할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 집적회로를 나타낸다.
도 3을 참조하면, 본 발명의 일실시예에 따른 집적회로는 제1 고전압 트랜지스터(HVT1), 디코딩부(320) 및 제2 고전압 트랜지스터(HVT2)를 포함한다.
제1 고전압 트랜지스터(HVT1)는 제1 제어신호(CONT1)에 응답하여 저장 노드(SN)를 프리차지하기 위한 것으로서, 전원공급단 VDD와 저장노드(SN) 사이에 소 스-드레인 경로가 접속되고 제1제어신호(CONT1)를 게이트로 인가받는 고전압 PMOS 트랜지스터로 구성되어 있다.
제2 고전압 트랜지스터(HVT2)는 디코딩부(320)의 출력단과 저장노드(SN) 사이에 소스-드레인 경로가 접속되고 제2 제어신호(CONT2)를 게이트로 인가받는 고전압 NMOS 트랜지스터로 구성되어 있다. 본 실시 형태에 있어서, 제2 제어신호(CONT2)는 디코딩부(320)의 저전압 트랜지스터를 보호하기 위해 저전압 신호를 이용할 수 있다. 이것으로 제2 고전압 트랜지스터(HVT2)는 전압 리미터로서 동작하고, 디코딩부(320)의 저전압 트랜지스터에는 제2 제어신호(CONT2)가 갖는 전압 레벨 이상의 전압 레벨은 인가되지 않는다.
디코딩부(320)는 복수의 입력신호(IN1 ~ IN4)를 디코딩하여 저장 노드(SN)로 제공하는 기능을 한다. 디코딩부(320)는 제2 고전압 트랜지스터(HVT2)와 전원공급단 VSS 사이에 직렬 접속된 복수의 저전압 트랜지스터(LVT1 ~ LVT4)를 포함한다. 저전압 트랜지스터(LVT1 ~ LVT4)는 대응되는 입력신호(IN1 ~ IN4)를 게이트로 인가받는 NMOS 트랜지스터로 구성된다.
또한 본 실시예에 따른 집적회로는 저장노드(SN)에 접속된 캐패시터(CAP)를더 포함할 수 있다. 캐패시터(CAP)는 기생(parastic) 캐패시터일 수 있으며, 제1도전층, 유전체, 및 제2도전층이 적층되어 별도로 형성된 구조를 갖을 수 있다.
또한 본 실시예에 따른 집적회로는 저장노드(SN)의 신호를 외부로 출력하기 위한 버퍼(BUF)를 더 포함할 수 있다. 버퍼(BUF)는 고전압 트랜지스터들로 구성된다.
이와 같이, 도 3에 도시된 개선된 집적회로는 제1 고전압 트랜지스터(HVT1)에 의해 저장노드(SN)가 프리차지된 후, 입력신호(IN1 ~ IN4)의 디코딩된 값이 제2 고전압 트랜지스터(HVT2)에 의해 스위칭되어 저장 노드(SN)로 전달된다. 따라서, 개선된 집적회로는 저장노드(SN)에 의해 신호(데이터)의 저장 기능을 갖는다. 또한, 개선된 집적회로는 디코딩부(320)에 의해 디코딩(프리 디코딩) 기능을 갖는다. 아울러, 개선된 집적회로는 디코딩되어 저장노드(SN)에 전달된 값은 제1 및 제2 고전압 트랜지스터(HVT1, HVT2)에 의해 레벨 쉬프팅되므로, 레벨 쉬프팅 기능도 갖는다. 더불어서, 개선된 집적회로는 저전압 트랜지스터의 보호를 위한 전압 리미터 기능 역시 갖는다. 결국, 개선된 집적회로는 데이터 저장 기능, 레벨 쉬프팅 기능, 디코딩 기능, 및 전압 리미터 기능이 통합된 컴팩트한 회로적 구성을 갖는다. 그리고, 개선된 집적회로는 관통전류 없이 충방전 전류만을 갖기 때문에 저소비 전력을 기대할 수 있다. 아울러 디코딩부(320)는 통상의 NAND 게이트가 아닌 저전압 NMOS 트랜지스터만으로 구현이 가능하다. 이러한 디코딩부(320)에 의한 효과는 상세히 후술된다.
도 4는 본 발명의 다른 실시예에 따른 집적회로를 도시한 것이다.
도 4를 참조하면, 도 3에 도시된 집적회로와 다르게 캐패시터(도 3의 CAP)이 생략되고, 래치가 부가되어 있다.
래치는 노드(SN)의 신호를 입력받아 외부로 출력하는 제1인버터(INV1), 제1인버터(INV1)의 출력신호를 입력받아 노드(SN)로 출력하는 제2인버터(INV2)를 포함한다. 제1 및 제2인버터(INV1, INV2)는 고전압 트랜지스터들로 구성되어 있다. 제2 인버터(INV2)는 제3 제어신호(CONT3, /CONT3)에 의해 인에이블 또는 디스에이블되며, 인에이블시에 노드(SN)의 신호를 래치하도록 하여 준다. 제1 인버터(INV1)는 노드(SN)의 신호를 버퍼링하여 외부로 출력하는 기능도 한다.
그 밖에, 도 4에 도시된 제1고전압트랜지스터(HVT1), 제2고전압트랜지스터(HVT2), 및 디코딩부(320)의 구성은, 도 3에서 설명된 그것들과 동일한 구성을 갖으므로 여기서 그 설명은 생략하기로 한다.
이와 같이, 도 4에 도시된 개선된 집적회로는, 레벨 쉬프팅 및 디코딩(프리 디코딩) 기능뿐 아니라, 제어신호에 의해 특정한 시점에 동작하므로 래치의 기능을 갖는다. 즉, 개선된 집적회로는 래치 기능, 레벨 쉬프팅 기능, 및 디코딩 기능이 통합된 컴팩트한 회로적 구성을 갖는다.
도 5는 도 3 또는 도 4를 통해 설명된 개선된 회로가 소스 드라이버 장치에 응용된 일예를 보여준다.
도 5를 참조하면, 본 실시예에 따른 소스 드라이버 장치는 쉬프트 레지스터(520), 샘플링 래치(530), 개선된 회로 블록(550), 디코더(570), 및 출력 버퍼(580)를 구비한다.
쉬프트 레지스터(520)는 외부(예컨대, 컨트롤러)에서 입력된 스타트 펄스 신호(SP)를 클럭 신호(CLK)에 응답하여 쉬프트한다. 샘플링 래치(530)는 쉬프트 레지스터(520)로부터 출력된 신호들(S1 내지 Sn)에 응답하여, 컨트롤러로부터 입력된 디지털 영상 데이터(R/G/B)를 샘플링한다. 개선된 회로 블록(550)은 샘플링 래치(530)로 부터 출력된 데이터를 프리 디코딩하고, 제어신호(CONT)에 응답하여 프 리 디코딩된 데이터를 레벨 쉬프팅 및 저장(또는 래치)한다.
디코더(570)는 회로 블록(550)으로부터 제공된 디지털 영상 데이터에 기초하여, 계조 전압 발생부(미도시)로부터 발생된 계조 전압들(V0 ~ Vz) 중 어느 하나의 전압을 출력 버퍼(580)로 전달한다. 디코더(570)는 DAC(Digital to Analog Converter) 기능을 한다.
출력 버퍼(580)는 디코더(570)로부터 출력된 계조 전압들(V0 ~ Vz)을 버퍼링하여 출력 패드(590)로 제공한다. 패드(590)를 통해 출력된 계조 전압들은 디스플레이 패널의 화소어레이에 제공되게 된다.
종래의 소스 드라이버 장치(도 1 참조)와 대비되는 바와 같이, 본 실시예에 따른 소스 드라이버 장치는 홀드 래치, 레벨 쉬프터 및 프리 디코더의 기능을 통합한 회로 블록(550)을 포함한다.
회로 블록(550)은 앞서 설명한 도 3 또는 도 4와 같은 구성을 갖는바, 앞서 충분히 설명되었으므로, 여기서 그 세부 구성에 대한 설명은 생략한다. 이때, 회로 블록(550)의 구성요소인 디코딩부(320)가 프리 디코더의 기능을 하게 된다. 그리고 이에 입력되는 신호(IN1 ~ IN4)가 샘플링 래치(530)로 부터 전달된 데이터가 된다. 그리고, 제2 고전압트랜지스터(HVT2)에 입력되는 제어신호(CONT2)가 수평동기신호(Hsync)가 된다.
본 실시예에 따른 소스 드라이버 장치에서, 회로 블록(550)은 여러 기능을 통합하고 있으며, 그 회로적 구성에서 종래기술에 대비되어 트랜지스터의 개수가 현저하게 적다. 예컨대, 종래에는 낸드 게이트에 의해 프리 디코더를 구현하였지 만, 본 실시예에서는 NMOS 트랜지스터만으로 프리 디코더가 구현되어 있으므로, 본 실시예의 장치는 사용되는 트랜지스터의 개수가 현저히 적다.
도 6은 어느한 채널에 대응하는 회로 블록 어레이를 도시한 것이다.
도 6을 참조하면, 회로블록 어레이는 프리 디코딩부(620)와 입력부(610)를 포함한다. 블록(630)은 고전압 트랜지스터들로 구성되지만, 프리 디코딩부(620)는 저전압 트랜지스터들로 구현되어 있기에, 입력부(610) 역시 저전압 트랜지스터들로 구현이 가능하다.
도 6과 같은 구성을 갖을 경우, 프리 디코딩부(620)의 신뢰성 테스트를 위한 전압 스트레스 인가시, 복수의 회로블록들에 대응하는 복수의 프리 디코딩부 출력을 동일 극성으로 할 수 있다.
따라서, 전체 회로블록들의 신뢰성 테스트를 수행하기 위한 전압 스트레스 인가가 간단하며, 아울러 테스트 시간을 절감할 수 있다.
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여기서, 스트레스 인가는 별도의 테스트 회로를 통해 수행될 수 있고, 이와 다르게 소스 드라이버의 프리디코더 자체에 입력되는 데이터를 전압 스트레스로 대체하여 테스트를 수행할 수도 있다. 별도의 테스트 회로를 사용하는 경우, 그 테스트 회로를 구성하는 트랜지스터들 역시 저전압 트랜지스터들로 구성된다.
도 7a, 도 7b 및 도 7c는 본 발명의 또 다른 실시예들에 따른 집적회로를 도시한 회로도이다.
도 7a을 참조하면, 집적회로는 단위 회로 블록(720a)과 제어부(740a)를 포함한다. 단위 회로 블록(720a)은 복수개가 구비될 수 있고, 복수개의 단위 회로 블록들은 하나의 제어부(740a)에 의해서 제어될 수 있다.
단위 회로 블록(720a)은 제1 고전압 트랜지스터(721a), 제2 고전압 트랜지스터(722a), 래치부(723a), 및 디코딩부(724a)를 포함한다.
제1 고전압 트랜지스터(721a)는 게이트 신호 PIN에 응답하여 노드(SN)를 프리차지하기 위한 것으로서, 전원공급단 VDD와 노드(SN) 사이에 소스-드레인 경로가 접속되고 신호 PIN을 게이트로 인가받는 고전압 PMOS 트랜지스터로 구성되어 있다.
제2 고전압 트랜지스터(722a)는 디코딩부(724a)의 출력단과 노드(SN) 사이에 소스-드레인 경로가 접속되고 DC 바이어스된 게이트단을 갖는 고전압 NMOS 트랜지스터로 구성되어 있다. 제2 고전압 트랜지스터(722a)의 바이어스 전압은 디코딩부(724a)의 저전압 트랜지스터를 보호하기 위해 저전압 신호를 이용할 수 있다. 이것으로 제2 고전압 트랜지스터(722a)는 전압 리미터로서 동작한다.
디코딩부(724a)는 복수의 입력신호(IN1 ~ IN3)를 디코딩하여 노드(SN)로 제공하는 기능을 한다. 디코딩부(724a)는 제2 고전압 트랜지스터(722a)와 전원공급단 VSS 사이에 직렬 접속된 복수의 저전압 트랜지스터(LVT1 ~ LVT3)를 포함한다. 저전압 트랜지스터(LVT1 ~ LVT3)는 대응되는 입력신호(IN1 ~ IN3)를 게이트로 인가받는 저전압 NMOS 트랜지스터로 구성된다.
래치부(723a)는 노드(SN)의 신호를 입력받아 외부로 출력하는 제1인버터(INV1), 제1인버터(INV1)의 출력신호를 입력받아 노드(SN)로 출력하는 제2인버터(INV2)를 포함한다. 제1 및 제2인버터(INV1, INV2)는 고전압 트랜지스터들로 구성되어 있다. 제2인버터(INV2)는 루프 컨트롤(loop control) 신호 LCONT에 의해 인에이블 또는 디스에이블되며, 인에이블시에 노드(SN)의 신호를 래치하도록 하여 준다. 제1 인버터(INV1)는 노드(SN)의 신호를 버퍼링하여 외부로 출력하는 기능도 한다.
제어부(740a)는 프리차지(precharge) 신호 PCG를 버퍼링하여 제1 고전압 트랜지스터(721a)의 게이트단 신호 PIN를 제공하는 제1버퍼(741a)를 구비한다. 제1버퍼(741a)는 고전압 소자로서 구성된다. 또한 제어부(740a)는 데이터(DATA)들을 버퍼링하여 디코딩부(724a)의 각 입력신호(IN1 ~ IN3)를 제공하는 제2버퍼들(742a)을 포함한다. 제2버퍼들(742a)은 저전압 소자로서 구성된다.
도 7b를 참조하면, 집적회로는 단위 회로 블록(720b)과 제어부(740b)를 포함한다. 단위 회로 블록(720b)은 복수개가 구비될 수 있고, 복수개의 단위 회로 블록들은 하나의 제어부(740b)에 의해서 제어될 수 있다.
단위 회로 블록(720b)은 제1 고전압 트랜지스터(721b), 제2 고전압 트랜지스터(722b), 래치부(723b), 디코딩부(724b) 및 스위칭 트랜지스터(725)를 포함한다.
제1 고전압 트랜지스터(721b), 제2 고전압 트랜지스터(722b) 및 래치부(723b)는 도 7a의 그것들과 유사한 구성 및 동작을 갖는다. 디코딩부(724b) 역시 도 7a의 디코딩부(724a)와 동일한 구성으로서, 단지 도면상에 2개의 입력신호를 디코딩하는 경우로 표현되어 있을 뿐이다.
스위칭 트랜지스터(725)는 제2 고전압 트랜지스터(722b)와 디코딩부(724b)의 출력노드 사이에 소스-드레인 경로가 접속되고 게이트단으로 제어신호 TCONT를 인가받는 저전압 NMOS 트랜지스터로 구성된다.
제어부(740b)는 도 7a의 제어부(740a)와 실질적으로 유사한 구성을 갖기에 여기서 그 설명은 생략한다.
도 7b에 도시된 집적적회로에서, 제2 고전압 트랜지스터(722b)는 전압 리미터로서만 동작한다. 그리고, 타이밍 제어신호 TCONT에 응답하여 구동하는 스위칭 트랜지스터(725)에 의해서, 디코딩부(724b)의 출력 신호가 제2 고전압 트랜지스터에 전달되는 타이밍을 제어할 수 있다.
도 7c를 참조하면, 집적회로는 단위 회로 블록(720c)과 제어부(740c)를 포함한다. 단위 회로 블록(720c)은 복수개가 구비될 수 있고, 복수개의 단위 회로 블록들은 하나의 제어부(740c)에 의해서 제어될 수 있다.
단위 회로 블록(720c)은 제1 고전압 트랜지스터(721c), 제2 고전압 트랜지스터(722c), 래치부(723c), 및 디코딩부(724c)를 포함한다. 이 들은 도 7a의 그 것들과 실질적으로 동일한 구성을 갖는다. 다만 디코딩부(724c)의 저전압 트랜지스터 게이트단으로 입력되는 신호가 단순 버퍼링된 신호만이 아니고, 타이밍 성분이 포함되어 있다.
즉, 제어부(740c)는 타이밍 제어신호 TCONT에 응답하여 데이터(DATA)를 디코딩부(724a)의 각 저전압 트랜지스터의 게이트단으로 전달하는 D플립플롭(744)을 포함하고 있다. D플립플롭(744)은 입력 데이터에 대응하는 개수로 구비된다.
결국, 도 7c에 되시된 집적회로에서, 제2 고전압 트랜지스터(722c)는 전압 리미터로서만 동작한다. 그리고, 디코딩하는 신호가 타이밍 성분을 겸비하고 있어 디코딩부(724c)의 출력 신호가 제2 고전압 트랜지스터(722c)에 전달되는 타이밍을 제어할 수 있다.
제어부(740c)의 버퍼(741c)는 도 7a의 제1버퍼(741a)와 동일한 구성을 갖는다.
도 7a, 도 7b 및 도 7c에 도시된 집적회로들은 데이터 저장 기능, 레벨 쉬프팅 기능, 디코딩 기능, 및 전압 리미터 기능이 통합된 컴팩트한 회로적 구성을 갖는다. 그리고, 이들 집적회로는 관통전류 없이 충방전 전류만을 갖기 때문에 소비 전력을 낮출 수 있다. 그리고 디코딩부(724a, 724b, 724c)는 NAND 게이트가 아닌 저전압 NMOS 트랜지스터만으로 구현되어 있어서, 칩 사이즈를 줄일 수 있고 신뢰성 테스트 시간을 단축할 수 있다. 도 7a, 도 7b 및 도 7c에 도시된 집적회로들은 디스플레이 장치의 드라이버 장치에 응용될 수 있다. 즉, 앞서 도 5를 통해 설명한 소스 드라이버 장치의 회로블록(550)에 도 7a, 도 7b 및 도 7c에 도시된 집적회로들이 응용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 소스 드라이버 장치의 블록 구성도.
도 2는 종래기술에 따른 프리 디코더 회로의 구성도.
도 3은 본 발명의 일실시예에 따른 집적회로를 나타낸 회로도.
도 4는 본 발명의 다른 실시예에 따른 집적회로를 나타낸 회로도.
도 5는 본 발명의 일예를 나타낸 소스 드라이버 장치의 구성도.
도 6은 하나의 채널에 대응하는 회로 블록 어레이의 구성 예시도.
도 7a, 도 7b 및 도 7c는 본 발명의 또 다른 실시예들에 따른 집적회로를 도시한 회로도.
* 도면의 간단한 설명
HVT1 : 제1 고전압 트랜지스터 HVT2 : 제2 고전압 트랜지스터
SN : 저장 노드 CAP : 캐패시터
BUF : 버퍼 320 : 디코딩부

Claims (50)

  1. 저장 노드;
    제1 제어신호에 응답하여, 상기 저장 노드를 프리차지 하기 위한 제1 고전압 트랜지스터;
    복수의 입력신호를 디코딩하여 상기 저장 노드로 전달하는 디코딩 수단; 및
    제2 제어신호에 응답하여 상기 디코딩 수단의 출력을 상기 저장 노드에 전달하는 제2 고전압 트랜지스터를 포함하는
    집적회로.
  2. 제1항에 있어서,
    상기 저장노드에 연결된 캐패시터를 더 포함하는
    집적회로.
  3. 제1항에 있어서,
    상기 저장 노드의 신호를 외부로 출력하기 위한 버퍼링 수단을 더 포함하는
    집적회로.
  4. 제2항에 있어서,
    상기 저장 노드의 신호를 외부로 출력하기 위한 버퍼링 수단을 더 포함하는
    집적회로.
  5. 제2항에 있어서,
    상기 캐패시터는 제1도전층, 유전체, 및 제2도전층이 적층되어 형성된
    집적회로.
  6. 제2항에 있어서,
    상기 캐패시터는 기생(parastic) 캐패시터인
    집적회로.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 디코딩 수단은,
    상기 제2 고전압 트랜지스터와 제1전원공급단 사이에 직렬 접속된 복수의 저전압 트랜지스터를 포함하는
    집적회로.
  8. 제7항에 있어서,
    상기 저전압 트랜지스터는 상기 입력신호를 게이트로 인가받는 NMOS 트랜지스터로 구성되는
    집적회로.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 고전압 트랜지스터는 제2전원공급단과 상기 저장노드 사이에 소스-드레인 경로가 접속되고 상기 제1 제어신호를 게이트로 인가받는 고전압 PMOS 트랜지스터로 구성되는
    집적회로.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 고전압 트랜지스터는 상기 디코딩 수단의 출력단과 상기 저장 노드 사이에 소스-드레인 경로가 접속되고 상기 제2 제어신호를 게이트로 인가받는 고전압 NMOS 트랜지스터로 구성되는
    집적회로.
  11. 제3항 또는 제4항에 있어서,
    상기 버퍼링 수단은 고전압 트랜지스터들로 구성되는
    집적회로.
  12. 제1 제어신호에 응답하여, 소정의 노드를 프리차지 하기 위한 제1 고전압 트랜지스터;
    복수의 입력신호를 디코딩하여 상기 노드로 전달하는 디코딩 수단;
    제2 제어신호에 응답하여 상기 디코딩 수단의 출력을 상기 노드에 전달하는 제2 고전압 트랜지스터; 및
    상기 노드의 신호를 래치하는 래치 수단을 포함하는
    집적회로.
  13. 제12항에 있어서,
    상기 래치 수단은 상기 노드의 신호를 입력받아 외부로 출력하는 제1인버터와, 상기 제1인버터의 출력신호를 입력받아 상기 노드로 출력하는 제2인버터를 포 함하고,
    상기 제1 및 제2인버터는 고전압 트랜지스터들로 구성되는
    집적회로.
  14. 제13항에 있어서,
    상기 제2인버터는 제3제어신호에 응답하여 인에이블 또는 디스에이블되는
    집적회로.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 디코딩 수단은,
    상기 제2 고전압 트랜지스터와 제1전원공급단 사이에 직렬 접속된 복수의 저전압 트랜지스터를 포함하는
    집적회로.
  16. 제15항에 있어서,
    상기 저전압 트랜지스터는 상기 입력신호를 게이트로 인가받는 NMOS 트랜지스터로 구성되는
    집적회로.
  17. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 고전압 트랜지스터는 제2전원공급단과 상기 노드 사이에 채널이 접속되고 상기 제2제어신호를 게이트로 인가받는 고전압 PMOS 트랜지스터로 구성되는
    집적회로.
  18. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제2 고전압 트랜지스터는 상기 디코딩 수단의 출력단과 상기 노드 사이에 소스-드레인 경로가 접속되고 상기 제1제어신호를 게이트로 인가받는 고전압 NMOS 트랜지스터로 구성되는
    집적회로.
  19. 외부에서 입력된 영상 데이터를 샘플링하여 래치하는 샘플링 래치;
    상기 샘플링 래치로 부터 출력된 데이터를 프리 디코딩하고, 제어신호에 응답하여 프리 디코딩된 데이터를 레벨 쉬프팅 및 저장하는 회로 블록; 및
    상기 회로 블록으로부터 출력된 데이터에 기초하여, 복수의 계조 전압들 중 어느 하나의 계조 전압을 출력하는 디코더를 포함하며,
    상기 회로 블록은,
    저장 노드;
    제1 제어신호에 응답하여, 상기 저장 노드를 프리차지 하기 위한 제1 고전압 트랜지스터;
    복수의 입력신호를 디코딩하여 상기 저장 노드로 전달하는 프리 디코딩 수단;
    제2 제어신호에 응답하여 상기 프리 디코딩 수단의 출력을 상기 저장 노드에 전달하는 제2 고전압 트랜지스터를 포함하는
    소스 드라이버 장치.
  20. 제19항에 있어서,
    상기 저장노드에 연결된 캐패시터를 더 포함하는
    소스 드라이버 장치.
  21. 제19항에 있어서,
    상기 저장 노드의 신호를 외부로 출력하기 위한 버퍼링 수단을 더 포함하는
    소스 드라이버 장치.
  22. 제20항에 있어서,
    상기 저장 노드의 신호를 외부로 출력하기 위한 버퍼링 수단을 더 포함하는
    소스 드라이버 장치.
  23. 제20항에 있어서,
    상기 캐패시터는 제1도전층, 유전체, 및 제2도전층이 적층되어 형성된
    소스 드라이버 장치.
  24. 제20항에 있어서,
    상기 캐패시터는 기생(parastic) 캐패시터인
    소스 드라이버 장치.
  25. 제19항 내지 제22항 중 어느 한 항에 있어서,
    상기 프리 디코딩 수단은,
    상기 제2 고전압 트랜지스터와 제1전원공급단 사이에 직렬 접속된 복수의 저전압 트랜지스터를 포함하는
    소스 드라이버 장치.
  26. 제25항에 있어서,
    상기 저전압 트랜지스터는 상기 입력신호를 게이트로 인가받는 NMOS 트랜지스터로 구성되는
    소스 드라이버 장치.
  27. 제19 내지 제22항 중 어느 한 항에 있어서,
    상기 제1 고전압 트랜지스터는 제2전원공급단과 상기 저장노드 사이에 소스-드레인 경로가 접속되고 상기 제1 제어신호를 게이트로 인가받는 고전압 PMOS 트랜지스터로 구성되는
    소스 드라이버 장치.
  28. 제19 내지 제22항 중 어느 한 항에 있어서,
    상기 제2 고전압 트랜지스터는 상기 디코딩 수단의 출력단과 상기 저장 노드 사이에 소스-드레인 경로가 접속되고 상기 제2 제어신호를 게이트로 인가받는 고전압 NMOS 트랜지스터로 구성되는
    소스 드라이버 장치.
  29. 제21항 또는 제22항에 있어서,
    상기 버퍼링 수단은 고전압 트랜지스터들로 구성되는
    소스 드라이버 장치.
  30. 외부에서 입력된 영상 데이터를 샘플링하여 래치하는 샘플링 래치;
    상기 샘플링 래치로 부터 출력된 데이터를 프리 디코딩하고, 제어신호에 응답하여 프리 디코딩된 데이터를 레벨 쉬프팅 및 래치하는 회로 블록; 및
    상기 회로 블록으로부터 출력된 데이터에 기초하여, 복수의 계조 전압들 중 어느 하나의 계조 전압을 출력하는 디코더를 포함하며,
    상기 회로 블록은,
    제1 제어신호에 응답하여, 소정의 노드를 프리차지 하기 위한 제1 고전압 트랜지스터;
    복수의 입력신호를 디코딩하여 상기 노드로 전달하는 프리 디코딩 수단;
    제2 제어신호에 응답하여 상기 프리 디코딩 수단의 출력을 상기 노드에 전달하는 제2 고전압 트랜지스터; 및
    상기 노드의 신호를 래치하는 래치 수단을 포함하는
    소스 드라이버 장치.
  31. 제30항에 있어서,
    상기 래치 수단은 상기 노드의 신호를 입력받아 외부로 출력하는 제1인버터와, 상기 제1인버터의 출력신호를 입력받아 상기 노드로 출력하는 제2인버터를 포함하고,
    상기 제1 및 제2인버터는 고전압 트랜지스터들로 구성되는
    소스 드라이버 장치.
  32. 제31항에 있어서,
    상기 제2인버터는 제3제어신호에 응답하여 인에이블 또는 디스에이블되는
    소스 드라이버 장치.
  33. 제30항 내지 제32항 중 어느 한 항에 있어서,
    상기 프리 디코딩 수단은,
    상기 제2 고전압 트랜지스터와 제1전원공급단 사이에 직렬 접속된 복수의 저전압 트랜지스터를 포함하는
    소스 드라이버 장치.
  34. 제33항에 있어서,
    상기 저전압 트랜지스터는 게이트로 상기 입력신호를 인가받는 NMOS 트랜지스터로 구성되는
    소스 드라이버 장치.
  35. 제30항 내지 제32항 중 어느 한 항에 있어서,
    상기 제1 고전압 트랜지스터는 제2전원공급단과 상기 노드 사이에 채널이 접속되고 상기 제1 제어신호를 게이트로 인가받는 고전압 PMOS 트랜지스터로 구성되는
    소스 드라이버 장치.
  36. 제30항 내지 제32항 중 어느 한 항에 있어서,
    상기 제2 고전압 트랜지스터는 상기 프리 디코딩 수단의 출력단과 상기 노드 사이에 소스-드레인 경로가 접속되고 상기 제2 제어신호를 게이트로 인가받는 고전압 NMOS 트랜지스터로 구성되는
    소스 드라이버 장치.
  37. 제25항에 있어서,
    상기 프리 디코딩 수단에 대한 신뢰성 테스트를 위하여, 복수의 회로블록들에 대응하는 복수의 프리 디코딩 수단들의 출력을 동일 극성으로 출력하기 위한 테스트 수단을 더 포함하는
    소스 드라이버 장치.
  38. 제37항에 있어서,
    상기 테스트 수단은 상기 프리 디코딩 수단을 구성하고 있는 상기 복수의 저전압 트랜지스터에 동일 극성의 전압 스트레스를 인가하는
    소스 드라이버 장치.
  39. 제38항에 있어서,
    상기 테스트 수단은 저전압 트랜지스터들로 구성되는
    소스 드라이버 장치.
  40. 제33항에 있어서,
    상기 프리 디코딩 수단에 대한 신뢰성 테스트를 위하여, 복수의 회로블록들에 대응하는 복수의 프리 디코딩 수단들의 출력을 동일 극성으로 출력하기 위한 테스트 수단을 더 포함하는
    소스 드라이버 장치.
  41. 제40항에 있어서,
    상기 테스트 수단은 상기 프리 디코딩 수단을 구성하고 있는 상기 복수의 저전압 트랜지스터에 동일 극성의 전압 스트레스를 인가하는
    소스 드라이버 장치.
  42. 제41항에 있어서,
    상기 테스트 수단은 저전압 트랜지스터들로 구성되는
    소스 드라이버 장치.
  43. 소정의 노드를 프리차지 하기 위한 제1 고전압 트랜지스터;
    상기 노드의 신호를 래치하는 래치 수단;
    복수의 입력신호를 디코딩하기 위한 디코딩 수단; 및
    상기 디코딩 수단과 상기 노드 사이에 접속된 전압 리미터로서의 제2 고전압 트랜지스터를 포함하는
    집적회로.
  44. 제43항에 있어서,
    상기 제2 고전압 트랜지스터는 DC 바이어스된 게이트단을 갖는 고전압 NMOS 트랜지스터로 구성되는
    집적회로.
  45. 제43항에 있어서,
    상기 디코딩 수단은,
    상기 제2 고전압 트랜지스터와 제1전원공급단 사이에 직렬 접속된 복수의 저전압 트랜지스터를 포함하는
    집적회로.
  46. 제43항 내지 제45항중 어느 한 항에 있어서,
    타이밍 제어신호에 응답하여 원하는 타이밍에 상기 디코딩 수단의 출력을 상 기 제2 고전압 트랜지스터로 전달하는 스위칭 수단을 더 포함하는
    집적회로.
  47. 제46항에 있어서,
    상기 스위칭 수단은 상기 타이밍 제어신호를 게이트로 인가받는 저전압 NMOS 트랜지스터로 구성되는
    집적회로.
  48. 제43항 내지 제45항중 어느 한 항에 있어서,
    상기 디코딩 수단의 상기 입력신호는 타이밍 성분을 겸비하여,
    상기 제2 고전압 트랜지스터에 전달되는 상기 디코딩 수단의 출력 타이밍이 제어되는
    집적회로.
  49. 제48항에 있어서,
    타이밍 제어신호에 응답하여 데이터를 상기 디코딩 수단의 입력신호로서 제공하는 D플립플롭을 더 포함하는
    집적회로.
  50. 제43항 내지 제45항중 어느 한 항에 있어서,
    상기 래치 수단은 고전압 트랜지스터들로 구성되는
    집적회로.
KR1020080105817A 2008-10-28 2008-10-28 멀티 기능 집적회로 및 이를 갖는 소스 드라이버 장치 Active KR100927790B1 (ko)

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