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KR100920262B1 - 저-온 포스트-도펀트 활성화 공정 - Google Patents

저-온 포스트-도펀트 활성화 공정 Download PDF

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KR100920262B1
KR100920262B1 KR1020047006129A KR20047006129A KR100920262B1 KR 100920262 B1 KR100920262 B1 KR 100920262B1 KR 1020047006129 A KR1020047006129 A KR 1020047006129A KR 20047006129 A KR20047006129 A KR 20047006129A KR 100920262 B1 KR100920262 B1 KR 100920262B1
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KR
South Korea
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drain regions
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forming
gate electrode
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KR1020047006129A
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유빈
오그레로버트비.
패튼에릭엔.
타베리싸이루스이.
자이앙키
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

MOSFET 반도체 디바이스를 제조하는 방법은 기판(10) 위에 게이트 전극(24)을 형성하고 상기 게이트 전극(24)과 상기 기판(10) 간에 게이트 산화물(16)을 형성하는 단계와; 상기 기판(10)에 소스/드레인 확장부들(30, 32)을 형성하는 단계와; 제 1 및 제 2 측벽 스페이서들(36, 38)을 형성하는 단계와; 상기 기판(10)내에 도펀트(44)들을 주입하여, 상기 측벽 스페이서들(36, 38)에 인접한 상기 기판(10)에 소스/드레인 영역들(40, 42)을 형성하는 단계와; 상기 소스/드레인 영역들(40, 42)을 활성화시키기 위한 레이저 열적 어닐링을 수행하는 단계와; 상기 소스/드레인 영역들(40, 42) 위에 니켈층(46)을 증착시키는 단계와; 그리고 상기 소스/드레인 영역들(40, 42) 위에 증착된 니켈 규화물층(48)을 형성하기 위해 어닐링을 수행하는 단계를 포함한다. 상기 소스/드레인 확장부들(30, 32)과 측벽 스페이서들(36, 38)은 상기 게이트 전극(24)에 인접한다. 상기 소스/드레인 확장부들(30, 32)은 약 5 내지 30 나노미터의 심도를 가질수 있고 상기 소스/드레인 영역들(40, 42)은 약 40 내지 100 나노미터의 심도를 가질수 있다. 상기 어닐링은 약 350 내지 약 500℃ 의 온도에서 수행된다.
레이저 열적 어닐링, MOSFET 반도체 디바이스, 게이트 산화물, 니켈 규화물 층, 에칭

Description

저-온 포스트-도펀트 활성화 공정{LOW-TEMPERATURE POST-DOPANT ACTIVATION PROCESS}
본 발명은 반도체 디바이스들의 제조에 관한 것으로서, 특히 도펀트 비활성화를 방지하는 포스트-레이저 어닐 공정들(post-laser anneal processes)에 관한 것이다.
최근 수십년 동안, 반도체 산업은 작으면서도 높게 집적된 전기 디바이스들을 제조하기 위한 반도체 기술의 사용에 의해 혁명을 겪어왔고 현재 사용되는 가장 일반적인 반도체 기술은 실리콘을 기반으로 한다. 반도체 디바이스들의 큰 변화는 다수의 분야에서 다양한 응용을 갖게 제조되어 왔다는 것이다. 일반적인 실리콘-기반 반도체 디바이스는 금속-산화물-반도체(MOS) 트랜지스터이다. 상기 MOS 트랜지스터는 가장 최근의 전기 회로들의 기본 구성 블럭들중 하나이다. 중요한 것은, 이들 전기 회로들은 상기 MOS 트랜지스터의 성능이 증가되고 제조 비용이 감소되므로 개선된 성능과 낮은 제조 비용을 실현할 수 있다는 것이다.
전형적인 MOS 트랜지스터 반도체 디바이스는 일반적으로 게이트 전극이 그 위에 배치되는 반도체 기판을 포함한다. 도체로서 동작하는 상기 게이트 전극은 상기 디바이스의 동작을 제어하기 위한 입력 신호를 수신한다. 소스 및 드레인 영역들은 통상 희망 전도성의 도펀트로 기판의 영역을 도핑함으로써 상기 기판에서 상기 게이트 전극들에 인접한 영역들에 형성된다. 상기 도핑된 영역의 전도성은 상기 영역을 도핑하기 위해 사용된 불순물의 형태에 따라 좌우된다. 상기 전형적인 MOS 트랜지스터는 소스 및 드레인이 교환될 수 있다는 점에서 대칭적이다. 영역이 소스나 또는 드레인으로서 작용하는 지의 여부는 통상 각각의 인가된 전압들과 만들어진 디바이스의 유형에 따른다. 본 원에 사용된 바와같은 집합적 용어인 소스/드레인 영역은 일반적으로 소스나 또는 드레인의 형성을 위해 사용된 능동 영역을 설명한다.
MOS 디바이스는 통상 소스 영역들과, 드레인 영역들과 그리고 채널 영역들을 형성하는데 사용된 도펀트의 유형에 따라 2개의 그룹들중 한 그룹으로 분류된다. 이들 2개의 그룹들은 종종 n-채널 디바이스 및 p-채널 디바이스라고 언급된다. 채널의 유형은 횡단하는 전계하에서 발생되는 상기 채널의 전도성 유형에 근거하여 식별된다. n-채널 MOS(NMOS) 디바이스에서는, 예를 들어, 횡단하는 전계하에서 상기 채널의 전도성은 n-형 불순물들(예를들어, 비소, 인)과 관련된 전도성 유형이다. 역으로, 횡단하는 전계하에서 p-채널 MOS(PMOS) 디바이스의 채널은 p-형 불순물들(예를들어, 붕소)과 관련된다.
일반적으로 MOS 전계-효과-트랜지스터(MOSFET)라고 언급되는 장치의 유형은 게이트 영역 또는 전극 밑에 그리고 소스와 드레인 영역들 간의 반도체 기판에 형성된 채널 영역을 포함한다. 상기 채널은 통상 상기 소스/드레인 영역들의 전도성과는 반대의 전도성 유형을 가진 도펀트로 저농도로 도핑된다. 상기 게이트 전극은 일반적으로 통상 SiO2 와 같은 산화물 층인 절연층에 의해 기판으로 부터 분리된다. 상기 절연층은 전류가 게이트 전극과 소스영역들, 드레인영역들 또는 채널 영역들 간에 흐르는 것을 방지하기 위해 제공된다. 동작에 있어, 전압은 통상 소스 단자와 드레인 단자들 간에 발생된다. 입력 전압이 게이트 전극에 인가되면, 횡단하는 전계가 채널 영역에 설정된다. 상기 횡단하는 전계를 변화시킴으로써, 상기 소스 영역과 드레인 영역들 간의 채널 영역의 컨덕턴스를 조절할 수가 있다. 상기 방식으로, 전계가 상기 채널 영역을 통해 흐르는 전류를 제어하는데 사용된다.
반도체 산업은 MOSFET 디바이스의 성능을 개선하기 위해 끊임없이 노력하여왔다. 서브-미크론 특징들(features)을 가진 디바이스들을 생성하기 위한 능력은 예를 들어, 성능을 저하시키는 저항들 및 기생 캐패시턴스들을 감소시킴으로써 디바이스의 성능을 크게 향상시켰다. 서브-미크론 특징들의 달성은 여러 반도체 제조 분야에서 기술의 진보를 통해 이루어져왔다. 예를 들어, 포토리쏘그래피에서 보다 정교한 노출 카메라들의 개발 뿐만 아니라 보다 감광도가 높은 포토레지스트 재료들의 사용으로 인해 포토레지스트 층들에서의 서브-미크론 특징들이 규정대로 달성되게 되었다. 또한, 보다 개선된 건식 에칭 도구들 및 공정들의 개발로 인해 포토레지스트 층들에서의 서브-미크론 특징의 영상들이 MOSFET 구조들에 사용된 근원적인 재료들에 성공적으로 전사되게 할 수 있다.
상기 MOSFET의 치수들이 축소됨에 따라, 유효한 게이트 길이의 감소는 소스/드레인 영역들의 수직 접합 심도에 비례하는 스케일링을 필요로 한다. 상기 소스/ 드레인 영역들의 접합 심도의 감소는 채널 효과들을 간단히 감소시킨다.
상기 MOSFET의 소스 영역과 드레인 영역 간의 거리(즉, 물리적 채널 길이)가 감소됨에 따라, 회로 속도 및 복잡성을 증가시키기 위한 노력으로, 불필요한 소스/드레인-대-기판 접합 캐패시턴스를 방지하기 위해 소스/드레인 영역들의 접합 심도도 또한 감소되어야만 한다. 그러나, 이들 보다 적은 접합 심도의 달성은 급속한 열적 어닐링을 사용한 활성화 어닐링으로 이온 주입과 같은 현재의 처리 기술들의 역량들로는 한계가 있다. 급속한 열적 어닐링은 통상 이온 주입 후에 고-강도 가열 램프들하에서 실리콘 웨이퍼를 가열하는 것을 포함한다. 주입 또는 도핑은 실리콘 기판을 비정질화시키며, 상기 비정질화된 실리콘 영역을 재결정화하는데 활성화 어닐링이 사용된다.
급속한 열적 어닐링의 제한의 결과로서, 레이저 열적 어닐링이 특히 극도로 얕은(ultra-shallow) 접합 심도(junction depths)에 대하여 실행되어진다. 레이저 열적 어닐링은 도펀트의 이온 주입 후에 수행되고 레이저로 도핑된 영역을 가열하는 것을 포함한다. 레이저 방사가 노출된 실리콘을 신속히 가열하여 실리콘을 용융시키기 시작한다. 용융된 실리콘내로의 도펀트들의 확산도는 고상 실리콘에서 보다 약 10의 8승배 더 높다. 따라서, 상기 도펀트들은 상기 용융된 실리콘에서 거의 균일하게 분포되고 확산은 액상/고상 인터페이스에서 거의 정확히 멈춘다. 상기 실리콘의 가열에 뒤이어 상기 실리콘을 급속히 냉각시킴으로써 상기 실리콘을 응고시키는데, 이 공정은 상기 실리콘내의 도펀트들의 농도가 실리콘의 고상 용해도 제한을 초과하는 비-균형 도펀트 활성화를 허용한다. 유리하게, 상기 공정은 종래의 급속한 열적 어닐링에 의해 달성가능한 저항의 약 1/10의 전기 저항을 가진 극도로 얕은 소스/드레인 영역들에 대해 허용된다.
상기 공정에 존재하는 문제는 후속의 고-온 처리가 상기 소스/드레인 영역들내의 도펀트들이 비활성화되게 할 수 있다는 것이다. 도펀트는 격자 위치에서 제거될시에 비활성화되고, 도펀트들의 비활성화는 통상 급속한 열적 어닐링과 같은 공정들로 인하여 발생하는 약 700℃ 이상의 온도에서 일어난다. 따라서, 도펀트 비활성화를 방지하는 개선된 포스트-도펀트 활성화 공정들이 요구된다.
상기 및 다른 필요들은 도펀트 비활성화를 감소시키는 반도체 디바이스를 제조하는 방법을 제공하는 본 발명의 실시예에 의해 충족된다. 상기 방법은 기판 위에 게이트 전극을 형성하고 상기 게이트 전극과 상기 기판 간에 게이트 산화물을 형성하는 단계와; 상기 기판에서 소스/드레인 확장부를 형성하는 단계와; 제 1 및 제 2 측벽 스페이서들을 형성하는 단계와; 상기 기판내에 도펀트들을 주입하여, 상기 기판에서 상기 측벽 스페이서들에 인접하게 소스/드레인 영역들을 형성하는 단계와; 그리고 상기 소스/드레인 영역들을 활성화시키기 위한 레이저 열적 어닐링을 수행하는 단계를 포함한다. 그 후에 니켈층이 상기 소스/드레인 영역들 위에 증착되고 도펀트 비활성화를 감소시키기 위해 저온에서 어닐된다.
본 발명의 또다른 양상에서, 소스/드레인 확장부들은 약 5 내지 30 나노미터의 심도를 가질 수 있고, 소스/드레인 영역들은 약 40 내지 100 나노미터의 심도를 가질 수 있다. 또한, 니켈 규화물이 형성되는 온도는 약 350 내지 500℃의 범위에 이른다.
본 발명의 또다른 잇점들은 이하 상세한 설명으로 부터 이 분야의 기술에 숙련된 자에게는 쉽게 명백해질 것인데, 본 발명은 단순히 본 발명을 실행하기 위해 고려된 최선 방식의 실례로서 본 발명의 양호한 실시예만을 도시 및 설명하였다. 실현되어질 바와같이, 본 발명은 다른 상이한 실시예들이 가능하며, 그의 다양한 세부사항들은 본 발명으로 부터 완전히 벗어나지 않고도 다양하고 명백한 점에서 변경들이 가능하다. 따라서, 본 명세서의 도면 및 설명은 한정적 의미가 아닌 단지 예시적인 것으로 고려되어야 한다.
참조 부호가 첨부 도면에 표기되어 있는데, 동일한 참조 부호가 표기된 요소는 도면 전체에 걸쳐 같은 요소를 나타낸다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 레이저 열적 어닐링 활성화 공정에 관련하여 저-온 살리사이드 공정을 사용한 MOS 제조 방법의 순차 단계를 개략적으로 도시한다.
본 발명은 급속 열적 어닐링(rapdid thermal annealing)과 같은 고온의 포스트-도펀트 활성화 공정(post-dopant activation processes)의 결과로서 도펀트가 비활성화되는 문제를 처리 및 해결할 수 있다. 이것은, 부분적으로, 레이저 열적 어닐링을 사용하여 소스/드레인 영역들을 활성화시키고, 이후 저온의 실리사이드(규화물) 형성 공정을 수행함으로써 달성된다. 특히, 소스/드레인 영역 위에 니켈 층을 도포하고 이후 저온의 로 어닐링(low-temperature furnace anneal)을 수행함으로써 니켈 규화물이 활성 소스/드레인 영역 위에 형성된다. 이때의 온도는 니켈 규화물을 생성할 수 있을 만큼 충분히 높지만, 소스/드레인 영역들 내에서 도펀트들의 비활성화를 최소화시킬 수 있을 만큼 충분히 낮다.
본 발명의 실시예가 도 1a 내지 도 1i에 도시되었다. 실리콘 기판이 제공되며, 이 기판은 집적 회로 제조에 적합한 임의의 재료로 형성될 수 있다. 그러나, 한 양상에서, 상기 기판은 <100> 결정 방위를 가진 단결정 실리콘으로 형성되고 n-형 불순물들 또는 p-형 불순물들로 저농도로 도핑된다. 개별 MOS 디바이스들은 필드 산화물 또는 얕은 분리 트랜치(shallow isolation trench) (도시되지 않음)와 같은 분리 구조를 사용하여 실리콘 기판 상에서 분리된다.
예를 들어, 얕은 분리 트랜치는 습식 에칭 기술을 이용하여 등방성으로 에칭하거나 혹은 건식 에칭 기술을 이용하여 이방성으로 에칭함으로써 형성될 수 있다. 그 후 산화물이 트랜치내에 증착된다. 얕은 분리 트랜치에 대한 대안으로서, 필드 산화물이 형성될 수 있다. 필드 산화물은 통상 약 850 내지 1050℃의 온도에서 산소-증기 분위기(oxygen-steam ambient)에서 열적 산화를 통하여 형성된다. 패턴화된 산화-저항 마스크(oxidation-resistant mask)는 비분리 디바이스 영역들의 산화를 방지하기 위해 사용될 수 있다. 상기 필드 산화물의 형성 후에, 상기 마스크는 예를 들어, 실리콘 질화물 마스크에 대해서는 뜨거운 인산이나 또는 패드 산화물 마스크에 대해서는 버퍼 플루오르화 수소산인 공지된 기술을 사용하여 제거된다.
도 1a에서 실리콘 이산화물로 구성된 게이트 산화물(16)은 예를 들어, 산소-증기 분위기에서 약 700 내지 1000℃의 온도들에서 열적 산화를 사용하여 기판(10)의 상부 표면 위에 형성된다. 비록 상기 방식으로 제한되지는 않지만, 상기 게이트 산화물(16)은 약 3 내지 20 나노미터의 두께를 가질 수 있다. 상기 게이트 산화물(16)의 증착 후에, 게이트 전극이 상기 게이트 산화물(16) 위에 형성된다.
게이트 전극의 형성은 통상 예를 들어, 약 600 내지 800℃의 온도에서 저압 화학적 증기 증착(LPCVD)에 의해 게이트 산화물(16)의 상부 표면 위에 비도핑된 폴리실리콘의 블랭킷 층(18)을 증착하는 것을 포함한다. 비록 상기 방식으로 제한되지는 않지만, 상기 폴리실리콘 층(18)은 약 50 내지 500 나노미터의 두께를 가질 수 있다. 그래서, 상기 폴리실리콘 층(18)은 화살표(20)에 의해 묘사된 바와같이, 질소 이온들이 주입될 수 있다. 상기 주입된 질소 이온들은 예를 들어, 붕소 원자들의 확산을 저지하기 위해 사용될 수 있다. 상기 질소 원자들의 주입은 약 5 ×1014 내지 5 ×1015 도펀트/㎠의 주입량에서와 약 20 내지 200 keV의 에너지 레벨에서 행해질 수 있다.
도 1b에서, 상기 게이트 산화물(16) 위의 층이 에칭되어 게이트 전극을 형성한다. 상기 게이트의 에칭은 통상 폴리실리콘 층(18) 위에 포토레지스트(22)을 형성하는 것을 포함하고 상기 포토레지스트(22)는 단계 및 반복(step and repeat) 광학 투사 시스템과 같은 포토리쏘그래픽 시스템을 사용하여 선택적으로 조사되며, 여기서 수은-증기 램프로 부터의 자외선이 제 1 레티클 및 포커싱 렌즈를 통하여 투사되어 제 1 영상 패턴을 획득한다. 그 후, 포토레지스트(22)가 현상되고, 상기 포토레지스트(22)의 조사된 부분이 제거되어 상기 포토레지스트(22)에 개구부들을 제공한다. 상기 개구부들은 폴리실리콘 층(18)의 부분을 노출시키며, 이에 의해 게이트 전극을 정의(define)한다.
도 1c는 통상 이방성인 에칭이 실행되어 상기 폴리실리콘 층(18)의 노출된 부분과 게이트 산화물(16)의 밑에놓인 부분을 제거한다. 에칭 후에, 상기 폴리실리콘 층(18)의 잔여부는 대향하는 수직 측벽들(26, 28)을 가진 게이트 전극(24)을 제공한다. 비록 상기 방식으로 제한되지는 않지만, 상기 측벽들(26, 28) 간의 상기 게이트 전극(24)의 폭은 약 50 내지 250 나노미터일 수 있다.
도 1d에서, 상기 포토레지스트(22)가 벗겨지고 저농도로 도핑된(LDD) 소스/드레인 확장부들(30, 32)이 화살표(34)에 의해 나타낸 바와같이, 이온 주입에 의해 형성된다. 상기 이온 주입은 NMOSFET를 희망한다면, 비소 또는 인과 같은 n-형 도펀트이거나 또는 PMOSFET를 희망한다면, 붕소와 같은 p-형 도펀트일 수 있다. 도핑을 위한 주입 에너지들과 주입량들의 예시적인 범위는 약 2 내지 20 keV와 약 5 ×1014 내지 3 ×1015 도펀트/㎠ 범위에 이른다. 소스/드레인 확장부들(30, 32)은 기판(10)에서 상기 측벽들(26, 28)에 근접하게 형성되고 게이트 전극(24)과 자기-정렬된다. 주입 후에, 어닐링이 수행되어 상기 소스/드레인 확장부들(30, 32)을 활성화시키고 상기 확장부들을 재결정화 한다. 대안으로, 어닐링이 상기 소스/드레인 영역들의 형성 후에 일어날 수 있다. 통상, 상기 소스/드레인 확장부들(30, 32)은 실리콘 기판(10)의 표면에서 약 5 내지 30 나노미터의 심도로 아래쪽으로 확장된다.
도 1e에서, 측벽 스페이서들(36, 38)은 소스/드레인 확장부들(30, 32)의 주입에 뒤이어 형성된다. 상기 측벽 스페이서(36, 38)의 형성은 기판(10) 위에 스페이서 재료를 블랭킷 증착하는 것을 포함한다. 상기 스페이서 재료는 실리콘 질화물이거나 또는 프라즈마-개선 산화물(PEOX) 또는 테트라에톡시실란(TEOS) 산화물과 같은 일부 다른 재료일 수 있다. 상기 블랭킷 증착에 뒤이어 이방성 에칭이 수행되는 바, 이 이방성 에칭은, 게이트 전극(24)의 측벽들(26, 28)에 바로 근접하며 상기 기판(10) 위에 놓이는 상기 측벽 스페이서들(36, 38)을 제외한 스페이서 재료를 제거한다.
상기 측벽 스페이서들(36, 38)이 형성된 후에, 고농도로 도핑(HDD)되거나 또는 중간 농도로 도핑(MDD)된 소스/드레인 영역들(40, 42)은 화살표(44)로 나타낸 바와같이, 제 2 이온 주입에 의해 형성된다. 상기 소스/드레인 영역들(40, 42)은 상기 기판(10)내에 형성되고 상기 측벽 스페이서들(36, 38)에 근접한 상기 소스/드레인 확장부들(30, 32)을 지나 확장한다. 상기 측벽 스페이서들(36, 38)은 마스크로서 작용하여, 고농도로 도핑되어지는 것으로 부터 상기 소스/드레인 확장부들(30, 32)의 일부를 보호한다. 도핑을 위한 주입 에너지들과 주입량들의 범위는 예컨대 각각 약 10 내지 60 keV와 약 1×1014 내지 5×1014 도펀트/㎠ 이다. 상기 소스/드레인 영역들(40, 42)의 도핑은 상기 실리콘을 비정질화시키는데, 이는 그 후에 상기 소스/드레인 영역들(40, 42)을 활성화시키기 위해 재결정화 되어야만 한다.
도 1f에서, 상기 소스/드레인 영역들(40, 42)의 주입 후에, 이들 영역들은 레이저 열적 어닐링 공정을 사용하여 활성화된다. 화살표(70)에 의해 나타낸 레이저로 부터 에너지가 인가되어, 상기 소스/드레인 영역들(40, 42)의 희망 심도로 상기 기판(10)을 용해시킨다. 비록 본 발명이 상기 방식으로 제한되지는 않지만, 상기 에너지를 제공할 수 있는 레이저의 예는 공간적으로 균질화된 308 ㎚ XeCl 펄스 레이저이고 상기 레이저의 에너지 및 파워는 다른 응용에 따라 변할 수 있다. 통상, 상기 소스/드레인 영역들(40, 42)은 실리콘 기판(10)의 표면으로 부터 약 40 나노미터 내지 약 100 나노미터의 심도로 아래쪽으로 확장된다.
상기 실리콘이 대략 30 내지 100 나노초 동안 용융되어진 후에, 상기 실리콘이 약 1 마이크로초 내에서 급격히 냉각되어, 상기 실리콘이 에피택셜적으로 재형성될 것이다. 이렇게 하는 동안, 주입 공정에 의해 야기된 손상이 제거될 것이다. 상기 표면에서의 레이저의 에너지 영향력은 상기 표면에서 일어나는 용융 지속기간을 결정하고, 용융 지속기간은 최대 용융 심도에 관련된다. 용융 시간과 최대 용융 길이 간의 관계는 레이저 빔의 템포럴 프로필(temporal profile)에 따른다. 접합 심도의 정밀한 제어는 상기 공정동안 레이저의 최대 폭 최대 높이(FWHM)와 표면 용융 지속기간을 측정하는 능력으로 인해 가능하다. 에너지 영향력의 상대적으로 큰 변화가 최대 용융 심도에서의 작은 변화를 생성하는데 요구된다. 주입량은 전체 용융 시간에 의해 제어된다. 상기 전체 용융 시간은 상기 레이저 펄스의 횟수 그리고/또는 에너지를 변화시킴으로써 변화될 수 있다. 예를 들어, 대략 750 mJ/㎠ 내지 1.3 J/㎠ 의 영향력 범위로 인해, 접합 심도가 9 Hz 반복율을 갖는 308 nm 엑시머 레이저로부터 20 내지 150 나노미터의 범위를 갖게된다.
레이저 방사의 영향력 범위는 약 50 mJ/㎠ 내지 1.3 J/㎠ 범위에서 확장될 수 있다. 그러나, 상기 레이저의 영향력은, 비정질 실리콘이 결정체 실리콘 보다 더 고율로 에너지를 흡수하기 때문에, 상기 실리콘이 비정질화되는 심도까지만을 용융하도록 제어될 수 있다. 예를 들어, 약 400 mJ/㎠ 의 영향력이 비정질 실리콘을 용융하는데 사용될 수 있으나 결정체 실리콘을 용융하지는 못한다.
도 1g에서, 니켈 규화물은 상기 소스/드레인 영역들(40, 42)의 형성에 뒤이어 형성된다. 상기 공정은 상기 기판(10)의 게이트 전극(24) 및 상기 소스/드레인 영역들(40, 42)위에 니켈층(46)을 블랭킷 증착하는 것을 포함한다. 상기 니켈층(46)을 증착할 수 있는 공정의 예는 니켈 타겟에서의 물리적 증기 증착(PVD) 이다. 상기 니켈층(46)의 두께는 약 8 내지 20 나노미터일 수 있고, 가장 바람직하게는 약 12 내지 18 나노미터일 수 있다.
도 1h에서, 상기 니켈층(46)이 한단계(one-step) 열적 어닐링 공정에 의해 니켈 규화물(48)로 변환되는데, 이는 상기 기판(10)의 소스/드레인 영역들(40, 42) 또는 게이트 전극(24)내의 실리콘이 상기 니켈층(46)과 반응하게 하여 니켈 규화물 층(48)을 형성시킨다. 상기 열적 어닐링은 통상 질소 분위기에서 약 350 내지 500℃ 의 온도에서 약 30 내지 60 초 동안 수행된다. 상기 방식으로 제한되지는 않지만, 상기 열적 어닐링은 바람직하게는 로(furnce) 어닐링이다. 유리하게, 상기 열적 어닐링이 저온에서 형성되기 때문에, 상기 소스/드레인 영역들(40, 42)내의 도펀트의 비활성화가 최소화된다.
도 1i에서, 상기 측벽 스페이서들(36, 38) 위의 반응하지 않은 니켈층(46)이 제거된다. 예를 들어, 반응하지 않은 니켈층(46)은 습식 화학적 에칭을 사용하여 제거될 수 있다. 상기 습식 화학적 에칭은 되도록이면 상기 규화물(48)에 상대적으로 반응하지 않은 금속(46)에 대한 높은 선택성을 나타낸다. 본 발명이 현 실시예에서, 에칭은 약 100℃ 의 온도에서 탈이온화된 H2O 를 가진 황 과산화물 혼합물 H2SO4:H2O2(3:1)이다. 3:1 비율에서의 니켈의 제거율은 약 1,000 나노미터/분 이다.
레이저 열적 어닐링에 의해 활성화되는 상기 소스/드레인 영역들 위에 니켈 규화물을 형성함으로써, 상기 소스/드레인 영역들은 낮은 포스트-활성화 온도의 로 어닐링 공정을 겪는다. 유리하게, 상기 저-온 공정은 상기 소스/드레인 영역들내의 도펀트의 비활성화를 감소시킨다.
본 발명은 종래의 재료, 방법론 및 장비를 사용함으로써 실행될 수 있다. 따라서, 이러한 재료, 장비 및 방법론의 세부사항은 본원에서는 상세히 설정하지는 않는다. 앞서의 설명에서, 다수의 특정 세부사항은 본 발명의 완벽한 이해를 제공하기 위해 특정 재료, 구조, 화학물질, 공정 등과 같이 설정되었다. 그러나, 본 발명이 특별히 설정된 세부사항으로 재분류하지 않고도 실행될 수 있음이 인지되어야 한다. 다른 예에서, 널리 공지된 처리 구조는 본 발명을 불필요하게 불명료하지 않게하기 위해 상세히 설명되지는 않았다.
본 발명의 바람직한 실시예들이 단지 일부의 변형예들로서 본 명세서에서 설명되고 도시되었다. 본 발명이 다양한 다른 조합 및 환경에 사용될 수 있고 본 원에서 개시한 본 발명의 개념의 범위내에서 변경 또는 수정할 수 있다는 것이 이해되어야 한다.

Claims (11)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 게이트 전극을 형성하고 상기 게이트 전극과 상기 기판 사이에 게이트 산화물 층을 형성하는 단계와;
    상기 기판 내에 도펀트들을 주입하여, 상기 기판에서 상기 게이트 전극에 인접하게 소스/드레인 영역들을 형성하는 단계와;
    상기 소스/드레인 영역들을 활성화시키기 위한 레이저 열적 어닐링 단계와; 그리고
    상기 소스/드레인 영역들의 상기 레이저 열적 어닐링 단계 이후에, 상기 소스/드레인 영역들 상에 배치되는 니켈 규화물 층을 형성하는 단계를 포함하며,
    상기 니켈 규화물 층을 형성하는 단계는 상기 소스/드레인 영역들내의 상기 도펀트들의 비활성화(deactivation)를 야기하는 온도 보다 낮은 온도로 어닐링을 행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 니켈 규화물 층을 형성하는 단계의 온도는 350℃ 내지 500℃인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 니켈 규화물층을 형성하는 단계는 상기 소스/드레인 영역들 위에 80 내지 200 옹스트롬의 니켈을 증착시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 기판에서 상기 게이트 전극에 인접하게 소스/드레인 확장부들을 형성하고 상기 게이트 전극에 인접하게 측벽 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 소스/드레인 확장부들은 50 내지 300 옹스트롬의 심도를 갖는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제 5 항에 있어서,
    상기 소스/드레인 영역들은 400 내지 1000 옹스트롬의 심도를 갖는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 소스/드레인 영역들을 형성하는 단계는 상기 기판의 영역을 비정질화하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 레이저 열적 어닐링에 의해 상기 소스/드레인 영역들을 활성화시키는 것은 상기 비정질화된 영역은 용융시키지만, 결정체 실리콘은 용융시키지 못하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 제 1 항에 있어서,
    상기 반도체 디바이스는 MOSFET인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  11. MOSFET 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 게이트 전극을 형성하고 상기 게이트 전극과 상기 기판 사이에 게이트 산화물 층을 형성하는 단계와;
    50 내지 300 옹스트롬의 심도로 상기 기판에서 상기 게이트 전극에 인접하게 소스/드레인 확장부들을 형성하는 단계와;
    상기 게이트 전극에 인접한 제 1 및 제 2 측벽 스페이서들을 형성하는 단계와;
    상기 기판 내에 도펀트들을 주입하여, 400 내지 1000 옹스트롬의 심도로 상기 기판에서 상기 측벽 스페이서들에 인접하게 소스/드레인 영역들을 형성하는 단계와;
    상기 소스/드레인 영역들을 활성화시키기 위한 레이저 열적 어닐링 단계와;
    상기 소스/드레인 영역들의 상기 레이저 열적 어닐링 단계 이후에, 상기 소스/드레인 영역들 위에 니켈 층을 증착시키는 단계와; 그리고
    상기/소스 드레인 영역내의 상기 도펀트들이 비활성화(deactivation)되는 것을 방지하기 위해 350℃ 내지 500℃의 저온에서 어닐링하여 상기 소스/드레인 영역들 상에 배치되는 니켈 규화물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 반도체 디바이스 제조 방법.
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