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KR100920045B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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KR100920045B1
KR100920045B1 KR1020070134034A KR20070134034A KR100920045B1 KR 100920045 B1 KR100920045 B1 KR 100920045B1 KR 1020070134034 A KR1020070134034 A KR 1020070134034A KR 20070134034 A KR20070134034 A KR 20070134034A KR 100920045 B1 KR100920045 B1 KR 100920045B1
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Abstract

본 발명은 인접 게이트에 의한 간섭 효과를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 개시하며, 개시된 본 발명의 반도체 소자는, 리세스된 채널 지역을 포함한 활성영역을 갖는 반도체 기판; 상기 반도체 기판 내에 활성영역을 한정하도록 형성되며, 상기 활성영역에서의 채널 지역 이외의 지역과 인접한 부분이 식각된 소자분리막; 상기 활성영역의 리세스된 채널 지역 상에 형성된 게이트; 상기 게이트 양측의 활성영역 표면 내에 형성된 접합 영역; 및 상기 접합 영역 및 상기 식각된 소자분리막 부분 상에 형성된 랜딩플러그;를 포함한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 보다 상세하게는, 인접 게이트의 간섭 효과를 감소시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소됨에 따라 기존의 평면(planar)형 채널 구조로는 요구되는 문턱전압(Vt) 타겟을 구현함에 한계에 부딪히게 되었다. 이에 따라, 3차원 구조의 리세스 채널을 갖는 반도체 소자에 대한 연구가 활발하게 진행되고 있다.
상기 리세스 채널을 갖는 반도체 소자는 반도체 기판의 채널 지역을 리세스한 후, 상기 리세스된 채널 지역에 게이트를 형성하는 것으로 의해 구현된다. 이와 같은 리세스 채널을 갖는 반도체 소자는, 평면형 채널을 갖는 기존의 반도체 소자와 비교할 때, 유효 채널 길이를 증가시킬 수 있으며, 그래서, 소망하는 문턱전압을 확보할 수 있는 잇점을 갖는다.
한편, 디램(DRAM) 소자의 집적도를 높이기 위해서는 셀 트랜지스터의 크기를 감소시키는 것이 필수적이다. 그런데, 집적도의 증가에 따라 셀 트랜지스터의 크기가 감소되면서, 특정 셀에 저장된 데이터가 인접한 다른 셀의 트랜지스터가 동작할 때의 간섭 현상으로 인해 유실되는 문제가 발생하게 되었다. 이에, 인접 게이트에 의한 간섭 효과를 감소시키기 위하여, 활성영역의 주위에 고농도의 폴리실리콘막을 증착하는 방법, 또는, 게이트 폴리가 증착되는 필드산화막 영역이 식각되지 않도록 하는 로컬 다마신 방법 등의 적용이 시도되고 있다.
그러나, 인접 게이트에 의한 간섭 효과를 감소시키기 위한 상기한 종래의 방법들은 추가의 바이어스 형성이 필요할 뿐만 아니라, 추가되는 공정 또한 많기 때문에 실효성이 떨어진다.
본 발명의 실시예는 인접 게이트에 의한 간섭 효과를 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예들은 간단한 공정을 통해 인접 게이트에 의한 간섭 효과를 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공한다.
게다가, 본 발명은 인접 게이트에 의한 간섭 효과를 감소시킴으로써 소자 특성을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
일 견지에서, 반도체 소자는, 리세스된 채널 지역을 포함한 활성영역을 갖는 반도체 기판; 상기 반도체 기판 내에 활성영역을 한정하도록 형성되며, 상기 활성 영역에서의 채널 지역 이외의 지역과 인접한 부분이 식각된 소자분리막; 상기 활성영역의 리세스된 채널 지역 상에 형성된 게이트; 상기 게이트 양측의 활성영역 표면 내에 형성된 접합 영역; 및 상기 접합 영역 및 상기 식각된 소자분리막 부분 상에 형성된 랜딩플러그;를 포함한다.
상기 소자분리막은 상기 접합 영역과 이격된 부분이 식각된다.
상기 소자분리막의 식각 폭은 200∼500Å이고, 식각 깊이는 500∼1500Å이다.
상기 랜딩플러그는, 상기 접합 영역 상에 형성된 제1도전물질과, 상기 제1도전물질 및 상기 식각된 소자분리막 부분 상에 형성된 제2도전물질의 적층 구조로 이루어진다.
상기 제1도전물질은 상기 접합 영역 보다 큰 크기를 갖는다.
상기 제1도전물질은 에피 실리콘막을 포함하고, 상기 제2도전물질은 고농도 도핑된 폴리실리콘막을 포함한다.
상기 고농도 도핑된 폴리실리콘막은 1×1020∼1×1022 이온/㎤ 농도를 갖는다.
상기 접합 영역과 상기 제2도전물질 사이에 소자분리막이 개재된다.
다른 견지에서, 반도체 소자의 제조방법은, 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역에서의 채널 지역을 리세스하는 단계; 상기 활성영역에서의 리세스된 채널 지역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 활성영역 표면 내에 접합 영역을 형성하는 단계; 상기 접합 영역 이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 접합 영역 및 이에 인접한 소자분리막 부분이 노출되도록 상기 층간절연막을 식각하는 단계; 상기 노출된 접합 영역 및 이에 접한 노출된 소자분리막의 일부분 상에 제1도전물질을 형성하는 단계; 상기 노출된 소자분리막 부분을 식각하는 단계; 및 상기 식각된 소자분리막 부분 및 제1도전물질 상에 제2도전물질을 형성하여 상기 제1 및 제2 도전물질의 적층 구조로 이루어진 랜딩플러그를 형성하는 단계;를 포함한다.
상기 노출된 소자분리막 부분을 식각하는 단계는, 식각마스크로서 상기 층간절연막을 식각하는 단계에서 사용된 마스크 패턴과 상기 제1도전물질을 이용해서 수행한다.
상기 노출된 소자분리막 부분을 식각하는 단계는 상기 접합 영역과 접한 소자분리막 부분이 잔류되도록 수행한다.
상기 소자분리막은 200∼500Å의 폭 및 500∼1500Å의 깊이로 식각한다.
상기 접합 영역이 노출되도록 층간절연막을 식각하는 단계 후, 그리고, 상기 노출된 접합 영역 상에 제1도전물질을 형성하는 단계 전, 상기 노출된 접합 영역을 세정하는 단계;를 더 포함한다.
상기 제1도전물질은 SEG 공정에 따라 에피 실리콘막으로 형성하고, 상기 제2도전물질은 고농도 도핑된 폴리실리콘막으로 형성한다.
상기 고농도 도핑된 폴리실리콘막은 1×1020∼1×1022 이온/㎤의 농도를 갖도록 형성한다.
본 발명은 랜딩플러그의 형성시에 접합 영역에 인접한 소자분리막 부분을 식각하고, 상기 식각된 소자분리막 부분 상에 랜딩플러그 물질을 형성함으로써, 상기 접합 영역의 측면이 랜딩플러그에 의해 둘러쌓여진 형태의 반도체 소자를 구현한다. 이에 따라, 본 발명은 인접 게이트에 의한 간섭 효과를 감소시킬 수 있으며, 특히, 상기 접합 영역의 측면을 둘러싸는 형태의 랜딩플러그 형성을 기존 공정 대비 특별한 변경 없이 구현할 수 있으므로 실효성을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2a 및 도 2b는 각각 도 1의 x-x'선 및 y-y'선에 따라 절단하여 도시한 단면도들이다.
도시된 바와 같이, 본 발명의 반도체 소자는 활성영역(102)에서의 채널 지역이 리세스되고, 상기 리세스된 채널 지역 상에 게이트(110)가 형성되어, 리세스 채널 구조를 갖는다. 상기 게이트(110) 양측의 활성영역(102)의 표면 내에는 접합 영역(106)이 형성되어 있다. 상기 활성영역(102)을 한정하는 소자분리막(104)은 상기 접합 영역(106)에 인접한 부분이 식각되어 있으며, 랜딩플러그(140)가 접합 영역(106) 상에 형성됨은 물론 상기 식각된 소자분리막(104) 부분에 형성되어 상기 접합 영역(106)의 측면을 둘러쌓는 형태로 형성되어 있다.
보다 구체적으로, 상기 랜딩플러그(140)는 상기 접합 영역(106) 및 이에 접한 소자분리막(104) 부분에 놓이도록 형성된 제1도전물질인 에피 실리콘막(142)과 상기 에피 실리콘막(142) 상에 형성됨과 아울러 상기 식각된 소자분리막(104) 부분을 매립하도록 형성된 제2도전물질인 고농도 도핑된 폴리실리콘막(144)의 적층 구조로 이루어진다. 상기 고농도 도핑된 폴리실리콘막(144)은 채널 폭 방향에 대해서 상기 접합 영역(106)의 측면을 감싸도록 형성되어 있다. 상기 에피 실리콘막(142)은 SEG(Selective Epitaxial Growth) 공정에 따라 형성되며, 상기 고농도 도핑된 폴리실리콘막(144)은 1×1020∼1×1022 이온/㎤ 정도의 농도를 갖도록 형성된다.
한편, 도 2b에 도시된 바와 같이, 상기 활성영역(102)의 측면은 포지티브 슬로프(positive slope)의 프로파일(profile)을 가지며, 상기 활성영역(102)에서의 접합 영역(106)과 접한 소자분리막(104) 부분은 식각되지 않고 잔류되어 있다. 이에 따라, 상기 랜딩플러그(140)는 접합 영역(102)과 이격되도록 형성되는 바, 상기 접합 영역(106)과 랜딩플러그(140) 사이에 소자분리막(104)이 개재된다.
도 1, 도 2a 및 도 2b에서, 미설명된 도면부호 100은 반도체 기판을, 112는 게이트절연막을, 114는 폴리실리콘막을, 116은 금속계막을, 118은 질화막 재질의 하드마스크막을, 120은 스페이서를, 그리고, H는 채널 지역이 리세스되어 형성된 홈을 각각 나타낸다.
전술한 바와 같은 본 발명의 반도체 소자는 접합 영역의 측면을 둘러싸는 형태로 랜딩플러그의 고농도 도핑된 폴리실리콘막이 형성된 구조를 갖기 때문에 상기 고농도 도핑된 폴리실리콘막에 의해 인접 게이트에 의한 간섭 효과를 억제 또는 감소시킬 수 있다. 이에 따라, 본 발명의 반도체 소자는 셀 트랜지스터의 누설전류를 감소시킬 수 있으므로 향상된 소자 특성을 얻을 수 있다.
또한, 본 발명은 상기 접합 영역의 측면을 둘러싸는 고농도 도핑된 폴리실리콘막을 기존의 랜딩플러그 형성 공정에 소자분리막을 식각하는 공정의 추가만으로 구현할 수 있으므로, 기존 공정 대비 특별한 변경 없이 상기 접합 영역의 측면을 둘러싸는 고농도 도핑된 폴리실리콘막을 형성할 수 있으며, 따라서, 본 발명은 공정의 단순화 및 안정화를 확보할 수 있다.
도 3a 내지 도 3d 및 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 도 3a 내지 도 3d는 도 1의 x-x'선에 따른 단면도들이며, 도 4a 내지 도 4d는 도 1의 y-y'선에 따른 단면도들이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(100) 내에 활성영역(102)을 한정하는 소자분리막(104)을 형성한다. 상기 활성영역(102)의 채널 지역을 선택적으로 리세스하여 홈(H)을 형성한다. 상기 홈(H) 표면 및 활성영역(102)의 표면 상에 게이트절연막을 형성한 후, 상기 게이트절연막(112) 상에 홈(H)을 매립하도록 폴리실리콘막(114)을 형성하고, 상기 폴리실리콘막(114) 상에 형성된 금속계막(116) 및 질화막 재질의 하드마스크막(118)을 차례로 형성한다. 그런다음, 상기 하드마스크막(118), 금속계막(116), 폴리실리콘막(114) 및 게이트절연막(112)을 식각하여 상기 채널 지역에 형성된 홈(H) 및 이에 연장하는 소자분리막(104) 부분 상에 게이 트(110)를 형성한다. 상기 게이트(110)의 양측벽에 스페이서(120)를 형성한다. 상기 스페이서(120)를 포함한 게이트(110) 양측의 활성영역(102)의 표면 내에 접합 영역(106)을 형성하고, 이 결과로서, 셀 트랜지스터를 구성한다.
도 3b 및 도 4b를 참조하면, 상기 셀 트랜지스터가 형성된 반도체 기판(100)의 전면 상에 층간절연막(130)을 형성한다. 상기 층간절연막(130) 상에 상기 게이트(110) 및 접합 영역(106) 상부의 상기 층간절연막(130) 부분을 노출시키는 마스크 패턴(150)을 형성한 후, 상기 마스크 패턴(150)을 식각마스크로 이용해서 노출된 층간절연막(130) 부분을 식각하여 상기 게이트(110) 및 접합 영역(106)을 동시에 노출시키는 랜딩플러그 형성용 콘택홀(C)을 형성한다.
여기서, 상기 마스크 패턴(150)은 채널 폭 방향에 대하여 상기 접합 영역(106)에 인접한 소정 폭의 소자분리막 부분의 상측 지역이 함께 노출되도록 형성하며, 이를 통해, 상기 랜딩플러그 형성용 콘택홀(C)이 채널 폭 방향에 대하여 상기 접합 영역(106) 및 이에 인접한 소자분리막(104) 부분을 함께 노출시키도록 형성한다.
도 3c 및 도 4c를 참조하면, 상기 마스크 패턴(150)을 제거하지 않은 상태로 상기 노출된 접합 영역(106)의 표면을 세정한다. 그런 다음, 상기 세정된 접합 영역(106) 상에 SEG(Selective Epitaxial Growth) 공정을 따라 에피 실리콘막(142)를 성장시킨다. 상기 SEG 공정은 실리콘의 성장이 상측 방향은 물론 측면 방향으로도 일어나므로, 상기 에피 실리콘막(142)은 접합 영역(106)은 물론 상기 접합 영역(106)에 접한 소자분리막(104) 부분 상에도 놓이도록 형성된다.
여기서, 본 발명은 상기 에피 실리콘막(142)이 상기 노출된 소자분리막(104) 부분의 전체 상에 성장되지 않고 상기 접합 영역(106)과 이격된 일부 폭의 소자분리막(104)은 노출되도록 그 성장 두께를 조절한다. 예컨데, 상기 에피 실리콘막(142)의 가장자리가 상기 랜딩플러그 형성용 콘택홀(C)의 가장자리로부터 200∼500Å 정도 이격되도록 하는 두께로 성장시킨다.
상기 랜딩플러그 형성용 콘택홀(C)의 형성시에 사용된 마스크 패턴(150) 및 상기 에피 실리콘막(142)을 식각마스크로 이용해서 노출된 소자분리막(104) 부분을 식각한다. 상기 소자분리막(104)은 200∼500Å의 폭을 식각하며, 아울러, 500∼1500Å의 깊이로 식각한다. 상기 에피 실리콘막(142)이 접합 영역(106)은 물론 이에 접한 소자분리막(104) 부분 상에 형성된 것과 관련해서 상기 에피 실리콘막(142) 아래의 소자분리막 부분은 식각되지 않고 잔류된다.
도 3d 및 도 4d를 참조하면, 상기 마스크 패턴을 제거한다. 상기 랜딩 플러그 형성용 콘택홀을 완전 매립하도록 상기 층간절연막(130) 상에 고농도 도핑된 폴리실리콘막(144)을 형성한다. 상기 고농도 도핑된 폴리실리콘막(144)의 농도는, 바람직하게, 1×1020∼1×1022 이온/㎤ 정도가 되도록 한다. 상기 게이트(110)의 하드마스크(118)가 노출될 때까지 상기 고농도 도핑된 폴리실리콘막(144)과 층간절연막(130)을 CMP(Chemical Mechanical Polishing)하여 상기 게이트들(110) 사이의 접합 영역(106) 상에 에피 실리콘막(142)과 고농도 도핑된 폴리실리콘막(144)의 적층 구조로 이루어진 랜딩플러그(140)를 형성한다. 상기 고농도 도핑된 폴리실리콘 막(144)은 식각된 소자분리막(104) 부분에 매립되었기 때문에 상기 고농도 도핑된 폴리실리콘막(144)은 채널 폭 방향에 대하여 상기 접합 영역(106)의 측면을 둘러싸는 형태로 형성되며, 이때, 상기 고농도 도핑된 폴리실리콘막(144)과 접합 영역(106) 사이에는 소자분리막(104)이 개재된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 활성영역의 주위, 즉, 접합 영역의 주위에 고농도 도핑된 폴실리콘막을 형성하기 때문에 이러한 고농도 도핑된 폴리실리콘막에 의해 인접 게이트에 의한 간섭 효과를 억제 또는 최소화시킬 수 있다. 따라서, 본 발명의 반도체 소자는 인접 게이트에 의한 간섭 효과가 감소되기 때문에 셀 트랜지스터의 누설전류를 방지할 수 있는 등 안정된 소자 특성을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 x-x'선에 따라 절단하여 도시한 단면도이다.
도 2b는 도 1의 y-y'선에 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도 1의 x-x'선에 따른 공정별 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도 1의 y-y'선에 따른 공정별 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : 활성영역
104 : 소자분리막 106 : 접합 영역
110 : 게이트 112 : 게이트절연막
114 : 폴리실리콘막 116 : 금속계막
118 : 하드마스크막 120 : 스페이서
130 : 층간절연막 140 : 랜딩플러그
142 : 에피 실리콘막 144 : 고농도 도핑된 폴리실리콘막
150 : 마스크 패턴 H : 홈
C : 랜딩플러그 형성용 콘택홀

Claims (18)

  1. 리세스된 채널 지역을 포함한 활성영역을 갖는 반도체 기판;
    상기 반도체 기판 내에 활성영역을 한정하도록 형성되며, 상기 활성영역에서의 채널 지역 이외의 지역과 인접한 부분이 식각된 소자분리막;
    상기 활성영역의 리세스된 채널 지역 상에 형성된 게이트;
    상기 게이트 양측의 활성영역 표면 내에 형성된 접합 영역; 및
    상기 접합 영역 및 상기 식각된 소자분리막 부분 상에 형성된 랜딩플러그;
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소자분리막은 상기 접합 영역과 이격된 부분이 식각된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 소자분리막의 식각 폭은 200∼500Å인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 소자분리막의 식각 깊이는 500∼1500Å인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 랜딩플러그는, 상기 접합 영역 상에 형성된 제1도전 물질과, 상기 제1도전물질 및 상기 식각된 소자분리막 부분 상에 형성된 제2도전물질의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서, 상기 제1도전물질은 상기 접합 영역 보다 큰 크기를 갖는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제1도전물질은 에피 실리콘막을 포함하고, 상기 제2도전물질은 도핑된 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 도핑된 폴리실리콘막은 1×1020∼1×1022 이온/㎤의 농도를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서, 상기 접합 영역과 상기 제2도전물질 사이에 소자분리막이 개재된 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역에서의 채널 지역을 리세스하는 단계;
    상기 활성영역에서의 리세스된 채널 지역 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 활성영역 표면 내에 접합 영역을 형성하는 단계;
    상기 접합 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 접합 영역 및 이에 인접한 소자분리막 부분이 노출되도록 상기 층간절연막을 식각하는 단계;
    상기 노출된 접합 영역 및 이에 접한 노출된 소자분리막의 일부분 상에 제1도전물질을 형성하는 단계;
    상기 노출된 소자분리막 부분을 식각하는 단계; 및
    상기 식각된 소자분리막 부분 및 제1도전물질 상에 제2도전물질을 형성하여 상기 제1 및 제2 도전물질의 적층 구조로 이루어진 랜딩플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 노출된 소자분리막 부분을 식각하는 단계는, 식각마스크로서 상기 층간절연막을 식각하는 단계에서 사용된 마스크 패턴과 상기 제1도전물질을 이용해서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서, 상기 노출된 소자분리막 부분을 식각하는 단계는 상기 접합 영역과 접한 소자분리막 부분이 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서, 상기 소자분리막은 200∼500Å의 폭을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 10 항에 있어서, 상기 소자분리막은 500∼1500Å의 깊이를 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서, 상기 접합 영역이 노출되도록 층간절연막을 식각하는 단계 후, 그리고, 상기 노출된 접합 영역 상에 제1도전물질을 형성하는 단계 전, 상기 노출된 접합 영역을 세정하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 10 항에 있어서, 상기 제1도전물질은 SEG 공정에 따라 에피 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 10 항에 있어서, 상기 제2도전물질은 고농도 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 고농도 도핑된 폴리실리콘막은 1×1020∼1×1022 이온/㎤의 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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