KR100915833B1 - 반도체 메모리 장치의 리시버 - Google Patents
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Abstract
본 발명은 입력 신호가 특정 레벨 이상일 경우 턴온되는 제 1 입력 트랜지스터, 상기 입력 신호가 상기 특정 레벨 이하일 경우 턴온되는 제 2 입력 트랜지스터, 상기 제 1 입력 트랜지스터가 턴온되면 출력 노드의 전압 레벨을 높이는 제 1 출력 노드 전압 제어부, 상기 제 2 입력 트랜지스터가 턴온되면 상기 출력 노드의 전압 레벨을 낮추는 제 2 출력 노드 전압 제어부, 상기 입력 신호의 반전 신호가 상기 특정 레벨 이하일 경우 상기 출력 노드의 전압 레벨을 높이는 제 3 입력 트랜지스터, 및 상기 입력 신호의 반전 신호가 상기 특정 레벨 이상일 경우 상기 출력 노드의 전압 레벨을 낮추는 제 4 입력 트랜지스터를 포함한다.
입력 신호, 출력 신호, 신호 천이
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리시버에 관한 것이다.
일반적으로 반도체 메모리 장치에서 사용되는 리시버는 반도체 메모리 장치 외부에서 입력되는 신호를 반도체 메모리 장치의 내부 회로에 전달한다. 따라서 리시버는 외부에서 입력되는 신호를 내부 회로에 전달할 때 신호의 왜곡 또는 노이즈를 발생시키지 않아야 한다.
하지만 일반적으로 사용되는 리시버의 경우, NMOS 트랜지스터의 게이트만으로 또는 PMOS 트랜지스터의 게이트만으로 외부에서 입력되는 신호를 입력 받아 동작한다. NMOS 트랜지스터의 게이트로 입력 신호를 입력 받는 리시버는 입력 신호가 로우 레벨일 경우 턴오프되며, 입력 신호가 하이 레벨일 경우 턴온된다. 한편, PMOS 트랜지스터의 게이트로 입력 신호를 입력 받는 리시버는 입력 신호가 하이 레벨일 경우 턴오프되고, 입력 신호가 로우 레벨일 경우 턴온된다.
이렇게 NMOS 트랜지스터, 또는 PMOS 트랜지스터의 게이트로만 입력 신호를 입력 받는 리시버의 경우 입력 신호가 하이 레벨에서 로우 레벨로 천이할 때 또는 로우 레벨에서 하이 레벨로 천이할 때 입력 신호를 입력 받는 트랜지스터들이 모두 턴오프되는 경우가 발생할 수 있다. 입력 신호를 입력 받는 트랜지스터들이 모두 턴오프되면 리시버의 출력 신호의 레벨을 결정하는 출력 노드가 플로팅 상태가 되어, 출력 신호가 입력 신호와는 무관한 레벨로 천이되는 문제점이 발생할 수 있다. 이와 같은 문제점은 리시버의 입력 신호가 높은 주파수로 갈수록 심각해진다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 입력 신호가 천이하는 타이밍에서도 입력 신호에 응답하여 출력 신호를 연속적으로 출력할 수 있는 반도체 메모리 장치의 리시버를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리시버는 입력 신호가 특정 레벨 이상일 경우 턴온되는 제 1 입력 트랜지스터, 상기 입력 신호가 상기 특정 레벨 이하일 경우 턴온되는 제 2 입력 트랜지스터, 상기 제 1 입력 트랜지스터가 턴온되면 출력 노드의 전압 레벨을 높이는 제 1 출력 노드 전압 제어부, 상기 제 2 입력 트랜지스터가 턴온되면 상기 출력 노드의 전압 레벨을 낮추는 제 2 출력 노드 전압 제어부, 상기 입력 신호의 반전 신호가 상기 특정 레벨 이하일 경우 상기 출력 노드의 전압 레벨을 높이는 제 3 입력 트랜지스터, 및 상기 입력 신호의 반전 신호가 상기 특정 레벨 이상일 경우 상기 출력 노드의 전압 레벨을 낮추는 제 4 입력 트랜지스터를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리시버는 제 1 노드와 제 2 노드의 전압 레벨차이에 의해 구동되며 입력 신호가 하이 레벨일 경우 출력 노드에 상기 제 1 노드를 연결시키고, 상기 입력 신호가 로우 레벨일 경우 상기 출력 노드에 상기 제 2 노드를 연결시키는 제 1 입력부, 및 상기 입력 신호의 반전 신호가 하이 레벨일 경우 상기 출력 노드에 상기 제 2 노드를 연결시키고 상기 반 전신호가 로우 레벨일 경우 상기 출력 노드에 상기 제 1 노드를 연결시키는 제 2 입력부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 입력 신호의 천이 타이밍에도 안정적인 출력 신호를 출력할 수 있어, 반도체 메모리 장치의 동작 신뢰도를 높일 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리시버는 도 1에 도시된 바와 같이, 활성화부(100), 제 1 내지 제 4 입력 트랜지스터(200~500), 및 제 1 및 제 2 출력 노드 전압 제어부(600, 700)를 포함한다. 이때, 제 1 노드(node_1)에 외부 전압(VDD)이 인가된다.
상기 활성화부(100)는 인에이블 신호(en)가 인에이블되면 접지단(VSS)과 제 2 노드(node_2)를 연결시킨다.
상기 활성화부(100)는 제 1 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 인에이블 신호(en)를 입력 받고 드레인에 상기 제 2 노드(node_2)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제 1 입력 트랜지스터(N12)는 입력 신호(in)가 하이 레벨이면 턴온된다.
상기 제 1 입력 트랜지스터(N12)는 게이트에 상기 입력 신호(in)를 입력 받고 소오스에 상기 제 2 노드(node_2)가 연결된다.
상기 제 2 입력 트랜지스터(P11)는 상기 입력 신호(in)가 로우 레벨이면 턴온된다.
상기 제 2 입력 트랜지스터(P11)는 게이트에 상기 입력 신호(in)를 입력 받고 소오스에 상기 제 1 노드(node_1)가 연결된다.
상기 제 3 입력 트랜지스터(P12)는 반전 입력 신호(inb)가 로우 레벨일 경우 턴온되어 출력 노드(node_out)에 외부 전압(VDD)을 인가시킨다.
상기 제 3 입력 트랜지스터(P12)는 게이트에 상기 반전 입력 신호(inb)를 입력 받고 소오스에 상기 제 1 노드(node_1)가 연결되며 드레인에 상기 출력 노드(node_out)가 연결된다.
상기 제 4 입력 트랜지스터(N13)는 상기 반전 입력 신호(inb)가 하이 레벨일 경우 턴온되어 상기 출력 노드(node_out)와 상기 제 2 노드(node_2)를 연결시킨다.
상기 제 4 입력 트랜지스터(N13)는 게이트에 상기 반전 입력 신호(inb)를 입력 받고 드레인에 상기 출력 노드(node_out)가 연결되며 소오스에 상기 제 2 노드(node_2)가 연결된다.
상기 제 1 출력 노드 전압 제어부(600)는 상기 제 1 입력 트랜지스터(N12)가 턴온되면 상기 출력 노드(node_out)에 외부 전압(VDD)을 인가시킨다.
상기 제 1 출력 노드 전압 제어부(600)는 제 2 및 제 3 트랜지스터(P13, P14)를 포함한다. 상기 제 2 트랜지스터(P13)는 소오스에 상기 제 1 노드(node_1)가 연결되고 게이트와 드레인에 상기 제 1 입력 트랜지스터(N12)의 드레인이 연결된다. 상기 제 3 트랜지스터(P14)는 게이트에 상기 제 1 트랜지스터(P13)의 게이트 가 연결되고 소오스에 상기 제 1 노드(node_1)가 연결되고 드레인에 상기 출력 노드(node_out)가 연결된다.
상기 제 2 출력 노드 전압 제어부(700)는 상기 제 2 입력 트랜지스터(P11)가 턴온되면 상기 출력 노드(node_out)에 상기 제 2 노드(node_2)를 연결시킨다.
상기 제 2 출력 노드 전압 제어부(700)는 제 4 및 제 5 트랜지스터(N14, N15)를 포함한다. 상기 제 4 트랜지스터(N14)는 게이트와 드레인에 상기 제 2 입력 트랜지스터(P11)의 소오스가 연결되고 소오스에 상기 제 2 노드(node_2)가 연결된다. 상기 제 5 트랜지스터(N15)는 게이트에 상기 제 4 트랜지스터(N14)의 게이트가 연결되고 드레인에 상기 출력 노드(node_out)가 연결되며 소오스에 상기 제 2 노드(node_2)가 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 리시버는 다음과 같이 동작한다.
인에이블 신호(en)는 인에이블되어 활성화부(100)가 턴온 즉, 제 1 트랜지스터(N11)가 턴온된다. 상기 제 1 트랜지스터(N11)는 턴온되어 접지단(VSS)과 제 2 노드(node_2)를 연결시킨다.
입력 신호(in)와 반전 입력 신호(inb)는 위상이 반대이다.
상기 입력 신호(in)가 하이 레벨일 경우 제 1 입력 트랜지스터(N12)는 턴온된다. 상기 제 1 입력 트랜지스터(N12)가 턴온되면 제 1 출력 노드 전압 제어부(600)는 출력 노드(node_out)에 외부 전압(VDD)을 인가시킨다.
또한, 상기 입력 신호(in)가 하이 레벨일 경우 상기 반전 입력 신호(inb)는 로우 레벨이므로 제 3 입력 트랜지스터(P12)는 턴온된다. 턴온된 상기 제 3 입력 트랜지스터(P12)는 상기 출력 노드(node_out)에 외부 전압(VDD)을 인가시킨다.
결국, 본 발명에 따른 리시버는 상기 입력 신호(in)가 하이 레벨일 경우 하이 레벨의 출력 신호(out)를 출력한다.
한편, 상기 입력 신호(in)가 로우 레벨일 경우 제 2 입력 트랜지스터(P11)는 턴온된다. 상기 제 2 입력 트랜지스터(P11)가 턴온되면 제 2 출력 노드 전압 제어부(700)는 상기 출력 노드(node_out)에 접지 레벨인 상기 제 2 노드(node_2)를 연결시킨다.
상기 입력 신호(in)가 로우 레벨일 경우 상기 반전 입력 신호(inb)는 하이레벨이므로 제 4 입력 트랜지스터(N13)는 턴온된다. 턴온된 상기 제 4 입력 트랜지스터(N13)는 상기 출력 노드(node_out)에 접지 레벨인 상기 제 2 노드(node_2)를 연결시킨다.
결국, 본 발명에 따른 리시버는 상기 입력 신호(in)가 로우 레벨일 경우 로우 레벨의 상기 출력 신호(out)를 출력한다.
이때, 상기 입력 신호(in)에 응답하여 상기 출력 노드(node_out)의 전압 레벨을 결정하는 상기 제 1 및 제 2 입력 트랜지스터(200, 300), 및 제 1 및 제 2 출력 노드 전압 제어부(600, 700)를 제 1 입력부라고 할 수 있고, 상기 반전 입력 신호(inb)에 응답하여 상기 출력 노드(node_out)의 전압 레벨을 결정하는 상기 제 3 및 제 4 입력 트랜지스터(400, 500)를 제 2 입력부라고 할 수 있다.
이와 같이 본 발명에 따른 반도체 메모리 장치의 리시버는 입력 신호가 하이 레벨일 경우 턴온되는 제 1 입력 트랜지스터와 로우 레벨일 경우 턴온되는 다른 제 2 입력 트랜지스터를 포함하여, 상기 제 1 입력 트랜지스터는 입력되는 상기 입력 신호의 전압 레벨이 특정 전압 레벨 이하에서 턴온되도록 구성하고, 상기 제 2 입력 트랜지스터는 상기 특정 전압 레벨 이상에서 턴온되도록 구성한다. 따라서 본 발명에 따른 반도체 메모리 장치의 리시버는 입력 신호가 천이할 경우에도 출력 신호를 연속적으로 출력할 수 있어, 반도체 메모리 장치의 동작 신뢰도를 높이는 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 리시버의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 활성화부 200: 제 1 입력 트랜지스터
300: 제 2 입력 트랜지스터 400: 제 3 입력 트랜지스터
500: 제 4 입력 트랜지스터 600: 제 1 출력 노드 전압 제어부
700: 제 2 출력 노드 전압 제어부
Claims (9)
- 입력 신호가 특정 레벨 이상일 경우 턴온되는 제 1 입력 트랜지스터;상기 입력 신호가 상기 특정 레벨 이하일 경우 턴온되는 제 2 입력 트랜지스터;상기 제 1 입력 트랜지스터가 턴온되면 출력 노드의 전압 레벨을 높이는 제 1 출력 노드 전압 제어부;상기 제 2 입력 트랜지스터가 턴온되면 상기 출력 노드의 전압 레벨을 낮추는 제 2 출력 노드 전압 제어부;상기 입력 신호의 반전 신호가 상기 특정 레벨 이하일 경우 상기 출력 노드의 전압 레벨을 높이는 제 3 입력 트랜지스터; 및상기 입력 신호의 반전 신호가 상기 특정 레벨 이상일 경우 상기 출력 노드의 전압 레벨을 낮추는 제 4 입력 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 1 항에 있어서,상기 제 1 입력 트랜지스터는 상기 제 1 출력 노드 전압 제어부와 연결되는 NMOS 트랜지스터이고, 상기 제 2 입력 트랜지스터는 상기 제 2 출력 노드 전압 제어부와 연결되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 2 항에 있어서,상기 제 1 출력 노드 전압 제어부는상기 제 1 입력 트랜지스터가 턴온되어 상기 제 1 출력 노드 전압 제어부와 연결된 노드의 전압 레벨이 낮아지면 상기 출력 노드의 전압 레벨을 높이고,상기 제 2 출력 노드 전압 제어부는상기 제 2 입력 트랜지스터가 턴온되어 상기 제 2 출력 노드 전압 제어부와 연결된 노드의 전압 레벨이 높아지면 상기 출력 노드의 전압 레벨을 낮추는 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 1 항에 있어서,상기 제 3 입력 트랜지스터는 PMOS 트랜지스터이고,상기 제 4 입력 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 1 노드와 제 2 노드의 전압 레벨차이에 의해 구동되며 입력 신호가 하이 레벨일 경우 출력 노드에 상기 제 1 노드를 연결시키고, 상기 입력 신호가 로우 레벨일 경우 상기 출력 노드에 상기 제 2 노드를 연결시키는 제 1 입력부; 및상기 입력 신호의 반전 신호가 하이 레벨일 경우 상기 출력 노드에 상기 제 2 노드를 연결시키고 상기 반전신호가 로우 레벨일 경우 상기 출력 노드에 상기 제 1 노드를 연결시키는 제 2 입력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 5 항에 있어서,상기 제 1 입력부는상기 입력 신호가 하이 레벨일 경우 턴온되는 제 1 입력 트랜지스터,상기 입력 신호가 로우 레벨일 경우 턴온되는 제 2 입력 트랜지스터,상기 제 1 입력 트랜지스터가 턴온되면 상기 출력 노드에 상기 제 1 노드를 연결시키는 제 1 출력 노드 전압 제어부, 및상기 제 2 입력 트랜지스터가 턴온되면 상기 출력 노드에 상기 제 2 노드를 연결하는 제 2 출력 노드 전압 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 6 항에 있어서,상기 제 1 입력 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 입력 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 5 항에 있어서,상기 제 2 입력부는상기 반전 신호가 하이 레벨일 경우 상기 출력 노드에 상기 제 2 노드를 연 결시키는 제 1 입력 트랜지스터, 및상기 반전 신호가 로우 레벨일 경우 상기 출력 노드에 상기 제 1 노드를 연결시키는 제 2 입력 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리시버.
- 제 8 항에 있어서,상기 제 1 입력 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 입력 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 리시버.
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Legal Events
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