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KR100915810B1 - Multi-chip package sharing pad - Google Patents

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KR100915810B1
KR100915810B1 KR1020080014585A KR20080014585A KR100915810B1 KR 100915810 B1 KR100915810 B1 KR 100915810B1 KR 1020080014585 A KR1020080014585 A KR 1020080014585A KR 20080014585 A KR20080014585 A KR 20080014585A KR 100915810 B1 KR100915810 B1 KR 100915810B1
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Abstract

본 발명은 ODT 핀을 공유하는 멀티 칩 패키지에 관한 것으로서, ODT 패드로부터 ODT 신호를 수신하고 외부로부터 테스트 모드 신호를 수신하여 ODT 제어신호를 출력하는 ODT 제어부; 및 상기 ODT 신호를 수신하고, 상기 ODT 제어신호에 의해 터미네이션을 제어하는 ODT 조절부;를 포함하는 반도체 칩을 둘 이상 포함하고, 상기 반도체 칩은 동일한 상기 ODT 패드를 공유하는 것을 특징으로 한다. The present invention relates to a multi-chip package sharing an ODT pin, comprising: an ODT control unit for receiving an ODT signal from an ODT pad and receiving a test mode signal from the outside to output an ODT control signal; And an ODT control unit for receiving the ODT signal and controlling termination by the ODT control signal, wherein the semiconductor chip includes two or more semiconductor chips, wherein the semiconductor chips share the same ODT pad.

Description

패드를 공유하는 멀티 칩 패키지{Multi Chip Package Sharing Pad}Multi Chip Package Sharing Pad

본 발명은 반도체 장치에 관한 것으로서, 특히 ODT 핀을 공유하는 멀티 칩 패키지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a multichip package that shares an ODT pin.

디지털 컴퓨터나 통신 장치와 같은 시스템의 설계와 구현에 있어서 전송 라인 문제는 중요한 관심사이다. 시스템의 전송 라인을 타고 달리는 신호들은 신호 반사(signal reflection)와 같은 원치 않는 효과에 의해 로직 로우 또는 하이로 정의된 전압 레벨을 벗어나는 신호 전압으로 스윙하게 된다. 신호 반사는 드라이버 임피던스(driver impedance), 리시버 임피던스(receiver impedance), 그리고 전송 라인 사이의 임피던스 부정합(mismatch)에 의해 발생한다. Transmission line problems are a major concern in the design and implementation of systems such as digital computers and communication devices. Signals running along the system's transmission lines swing to signal voltages outside the voltage levels defined by logic low or high due to unwanted effects such as signal reflection. Signal reflection is caused by driver impedance, receiver impedance, and impedance mismatch between transmission lines.

특히, 최근에는 반도체 장치가 고속화됨에 따라 이러한 임피던스 미스매칭에 의한 신호 반사도 더욱 심해지고 있다. 이러한 문제점을 해결하기 위해 사용되는 방법 중 하나가 온 다이 터미네이션(On-Die Termination, ODT)이다. In particular, as semiconductor devices become faster in recent years, signal reflection caused by such impedance mismatching has become more severe. One method used to solve this problem is on-die termination (ODT).

도 1은 통상적인 ODT회로를 설명하기 위한 도면이다. 도면에 도시되는 바와 같이, 송신단 측에는 출력드라이버(10)에 의한 소오스 터미네이션이 행해지고, 수신단 측에서는 입력 패드(12)에 연결되는 수신회로(14)에 대하여 병렬로 연결되는 터미네이션 회로(16)에 의해 병렬 터미네이션이 행해진다. 이러한 ODT 회로의 스킴(scheme)에 따르면, 비록 송신단측과 수신단측 간의 송수신되는 신호의 스윙레벨 자체는 줄어들지만, 신호의 완결성 측면에서 송수신되는 신호들이 풀 스윙으로 전달할 수 있다.1 is a view for explaining a conventional ODT circuit. As shown in the figure, a source termination is performed by the output driver 10 at the transmitting end, and parallel by a termination circuit 16 connected in parallel to the receiving circuit 14 connected to the input pad 12 at the receiving end. Termination is performed. According to the scheme of the ODT circuit, although the swing level itself of the signal transmitted and received between the transmitting end and the receiving end is reduced, the transmitted and received signals can be transferred in full swing in terms of signal integrity.

한편, 멀티 칩 패키지(package)는 여러 개의 메모리 칩으로 구성되어 있는데 각 칩에는 ODT 조절부가 포함되어 있다. On the other hand, the multi-chip package (package) is composed of a plurality of memory chips, each chip includes an ODT control unit.

도 2를 참조하면, 멀티 칩 패키지(20)에는 여러 개의 단일 칩들(22, 24, 26, 28)이 포함되어 있고, 각 칩에는 ODT 조절부(23, 25, 27, 29)가 포함되어 있으며, 각각의 ODT 조절부는 각각 하나의 ODT 패드(P1, P2, P3, P4)와 연결되어 있는 것을 확인할 수 있다. Referring to FIG. 2, the multi-chip package 20 includes a plurality of single chips 22, 24, 26, and 28, and each chip includes an ODT controller 23, 25, 27, and 29. Each ODT control unit may be connected to one ODT pad (P1, P2, P3, P4).

특히, ODT 조절부가 정상적으로 동작하여 임피던스 매칭이 정확히 이루어지는지를 확인하기 위해서 테스트를 하는 경우에는 ODT 조절부 하나당 하나의 ODT 패드가 할당되어야 한다. In particular, when testing to confirm that the ODT controller operates normally and the impedance matching is performed correctly, one ODT pad should be allocated to each ODT controller.

만약, 이러한 경우 패키지의 용량을 증가시키려면 칩을 추가하여야 하는데, 칩이 추가됨에 따라 필요한 패드의 수도 증가하게 되므로 칩의 수를 증가시키는 데는 한계가 있다.패키지 전체 패드의 수는 한정되어 있기 때문이다. In this case, a chip is required to increase the capacity of the package, but as the number of pads increases as the chip is added, there is a limit to increasing the number of chips. to be.

본 발명은 테스트 모드 신호에 따라 ODT 조절부를 제어할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a semiconductor device capable of controlling the ODT control unit according to the test mode signal.

또한, 본 발명은 두 개 이상의 칩이 하나의 ODT 패드를 공유하는 반도체 장치를 제공하는 것을 목적으로 한다. It is also an object of the present invention to provide a semiconductor device in which two or more chips share one ODT pad.

본 발명에 따른 멀티 칩 패키지 반도체 장치는 ODT 패드로부터 ODT 신호를 수신하고 외부로부터 테스트 모드 신호를 수신하여 ODT 제어신호를 출력하는 ODT 제어부; 및 상기 ODT 제어신호에 의해 터미네이션 저항을 제어하는 ODT 조절부;를 포함하는 반도체 칩을 둘 이상 포함하고, 상기 반도체 칩은 동일한 상기 ODT 패드를 공유하는 것을 특징으로 한다. The multi-chip package semiconductor device according to the present invention includes an ODT controller for receiving an ODT signal from an ODT pad and receiving a test mode signal from the outside to output an ODT control signal; And at least two semiconductor chips including an ODT control unit controlling a termination resistance by the ODT control signal, wherein the semiconductor chips share the same ODT pad.

이때, 상기 ODT 제어부는 상기 ODT 패드로부터 ODT 신호를 수신하여 버퍼링하는 ODT 버퍼; 및 상기 ODT 버퍼에서 출력된 신호와 상기 테스트 모드 신호를 조합하여 ODT 제어신호를 생성하는 ODT 제어신호 생성부;를 포함할 수 있다. In this case, the ODT control unit includes an ODT buffer for receiving and buffering the ODT signal from the ODT pad; And an ODT control signal generator for generating an ODT control signal by combining the signal output from the ODT buffer and the test mode signal.

상기 ODT 제어신호 생성부는 상기 테스트 모드 신호가 인에이블 될때 상기 ODT 제어신호를 디스에이블 시키는 것이 바람직하다. Preferably, the ODT control signal generation unit disables the ODT control signal when the test mode signal is enabled.

상기 ODT 조절부는 상기 ODT 제어신호가 디스에이블될 때 오프되는 것이 바람직하다. Preferably, the ODT control unit is turned off when the ODT control signal is disabled.

또한, 본 발명에 따른 멀티 칩 패키지는 다수의 패드; 상기 다수의 패드 중 어느 하나를 공유하는 둘 이상의 메모리 칩;을 포함하고, In addition, the multi-chip package according to the invention a plurality of pads; Two or more memory chips sharing any one of the plurality of pads;

상기 메모리 칩은 대응하는 패드로부터 ODT 신호를 수신하고 외부로부터 테스트 모드 신호를 수신하여 ODT 제어신호를 출력하는 ODT 제어부; 및 상기 ODT 제어신호에 의해 터미네이션을 제어하는 ODT 조절부;를 포함하는 것을 특징으로 한다. The memory chip may include an ODT control unit configured to receive an ODT signal from a corresponding pad and to receive a test mode signal from an external device to output an ODT control signal; And an ODT control unit for controlling termination by the ODT control signal.

상기 ODT 제어부는 상기 패드로부터 ODT 신호를 수신하여 버퍼링하는 ODT 버퍼; 및 상기 ODT 버퍼에서 출력된 신호와 상기 테스트 모드 신호를 조합하여 ODT 제어신호를 생성하는 ODT 제어신호 생성부;를 포함할 수 있다. The ODT control unit includes an ODT buffer for receiving and buffering an ODT signal from the pad; And an ODT control signal generator for generating an ODT control signal by combining the signal output from the ODT buffer and the test mode signal.

상기 ODT 제어신호 생성부는 상기 테스트 모드 신호가 인에이블 될때 상기 ODT 제어신호를 디스에이블 시키는 것이 바람직하다. Preferably, the ODT control signal generation unit disables the ODT control signal when the test mode signal is enabled.

상기 ODT 조절부는 상기 ODT 제어신호가 디스에이블될 때 오프되는 것이 바람직하다.Preferably, the ODT control unit is turned off when the ODT control signal is disabled.

본 발명에 의하면, 두 개 이상의 칩이 하나의 ODT 패드를 공유하여 멀티 칩 패키지의 패드 수를 줄일 수 있다. According to the present invention, two or more chips share a single ODT pad, thereby reducing the number of pads of a multi-chip package.

또한, 테스트 모드 신호를 이용하여 ODT 조절부를 오프시킴으로써 동일한 패드에 연결된 두 개의 칩을 별도로 테스트할 수 있다. In addition, by using the test mode signal, the ODT control can be turned off to test two chips connected to the same pad separately.

본 발명은 반도체 패키지에서 테스트 모드 신호에 따라 ODT 신호를 제어함으로써 ODT 패드를 공유할 수 장치에 대해 개시한다. The present invention discloses an apparatus that can share an ODT pad by controlling the ODT signal in accordance with a test mode signal in a semiconductor package.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 살펴보기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 패키지의 일 실시예를 도시한 것이다. 3 illustrates an embodiment of a semiconductor package according to the present invention.

도 3을 참조하면, 상기 멀티 칩 패키지(30)는 둘 이상의 반도체 칩(32, 34, 36, 38)과 2 개 이상의 반도체 칩에 공유되는 패드(P1, P2)를 포함하고, 있다. Referring to FIG. 3, the multi-chip package 30 includes two or more semiconductor chips 32, 34, 36, and 38 and pads P1 and P2 shared by two or more semiconductor chips.

본 실시예에서는 4개의 칩을 포함하는 실시예를 들었으나 칩의 수는 일 실시예에 불과하고 다양하게 변경가능하다. In the present embodiment, an embodiment including four chips has been described, but the number of chips is only one embodiment and can be variously changed.

상기 제 1 반도체 칩(32)은 제 1 패드(P1)로부터 ODT 신호와 테스트 모드 신호를 수신하여 ODT 제어신호 CTRK울 출력하는 ODT 제어부(321)와 상기 ODT 제어신호에 의해 제어되고 임피던스 미스 매칭을 보상하기 위한 ODT 조절부(322)를 포함한다. 그리고 제 2 반도체 칩(34)도 동일한 패드(P1)로부터 ODT 신호를 수신하는 ODT 제어부(341)와 ODT 조절부(342)를 포함한다. The first semiconductor chip 32 is controlled by the ODT control unit 321 and the ODT control signal that receives the ODT signal and the test mode signal from the first pad P1 and outputs the ODT control signal CTRK, and performs impedance mismatching. ODT control unit 322 for compensating. The second semiconductor chip 34 also includes an ODT controller 341 and an ODT controller 342 that receive an ODT signal from the same pad P1.

제 3 반도체 칩(36)과 제 4 반도체 칩(38)은 제 2 패드(P2)를 공유한다. The third semiconductor chip 36 and the fourth semiconductor chip 38 share the second pad P2.

종래에는 칩의 수만큼 패드의 수가 구비되어야 했으나, 본 발명에서는 ODT 제어부를 추가함으로써 ODT 패드를 공유하는 것이 가능하고 필요한 패드의 수를 줄일 수 있다. Conventionally, the number of pads should be provided as many as the number of chips. However, in the present invention, it is possible to share the ODT pads by adding an ODT control unit and reduce the number of pads required.

도 4는 상기 ODT 제어부(321)의 상세 회로를 도시한 것이다. 4 illustrates a detailed circuit of the ODT controller 321.

도 4를 참조하면, 상기 ODT 제어부(321)는 ODT 신호를 수신하여 버퍼링하는 ODT 버퍼(40)와 상기 ODT 버퍼에서 출력되는 내부 ODT 신호 IODT와 외부에서 인가되는 테스트 신호 TM을 입력받아 ODT 제어신호 CTRL을 출력하는 ODT 제어신호 출력 부(42)를 포함한다. Referring to FIG. 4, the ODT controller 321 receives an ODT buffer 40 for receiving and buffering an ODT signal, an internal ODT signal IODT output from the ODT buffer, and a test signal TM applied from the outside, and receives an ODT control signal. ODT control signal output section 42 for outputting a CTRL.

상기 ODT 제어신호 출력부(42)는 상기 내부 ODT 신호 IODT와 상기 테스트 모드 신호 TM을 조합하는 낸드 게이트(ND)와 상기 조합부의 출력 신호를 반전하여 ODT 제어신호 CTRL을 출력하는 인버터(INV2)를 포함한다. 그리고 상기 낸드 게이트의 전단에는 상기 테스트 모드 신호를 반전하는 인버터(INV1)를 포함하는 것이 바람직하다. The ODT control signal output unit 42 supplies a NAND gate ND for combining the internal ODT signal IODT and the test mode signal TM, and an inverter INV2 for outputting an ODT control signal CTRL by inverting the output signal of the combination unit. Include. The NAND gate may further include an inverter INV1 that inverts the test mode signal.

상기와 같은 ODT 제어부(321)의 동작을 살펴보면 다음과 같다. The operation of the ODT controller 321 as described above is as follows.

상기 테스트 모드 신호 TM가 인에이블되면 인버터(INV1)에 의해 테스트 모드 신호가 반전되어 로우 레벨의 신호가 낸드 게이트(ND)로 입력되어 ODT 버퍼(40)로부터 입력되는 신호와는 무관하게 하이 레벨의 신호가 출력된다. 그리고 이 신호는 인버터(INV2)에 의해 반전되어 로우 레벨의 ODT 제어신호 CTRL이 출력된다. 따라서 ODT 조절부(322)는 오프되고 임피던스 매칭을 위한 동작을 수행하지 않게 된다. When the test mode signal TM is enabled, the test mode signal is inverted by the inverter INV1 so that a low level signal is input to the NAND gate ND, and a high level signal is independent of the signal input from the ODT buffer 40. The signal is output. This signal is inverted by the inverter INV2 to output the low-level ODT control signal CTRL. Therefore, the ODT controller 322 is turned off and does not perform an operation for impedance matching.

도 5는 상기 ODT 조절부(322)의 일 실시예를 도시한 것이다. 5 illustrates an embodiment of the ODT adjusting unit 322.

도 5를 참조하면, 상기 ODT 조절부(322)는 ODT 제어신호 CTRL이 하이 레벨로 인에이블되면 전원 전압단(VDDQ)과 연결된 PMOS 트랜지스터 MP1 및 접지 전압단(VSSQ)과 연결된 NMOS 트랜지스터 MN1이 턴 온 되어 저항 R1과 R2의 출력(DQ, 데이터)을 터미네이션하게 된다. 이러한 상태를 "턴 온" 상태라 한다. 반대로 상기 ODT 제어신호 CTRL이 로우 레벨이 되면 전원 전압단(VDDQ)과 연결된 PMOS 트랜지스터 MP1 및 접지 전압단 VSSQ단과 연결된 NMOS 트랜지스터 MN1이 턴 오프됨으로써 턴 온 중이던 터미네이션이 턴 오프 된다. Referring to FIG. 5, when the ODT control signal CTRL is enabled at a high level, the ODT controller 322 turns on the PMOS transistor MP1 connected to the power supply voltage terminal VDDQ and the NMOS transistor MN1 connected to the ground voltage terminal VSSQ. It is turned on to terminate the outputs (DQ, data) of resistors R1 and R2. This state is called a "turn on" state. On the contrary, when the ODT control signal CTRL becomes low, the PMOS transistor MP1 connected to the power supply voltage terminal VDDQ and the NMOS transistor MN1 connected to the ground voltage terminal VSSQ are turned off, thereby turning off the termination.

이때 하나의 패드(P1)를 공유하는 ODT 조절부들(322, 342)은 어느 하나만 턴 온 되어야 하므로 ODT 제어부(321, 341)에는 서로 상보적인 테스트 모드 신호가 입력되는 것이 바람직하다. 따라서 제 1 반도체 칩(32)과 제 2 반도체 칩(34)이 제 1패드(P1)을 공유하지만, 상기 테스트 모드 신호 TM에 의해 하나의 칩만을 테스트 할 수 있다. 만약 이러한 ODT 제어부가 없이 단순히 패드만을 공유한다면 두 개의 칩이 동시에 동작하게 되어, 테스트를 하는 경우 어느 칩의 ODT 조절부에 문제가 있는지 알 수 없으나, 본 발명에서는 테스트 모드 신호를 이용하여 어느 하나를 오프시킴으로써 원하는 칩을 정확히 테스트 할 수 있다. In this case, since only one of the ODT controllers 322 and 342 sharing one pad P1 should be turned on, the test mode signals complementary to each other are preferably input to the ODT controllers 321 and 341. Therefore, although the first semiconductor chip 32 and the second semiconductor chip 34 share the first pad P1, only one chip can be tested by the test mode signal TM. If only the pad is shared without the ODT control unit, the two chips operate at the same time, and when testing, it is unknown whether the ODT control unit has a problem. By turning off, you can accurately test the desired chip.

상기와 같은 구성에 의해 반도체 패키지에서 필요한 ODT 패드의 수를 반으로 줄이는 것이 가능하다. 본 실시예에서는 2개의 칩이 하나의 패드를 공유하는 경우의 실시예를 들었지만, 그 이상의 칩이 하나의 패드를 공유하는 것도 가능하고 이때는 패드의 수를 더 많이 줄일 수 있을 것이다. With such a configuration, it is possible to reduce the number of ODT pads required in the semiconductor package by half. In the present embodiment, an example in which two chips share one pad is described. However, more chips may share one pad, and in this case, the number of pads may be further reduced.

도 1은 일반적인 ODT 회로를 설명하기 위한 도면1 is a view for explaining a general ODT circuit

도 2는 종래 기술에 따른 멀티 칩 패키지의 블럭도2 is a block diagram of a multi-chip package according to the prior art.

도 3은 본 발명에 따른 멀티 칩 패키지의 블럭도 3 is a block diagram of a multichip package according to the present invention.

도 4는 도 3의 ODT 제어부의 일 실시예를 나타낸 회로도 4 is a circuit diagram illustrating an embodiment of the ODT controller of FIG. 3.

도 5는 도 3의 ODT 조절부의 일 실시예를 나타낸 회로도5 is a circuit diagram illustrating an embodiment of an ODT adjusting unit of FIG. 3.

Claims (8)

ODT 패드로부터 ODT 신호를 수신하고 외부로부터 테스트 모드 신호를 수신하여 ODT 제어신호를 출력하는 ODT 제어부; 및An ODT control unit for receiving an ODT signal from an ODT pad and receiving a test mode signal from the outside to output an ODT control signal; And 상기 ODT 제어신호에 의해 터미네이션 저항을 제어하는 ODT 조절부;를 포함하는 반도체 칩을 둘 이상 포함하고, At least two semiconductor chips including; ODT control unit for controlling the termination resistance in response to the ODT control signal, 상기 반도체 칩은 동일한 상기 ODT 패드를 공유하는 것을 특징으로 하는 멀티 칩 패키지. And wherein the semiconductor chip shares the same ODT pad. 제 1항에 있어서, The method of claim 1, 상기 ODT 제어부는 상기 ODT 패드로부터 ODT 신호를 수신하여 버퍼링하는 ODT 버퍼; 및 The ODT control unit includes an ODT buffer for receiving and buffering an ODT signal from the ODT pad; And 상기 ODT 버퍼에서 출력된 신호와 상기 테스트 모드 신호를 조합하여 ODT 제어신호를 생성하는 ODT 제어신호 생성부;를 포함하는 멀티 칩 패키지.And an ODT control signal generator for generating an ODT control signal by combining the signal output from the ODT buffer and the test mode signal. 제 2항에 있어서, The method of claim 2, 상기 ODT 제어신호 생성부는 상기 테스트 모드 신호가 인에이블 될때 상기 ODT 제어신호를 디스에이블 시키는 멀티 칩 패키지.The ODT control signal generation unit disables the ODT control signal when the test mode signal is enabled. 제 1항에 있어서, The method of claim 1, 상기 ODT 조절부는 상기 ODT 제어신호가 디스에이블될 때 오프되는 멀티 칩 패키지.The ODT controller is off when the ODT control signal is disabled. 다수의 패드;A plurality of pads; 상기 다수의 패드 중 어느 하나를 공유하는 둘 이상의 메모리 칩;을 포함하고, Two or more memory chips sharing any one of the plurality of pads; 상기 메모리 칩은 대응하는 패드로부터 ODT 신호를 수신하고 외부로부터 테스트 모드 신호를 수신하여 ODT 제어신호를 출력하는 ODT 제어부; 및 The memory chip may include an ODT control unit configured to receive an ODT signal from a corresponding pad and to receive a test mode signal from an external device to output an ODT control signal; And 상기 ODT 제어신호에 의해 터미네이션 저항을 제어하는 ODT 조절부;를 포함하는 것을 특징으로 하는 멀티 칩 패키지. And an ODT control unit for controlling a termination resistance according to the ODT control signal. 제 5항에 있어서, The method of claim 5, 상기 ODT 제어부는 상기 패드로부터 ODT 신호를 수신하여 버퍼링하는 ODT 버퍼; 및 The ODT control unit includes an ODT buffer for receiving and buffering an ODT signal from the pad; And 상기 ODT 버퍼에서 출력된 신호와 상기 테스트 모드 신호를 조합하여 ODT 제어신호를 생성하는 ODT 제어신호 생성부;를 포함하는 멀티 칩 패키지.And an ODT control signal generator for generating an ODT control signal by combining the signal output from the ODT buffer and the test mode signal. 제 6항에 있어서, The method of claim 6, 상기 ODT 제어신호 생성부는 상기 테스트 모드 신호가 인에이블 될때 상기 ODT 제어신호를 디스에이블 시키는 멀티 칩 패키지.The ODT control signal generation unit disables the ODT control signal when the test mode signal is enabled. 제 5항에 있어서, The method of claim 5, 상기 ODT 조절부는 상기 ODT 제어신호가 디스에이블될 때 오프되는 멀티 칩 패키지.The ODT controller is off when the ODT control signal is disabled.
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