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KR100915072B1 - 비휘발성 래치 회로 - Google Patents

비휘발성 래치 회로

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KR100915072B1
KR100915072B1 KR1020080009611A KR20080009611A KR100915072B1 KR 100915072 B1 KR100915072 B1 KR 100915072B1 KR 1020080009611 A KR1020080009611 A KR 1020080009611A KR 20080009611 A KR20080009611 A KR 20080009611A KR 100915072 B1 KR100915072 B1 KR 100915072B1
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KR
South Korea
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signal
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nonvolatile
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강희복
홍석경
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주식회사 하이닉스반도체
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Abstract

본 발명은 비휘발성 래치 회로에 관한 것으로, 시스템의 동작 중에 발생하는 각종 상태를 비휘발성으로 저장하여 시스템이 다시 부팅(Booting) 될 경우 이전의 상태를 복원할 수 있도록 하여 시스템 성능을 개선할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 파워 온 리셋신호와, 데이터 천이 검출신호 및 지연신호에 따라 입력된 데이터를 제어하고, 제어신호에 따라 데이터를 비휘발성 상태로 저장하고 래치하는 입력 제어수단과, 제어신호에 따라 입력 제어수단의 출력 및 입력 데이터 중 하나를 선택하고, 클록 인에이블 신호에 동기하여 지연신호를 출력하는 데이터 제어수단과, 파워 온 리셋신호와, 데이터 천이 검출신호에 따라 제어신호를 출력하는 저장 제어부와, 제어신호와 클록을 제어하여 클록 인에이블 신호를 출력하는 클록 제어부와, 지연신호의 천이 여부를 검출하여 데이터 천이 검출신호를 출력하는 데이터 천이 검출부, 및 지연신호 및 래치 출력 인에이블 신호에 따라 출력 데이터를 선택적으로 출력하는 데이터 출력부를 포함한다.

Description

비휘발성 래치 회로{Non-volatile latch circuit}
본 발명은 비휘발성 래치 회로에 관한 것으로, 시스템의 동작 중에 발생하는 각종 상태를 비휘발성으로 저장하여 시스템이 다시 부팅(Booting) 될 경우 이전의 상태를 복원할 수 있도록 하여 시스템 성능을 개선할 수 있도록 하는 기술이다.
도 1은 종래의 나노스케일(Nanoscale) 디바이스 쉬링크(Shrink)에 의한 칩의 전력 소모 변화를 나타낸 그래프이다.
도 1의 그래프를 보면, 디바이스의 디자인 룰(Design Rule)을 나타내는 테크놀로지 노드(Technology node)가 큰 경우, 시스템 온 칩(System On a Chip;SOC)의 동작 전류인 액티브 전류는 비동작 상태의 스탠바이(Standby) 전류보다 전류 소모가 훨씬 큼을 알 수 있다.
그러나, 디바이스 사이즈가 작아짐에 따라 액티브 전류는 완만한 증가를 보이는 반면에, 스탠바이 전류는(예를 들면, 90nm) 급격하게 증가하는 양상을 보이게 된다. 이러한 양상은 액티브 전류의 주성분인 스위칭 전류의 증가보다, 비 스위칭 전류인 서브 문턱 전압(Sub Threshold Voltage;Vt) 상에서의 누설전류 성분이 급격히 증가하는 것을 의미한다. 즉, 전원이 인가되고 칩이 동작하지 않는 스탠바이 상태에서 CMOS를 관통하는 누설 전류의 성분이 급격히 증가하게 됨을 나타낸다.
따라서, 스탠바이 모드에서는 칩의 공급 전원을 차단하는 것이 칩의 전력 소모를 줄이는 하나의 방법이 된다. 이때, 칩의 전원이 차단되었을 경우 차단되기 이전의 회로 상태를 그대로 회복하기 위해 이전의 회로 상태를 저장하고 다시 리콜(Recall)할 수 있는 회로가 필요하다.
이러한 칩의 파워 오프시 회로의 이전 상태를 기억하는 통상의 회로가 도 2에 도시된 비휘발성 래치 회로이다.
종래의 비휘발성 래치 회로는, 복수개의 인버터 IV1~IV8, NMOS트랜지스터 SW1,SW2 및 커패시터부(10)를 구비한다.
여기서, 인버터 IV1는 클록 CK에 동기하여 데이터 D를 반전한다. 래치 R1는 래치 구조의 인버터 IV2,IV3을 구비하여 클록 /CK에 동기하여 인버터 IV1의 출력을 래치한다. 인버터 IV4는 클록 /CK에 동기하여 래치 R1의 출력을 반전한다. 래치 R2는 래치 구조의 인버터 IV5,IV6을 구비하여 인버터 IV4의 출력을 래치하여 데이터 Q를 출력한다.
그리고, NMOS트랜지스터 SW1,SW2는 스위칭 신호 SS에 따라 래치 R1과 커패시터부(10)를 선택적으로 연결한다. 커패시터부(10)는 복수개의 불휘발성 강유전체 커패시터 FC1~FC4를 구비한다.
이때, 불휘발성 강유전체 커패시터 FC1,FC2는 인버터 IV7에 의해 반전된 플레이트 라인 /PL1의 출력을 저장한다. 그리고, 불휘발성 강유전체 커패시터 FC3,FC4는 인버터 IV8에 의해 반전된 플레이트 라인 /PL2의 출력을 저장한다.
이러한 구성을 갖는 종래의 비휘발성 래치 회로는, 시스템 온 칩 내의 각 회로 기능 영역에 구비되어, 파워 오프시 전원 공급 스위치의 턴 온 상태에서의 비휘발성 데이터를 저장하게 된다. 즉, 전원 스위치가 오프되기 이전에 별도의 래치 R1,R2를 통해 커패시터부(10)에 데이터를 저장하거나, 파워 온 동작시 이전의 데이터를 복구하게 된다.
종래의 비휘발성 래치 회로는, 파워 오프 모드 진입시에 래치 R1,R2의 상태를 저장 구간 동안 커패시터부(10)에 저장하게 되고, 파워 온 모드 진입시 리콜구간 동안 래치 R1,R2에 저장된 데이터를 복구하게 된다.
그런데, 이러한 종래의 비휘발성 래치 회로는 기설정된 파워 오프 모드시에만 이전 데이터를 저장한다. 따라서, 액티브 구간 동안에 우발적인 파워 오프 상태가 발생할 경우, 액티브 상태에서의 래치 데이터를 상실하게 되어 데이터 복구가 불가능하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 시스템의 동작 중에 발생하는 각종 상태를 비휘발성으로 저장하여 시스템이 다시 부팅(Booting) 될 경우 이전의 상태를 복원할 수 있도록 하여 시스템 성능을 개선할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비휘발성 래치 회로는, 파워 온 리셋신호와, 데이터 천이 검출신호 및 지연신호에 따라 입력된 데이터를 제어하고, 제어신호에 따라 데이터를 비휘발성 상태로 저장하고 래치하는 입력 제어수단; 제어신호에 따라 입력 제어수단의 출력 및 입력 데이터 중 하나를 선택하고, 클록 인에이블 신호에 동기하여 지연신호를 출력하는 데이터 제어수단; 파워 온 리셋신호와, 데이터 천이 검출신호에 따라 제어신호를 출력하는 저장 제어부; 제어신호와 클록을 제어하여 클록 인에이블 신호를 출력하는 클록 제어부; 지연신호의 천이 여부를 검출하여 데이터 천이 검출신호를 출력하는 데이터 천이 검출부; 및 지연신호 및 래치 출력 인에이블 신호에 따라 출력 데이터를 선택적으로 출력하는 데이터 출력부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 비휘발성 래치 회로의 입출력 상태를 나타낸 구성도이다.
본 발명의 비휘발성 래치 회로는 클록 CLK 및 래치 출력 인에이블 신호 ROE에 따라 입력 데이터 Din를 비휘발성 상태로 래치하여 출력 데이터 Dout를 출력하게 된다. 이때, 비휘발성 래치 회로는 전원전압 VDD, 접지전압 VSS을 전원으로 사용하게 된다.
클록 CLK의 하이 에지에 동기되어 입력 데이터 Din가 비휘발성 래치 회로에 저장된다. 그리고, 전원이 턴 온 상태일 경우 계속 그 저장 상태를 유지하게 되고, 다음 클록 CLK의 하이 에지에서 또 다른 입력 데이터 Din가 비휘발성 래치 회로에 저장된다.
또한, 비휘발성 래치 회로에 저장된 데이터는 래치 출력 인에이블 신호 ROE에 의해 출력 데이터 Dout로 출력되어 출력 핀으로 전달된다. 즉, 래치 출력 인에이블 신호 ROE가 하이 레벨일 경우 비휘발성 래치 회로에 저장된 데이터는 출력 데이터 Dout로 출력된다. 반면에, 래치 출력 인에이블 신호 ROE가 로우 레벨일 경우 출력 상태인 플로팅 상태인 하이 임피던스(High-Z) 상태로 출력된다.
도 4 및 도 5는 도 3의 비휘발성 래치 회로의 동작 파형도이다.
먼저, 도 4에서와 같이 전원전압 VDD이 유지될 경우 클록 CLK의 하이 에지에 동기하여 입력 데이터 Din가 비휘발성 래치 회로에 입력되어 저장된다. 그리고, 비휘발성 래치 회로는 입력 데이터 Din를 래치하여 전원이 유지되면 계속 그 상태를 저장하게 된다.
이때, 비휘발성 래치 회로는 래치 출력 인에이블 신호 ROE가 하이 레벨로 활성화된 구간에 래치된 입력 데이터 Din를 출력 데이터 Dout로 출력하게 된다. 그리고, 래치 출력 인에이블 신호 ROE가 로우 레벨로 비활성화된 경우에는 입력 데이터 Din가 입력되는지의 여부와 관계없이 출력 데이터 Dout를 하이 임피던스(High-Z) 상태로 출력하게 된다.
반면에, 도 5에서와 같이 전원전압 VDD이 유지되다가 오프 될 경우, 전원전압 VDD이 오프되는 구간에서 출력 데이터 Dout가 출력되지 않게 된다. 그 이후에, 전원전압 VDD이 다시 온 될 경우 비휘발성 래치 회로에 기억된 데이터를 복구하여 다시 출력 데이터 Dout로 출력하게 된다. 예를 들어, 전원전압 VDD이 오프되기 이전의 데이터 "2"를 복구하여 데이터 "2"를 래치하게 된다.
이후에, 래치 출력 인에이블 신호 ROE가 하이 레벨로 활성화된 구간에서 입력 데이터 Din를 래치하게 된다. 그리고, 래치 출력 인에이블 신호 ROE가 로우 레벨로 비활성화된 경우에는 입력 데이터 Din가 입력되는지의 여부와 관계없이 출력 데이터 Dout를 하이 임피던스(High-Z) 상태로 출력하게 된다.
도 6은 도 3의 비휘발성 래치 회로에 관한 상세 구성도이다.
본 발명은 입력 제어부(100)와, 저장부(110)와, 저장 제어부(120)와, 파워 온 리셋부(130)와, 래치부(140)와, 데이터 선택부(150)와, 플립플롭(160)과, 정전기 방전부(ESD; Electro Static Discharge)(170)와, 클록 제어부(180)와, 정전기 방전부(190)와, 데이터 천이 검출부(200)와, 데이터 출력부(210) 및 정전기 방전부(220)를 포함한다.
여기서, 입력 제어부(100)와, 저장부(110) 및 래치부(140)는 입력 제어수단으로 설명하기로 한다. 그리고, 데이터 선택부(150)와, 플립플롭(160)은 데이터 제어수단으로 설명하기로 한다.
먼저, 입력 제어부(100)는 파워 온 리셋신호 POR와, 데이터 천이 검출신호 DTD 및 지연신호 DFF에 따라 데이터 d,db를 출력한다. 여기서, 데이터 db는 데이터 d의 반전신호를 나타낸다.
저장부(110)는 데이터 천이 검출신호 DTD와, 셀 플레이트 신호 CPL와, 풀 다운 인에이블 신호 ENN 및 풀업 인에이블 신호 ENP에 따라 데이터 d,db를 비휘발성 상태로 저장하고 비휘발성 데이터 Nv_d,Nv_db를 출력한다.
저장 제어부(120)는 파워 온 리셋신호 POR와, 데이터 천이 검출신호 DTD에 따라 셀 플레이트 신호 CPL와, 풀 다운 인에이블 신호 ENN 및 풀업 인에이블 신호 ENP를 출력한다. 파워 온 리셋부(130)는 전원전압을 감지하여 저장 제어부(120)에 파워 온 리셋신호 POR를 출력한다.
래치부(140)는 비휘발성 데이터 Nv_d,Nv_db를 래치하여 입력 데이터 NvDin를 출력한다. 데이터 선택부(150)는 풀업 인에이블 신호 ENP에 따라 입력 데이터 Din와 입력 데이터 NvDin 중 하나를 선택하여 입력신호 FFIN를 출력한다.
플립플롭(160)은 클록 인에이블 신호 CLKEN에 따라 입력신호 FFIN를 플립플롭시켜 지연신호 DFF를 출력한다. 정전기 방전부(170)는 입력 데이터 Din의 정전기 방전 기능을 수행한다. 즉, 정전기 방전부(170)는 입력 데이터 Din의 하이 피크 노이즈(High peak noise)를 제거하여 전압 레벨을 안정화시키기 위한 구성이다.
또한, 클록 제어부(180)는 풀 다운 인에이블 신호 ENN 및 풀업 인에이블 신호 ENP에 따라 클록 CLK을 제어하여 클록 인에이블 신호 CLKEN를 출력한다. 정전기 방전부(190)는 클록 CLK의 정전기 방전 기능을 수행한다. 즉, 정전기 방전부(190)는 클록 CLK의 하이 피크 노이즈(High peak noise)를 제거하여 전압 레벨을 안정화시키기 위한 구성이다.
데이터 천이 검출부(200)는 지연신호 DFF에서 데이터 천이 여부를 감지하여 데이터 천이 검출신호 DTD를 출력한다. 데이터 출력부(210)는 지연신호 DFF와, 래치 출력 인에이블 신호 ROE에 따라 출력 데이터 Dout를 선택적으로 출력한다.
그리고, 정전기 방전부(220)는 래치 출력 인에이블 신호 ROE의 정전기 방전 기능을 수행한다. 즉, 정전기 방전부(220)는 래치 출력 인에이블 신호 ROE의 하이 피크 노이즈(High peak noise)를 제거하여 전압 레벨을 안정화시키기 위한 구성이다.
도 7은 도 6의 입력 제어부(100)에 관한 상세 회로도이다.
입력 제어부(100)는 복수개의 낸드게이트 ND1,ND2와, 복수개의 인버터 IV9~12 및 NMOS트랜지스터 N1를 포함한다.
여기서, 낸드게이트 ND1는 지연신호 DFF와, 데이터 천이 검출신호 DTD 및 인버터 IV10에 의해 반전된 파워 온 리셋신호 POR를 낸드연산한다. 인버터 IV9는 낸드게이트 ND1의 출력을 반전하여 데이터 d를 출력한다.
그리고, 낸드게이트 ND2는 인버터 IV11에 의해 반전된 지연신호 DFF와, 데이터 천이 검출신호 DTD 및 인버터 IV10에 의해 반전된 파워 온 리셋신호 POR를 낸드연산한다. 인버터 IV12는 낸드게이트 ND2의 출력을 반전하여 데이터 db를 출력한다. NMOS트랜지스터 N1는 데이터 d 출력단과 데이터 db 출력단 사이에 연결되어 게이트 단자를 통해 파워 온 리셋신호 POR가 인가된다.
이러한 구성을 갖는 입력 제어부(100)의 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 파워 온 리셋신호 POR가 일정 전압 레벨에 도달하기 이전까지는 NMOS트랜지스터 N1가 턴 온 되어 데이터 d,db가 로우 전압 레벨로 출력된다. 그리고, 파워 온 리셋신호 POR가 로우 전압 레벨을 유지한 상태에서는 NMOS트랜지스터 N1가 턴 오프 된다. 또한, 지연신호 DFF의 레벨이 변경되기 이전까지는 데이터 d,db가 모두 로우 전압 레벨을 유지하게 된다.
그리고, 지연신호 DFF의 레벨이 천이하는 시점에서 데이터 천이 검출신호 DTD가 하이 전압 레벨로 천이하게 된다. 이에 따라, 데이터 천이 검출신호 DTD가 하이 전압 레벨을 유지하는 구간 동안 데이터 d,db 중 하나의 데이터 d가 하이 전압 레벨로 천이하게 된다. 이후에, 데이터 천이 검출신호 DTD가 로우 전압 레벨로 천이하게 될 경우 데이터 d가 로우 전압 레벨로 천이하게 된다.
도 9는 도 6의 저장부(110)에 관한 상세 회로도이다.
저장부(110)는 풀업부(111)와, 풀업 래치부(112)와, 입/출력부(113)와, 비휘발성 저장 커패시터부(114)와, 풀다운 래치부(115) 및 풀다운부(116)를 포함한다.
여기서, 풀업부(111)는 전원전압 VCC 인가단과 풀업 래치부(112) 사이에 연결되어 게이트 단자를 통해 풀업 인에이블 신호 ENP가 인가되는 PMOS트랜지스터 P1를 포함한다.
풀업 래치부(112)는 PMOS트랜지스터 P2,P3를 포함한다. PMOS트랜지스터 P2,P3는 PMOS트랜지스터 P1과 입/출력부(113) 사이에 연결되어 게이트 단자가 크로스 커플드 연결된다.
입/출력부(113)는 NMOS트랜지스터 N2,N3를 포함한다. 여기서, NMOS트랜지스터 N2는 비휘발성 데이터 Nv_d의 출력단과 데이터 d 출력단 사이에 연결되어 게이트 단자를 통해 데이터 천이 검출신호 DTD가 인가된다. 그리고, NMOS트랜지스터 N3는 비휘발성 데이터 Nv_db의 출력단과 데이터 db 출력단 사이에 연결되어 게이트 단자를 통해 데이터 천이 검출신호 DTD가 인가된다.
그리고, 비휘발성 저장 커패시터부(114)는 복수개의 비휘발성 강유전체 커패시터 FC5~FC8를 구비한다. 여기서, 비휘발성 강유전체 커패시터 FC5,FC6는 셀 플레이트 신호 CPL 인가단과 비휘발성 데이터 Nv_d,Nv_db의 출력단 사이에 각각 연결되고, 비휘발성 강유전체 커패시터 FC7,FC8는 비휘발성 데이터 Nv_d,Nv_db의 출력단과 접지전압단 사이에 각각 연결된다.
풀다운 래치부(115)는 NMOS트랜지스터 N4,N5를 포함한다. 여기서, NMOS트랜지스터 N4,N5는 비휘발성 저장 커패시터부(114)와 NMOS트랜지스터 N6 사이에 연결되어 게이트 단자가 크로스 커플드 연결된다. 풀다운부(116)는 풀다운 래치부(115)와 접지전압단 사이에 연결되어 게이트 단자를 통해 풀다운 인에이블 신호 ENN가 인가되는 NMOS트랜지스터 N6를 포함한다.
도 10은 도 6의 저장 제어부(120)에 관한 상세 회로도이다.
저장 제어부(120)는 노아게이트 NOR1와, 낸드게이트 ND3 및 복수개의 인버터 IV13~IV22를 포함한다. 여기서, 지연부(121)는 인버터 IV14,IV15를 포함한다. 그리고, 지연부(122)는 복수개의 인버터 IV18~IV21를 포함한다.
노아게이트 NOR1는 데이터 천이 검출신호 DTD와 파워 천이 검출신호 PTD를 노아연산한다. 인버터 IV13는 노아게이트 NOR1의 출력을 반전하여 셀 플레이트 신호 CPL를 출력한다.
지연부(121)는 셀 플레이트 신호 CPL를 일정시간 지연하여 풀다운 인에이블 신호 ENN를 출력한다. 인버터 IV16는 풀다운 인에이블 신호 ENN를 반전하여 풀업 인에이블 신호 ENP를 출력한다.
그리고, 지연부(122)는 파워-온 리셋신호 POR를 일정시간 지연하여 출력한다. 또한, 낸드게이트 ND3는 인버터 IV17에 의해 반전된 파워-온 리셋신호 POR와, 지연부(122)의 출력을 낸드연산한다. 인버터 IV22는 낸드게이트 ND3의 출력을 반전하여 파워 천이 검출신호 PTD를 출력한다.
전원이 턴온 된 상태에서는 파워 온 리셋신호 POR에 따라 파워 천이 검출신호 PTD가 발생하게 된다. 파워 천이 검출신호 PTD가 발생하게 되면 풀다운 인에이블 신호 ENN, 풀업 인에이블 신호 ENP 및 셀 플레이트 신호 CPL가 발생하게 된다.
즉, 전원이 온 된 상태에서는 데이터 복구 동작을 수행하게 된다. 여기서, 파워 천이 검출신호 PTD는 파워 온 리셋신호 POR의 천이 여부를 검출하는 신호이다. 정상적인 전원전압 구간에서는 클록 CLK에 의해 데이터 천이 검출신호 DTD가 발생하게 되어 새로운 데이터를 라이트 하게 된다.
이러한 구성을 갖는 저장 제어부(120)의 동작을 도 11 및 도 12의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 도 11에서와 같이, 파워-온 리셋신호 POR의 전압 레벨이 서서히 상승하다가 로우 전압 레벨로 천이할 경우, 파워 천이 검출신호 PTD가 지연부(122)의 지연시간 만큼 지연되어 하이 레벨을 유지하게 된다.
이때, 셀 플레이트 신호 CPL는 파워 온 리셋신호 POR가 하이 레벨로 천이하는 시점에서 하이 레벨로 천이하게 되고, 파워 온 리셋신호 POR가 로우 레벨로 천이하는 시점에서 로우 레벨로 천이하게 된다.
또한, 파워-온 리셋신호 POR의 전압 레벨이 상승할 경우 풀업 인에이블 신호 ENP가 서서히 상승하게 되어, 파워-온 리셋신호 POR가 로우 레벨로 천이하는 시점에서 풀업 인에이블 신호 ENP가 하이 레벨을 유지하게 된다.
그리고, 파워 천이 검출신호 PTD가 하이 전압 레벨로 천이한 후 일정 시간이 지나게 되면, 풀다운 인에이블 신호 ENN가 하이 레벨로 천이하게 된다. 그리고, 풀다운 인에이블 신호 ENN가 하이 레벨로 천이할 경우 풀업 인에이블 신호 ENP가 로우 레벨로 천이하게 된다.
반면에, 도 12에서와 같이 지연신호 DFF의 데이터 레벨이 천이하는 경우 데이터 천이 검출신호 DTD가 하이 전압 레벨로 천이하게 된다. 이때, 셀 플레이트 신호 CPL가 하이 레벨로 천이하게 된다. 그리고, 데이터 천이 검출 신호 DTD가 다시 로우 레벨로 천이하게 되면, 셀 플레이트 신호 CPL가 로우 레벨로 천이하게 된다.
이때, 데이터 천이 검출신호 DTD가 하이 전압 레벨로 천이한 후 일정 시간이 지나게 되면, 풀다운 인에이블 신호 ENN가 하이 레벨로 천이하게 된다. 그리고, 풀다운 인에이블 신호 ENN가 하이 레벨로 천이할 경우 풀업 인에이블 신호 ENP가 로우 레벨로 천이하게 된다.
도 13은 도 6의 래치부(140)에 관한 상세 회로도이다.
래치부(140)는 PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N7~N10를 포함한다. 여기서, PMOS트랜지스터 P4,P5는 전원전압단과 입력 데이터 NvDinb, NvDin의 출력단 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된다.
그리고, NMOS트랜지스터 N7,N8는 PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N11 사이에 각각 연결되어 게이트 단자를 통해 비휘발성 데이터 Nv_d,Nv_db가 인가된다. NMOS트랜지스터 N9,N10는 PMOS트랜지스터 P4,P5와 접지전압단 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된다. 또한, NMOS트랜지스터 N11는 NMOS트랜지스터 N7,N8와 접지전압단 사이에 연결되어 게이트 단자를 통해 풀다운 인에이블 신호 ENN가 인가된다.
이러한 구성을 갖는 래치부(140)는 풀다운 인에이블 신호 ENN가 하이 레벨인 구간 동안 활성화된다. 즉, NMOS트랜지스터 N7,N8의 게이트 단자에 비휘발성 데이터 Nv_d,Nv_db가 입력되면, 출력 노드의 입력 데이터 NvDinb, NvDin 값을 새롭게 설정하게 된다. 그리고, 풀다운 인에이블 신호 ENN가 로우 레벨인 구간 동안 래치부(140)는 입력 데이터 NvDinb, NvDin를 래치하게 된다.
도 14는 도 6의 데이터 선택부(150)에 관한 상세 회로도이다.
데이터 선택부(150)는 전송수단으로 전송게이트 T1,T2와, 인버터 IV23를 포함한다. 여기서, 전송 게이트 T1는 풀업 인에이블 신호 ENP가 로우 레벨일 경우 턴 온 되어 입력 데이터 NvDin를 입력신호 FFIN로 출력하게 된다. 이때, 전송게이트 T2는 턴오프 상태를 유지하게 된다.
반면에, 전송 게이트 T2는 풀업 인에이블 신호 ENP가 하이 레벨일 경우 턴 온되어 외부의 입력 데이터 Din를 입력신호 FFIN로 출력하게 된다. 이때, 전송게이트 T1는 턴오프 상태를 유지하게 된다.
도 15는 도 6의 플립플롭(160)에 관한 상세 회로도이다.
플립플롭(160)은 전송게이트 T3~T6와, 인버터 IV24~IV28 및 노아게이트 NOR2를 포함한다.
여기서, 전송게이트 T3는 클록 인에이블 신호 CLKEN에 따라 입력신호 FFIN를 선택적으로 출력한다. 즉, 전송게이트 T3는 클록 인에이블 신호 CLKEN가 로우 레벨일 경우 입력신호 FFIN를 출력하게 된다.
반면에, 전송 게이트 T4와, 인버터 IV25,IV26는 클록 인에이블 신호 CLKEN에 따라 전송게이트 T3의 출력을 래치한다. 즉, 전송게이트 T4는 클록 인에이블 신호 CLKEN가 하이 레벨일 경우 래치된 신호를 출력하게 된다.
그리고, 전송게이트 T5는 클록 인에이블 신호 CLKEN에 따라 인버터 IV25의 출력을 선택적으로 출력한다. 즉, 전송게이트 T5는 클록 인에이블 신호 CLKEN가 하이 레벨일 경우 인버터 IV25의 출력신호를 출력하게 된다.
반면에, 전송 게이트 T6와, 노아게이트 NOR2 및 인버터 IV28는 파워-온 리셋신호 POR에 따라 전송게이트 T5의 출력을 래치한다. 즉, 전송게이트 T6는 클록 인에이블 신호 CLKEN가 로우 레벨일 경우 지연신호 DFF를 출력한다.
전원이 정상적인 레벨에 도달한 상태에서는 파워 온 리셋신호 POR는 로우 레벨을 유지하게 된다. 따라서, 정상적인 전원이 인가된 상태에서는 클록 인에이블 신호 CLKEN가 로우 레벨에서 하이 레벨로 천이할 경우 입력신호 FFIN가 지연신호 DFF로 전달된다. 그리고, 클록 인에이블 신호 CLKEN가 하이 레벨에서 로우 레벨로 천이할 경우 입력신호 FFIN를 래치하게 된다.
도 16은 도 6의 클록 제어부(180)에 관한 상세 회로도이다.
클록 제어부(180)는 지연부(181)와, 낸드게이트 ND4와, 노아게이트 NOR3 및 인버터 IV31,IV32를 포함한다. 여기서, 지연부(181)는 풀다운 인에이블 신호 ENN를 인버터 IV29,IV30의 지연시간만큼 지연하여 지연신호 ENN_d를 출력한다.
그리고, 낸드게이트 ND4는 풀업 인에이블 신호 ENP와, 클록 CLK을 낸드연산한다. 노아게이트 NOR3는 지연신호 ENN_d와, 인버터 IV31의 출력을 노아연산한다. 인버터 IV32는 노아게이트 NOR3의 출력을 반전하여 클록 인에이블 신호 CLKEN를 출력한다.
이러한 구성을 갖는 클록 제어부(180)는 풀업 인에이블 신호 ENP와 클록 CLK을 논리곱하여, 파워 온 리셋 신호 POR에 의해 풀업 인에이블 신호 ENP가 로우 레벨로 동작하는 구간 동안에는 외부의 클록 CLK 신호가 입력되지 않도록 한다.
또한, 파워 온 리셋신호 POR에 의해 데이터 복구 동작이 수행되면, 지연신호 ENN_d를 이용하여 클록 인에이블 신호 CLKEN를 하이 레벨로 활성화시키게 된다. 이에 따라, 복구된 데이터를 지연신호 DFF에 의해 래치하게 된다.
도 17은 도 6의 데이터 천이 검출부(200)에 관한 동작 파형도이다.
먼저, 풀업 인에이블 신호 ENP가 하이 레벨로 활성화되면, 데이터 선택부(150)는 입력 데이터 Din를 입력신호 FFIN로 출력하게 된다. 그리고, 플립플롭(160)은 클록 인에이블 신호 CLKEN가 하이 레벨로 천이하는 시점에서 지연신호 DFF를 출력한다.
데이터 천이 검출부(200)는 이러한 지연신호 DFF의 천이 시점을 검출하여, 지연신호 DFF의 레벨이 변경될 경우 펄스 형태의 데이터 천이 검출신호 DTD를 출력하게 된다.
도 18은 도 6의 데이터 천이 검출부(200)에 관한 상세 회로도이다.
데이터 천이 검출부는 지연부(201)와, 인버터 IV33~IV35와, 낸드게이트 ND5 와, 노아게이트 NOR4,NOR5를 포함한다.
여기서, 지연부(201)는 지연신호 DFF를 일정시간 지연하여 노드 A에 출력한다. 낸드게이트 ND5는 노드 B와 지연신호 DFF를 낸드연산한다. 노아게이트 NOR4는 노드 B의 출력과 지연신호 DFF를 노아연산한다.
그리고, 노아게이트 NOR5는 인버터 IV34의 출력과 노아게이트 NOR4의 출력을 노아연산한다. 인버터 IV35는 노아게이트 NOR5의 출력을 반전하여 데이터 천이 검출신호 DTD를 출력한다.
이러한 구성을 갖는 데이터 천이 검출부(200)의 동작 과정을 도 19의 동작 파형도를 참조하여 설명하면 다음과 같다.
지연부(201)는 지연신호 DFF를 일정 시간 지연하여 노드 A에 출력한다. 노드 A의 신호는 인버터 IV33에 의해 반전되어 노드 B에 출력된다. 이에 따라, 인버터 IV34의 출력과 노아게이트 NOR4의 출력이 오아 연산되어 데이터 천이 검출신호 DTD가 출력된다.
즉, 지연신호 DFF가 로우 레벨이 되는 시점부터 노드 B의 신호가 하이 레벨로 천이하는 시점 이전까지의 펄스 폭을 갖는 데이터 천이 검출신호 DTD가 출력된다.
도 20은 도 6의 데이터 출력부(210)에 관한 상세 회로도이다.
데이터 출력부(210)는 인버터 IV36,IV37와, PMOS트랜지스터 P6,P7 및 NMOS트랜지스터 N12,N13를 포함한다.
여기서, PMOS트랜지스터 P6는 전원전압 VCC 인가단과 PMOS트랜지스터 P7 사이에 연결되어 게이트 단자를 통해 인버터 IV36에 의해 반전된 래치 출력 인에이블 신호 ROE가 인가된다. 그리고, PMOS트랜지스터 P7는 PMOS트랜지스터 P6와 출력 데이터 Dout의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV37에 의해 반전된 지연신호 DFF가 인가된다.
또한, NMOS트랜지스터 N12는 출력 데이터 Dout의 출력단과 NMOS트랜지스터 N13 사이에 연결되어 게이트 단자를 통해 인버터 IV37에 의해 반전된 지연신호 DFF가 인가된다. 그리고, NMOS트랜지스터 N13는 NMOS트랜지스터 N12와 접지전압단 사이에 연결되어 게이트 단자를 통해 래치 출력 인에이블 신호 ROE가 인가된다.
이러한 구성을 갖는 데이터 출력부(210)는 래치 출력 인에이블 신호 ROE가 하이 레벨로 인가되고 지연신호 DFF가 하이 레벨로 천이할 경우 PMOS트랜지스터 P6,P7가 턴온되어 출력 데이터 Dout가 하이 레벨로 출력된다.
반면에, 데이터 출력부(210)는 래치 출력 인에이블 신호 ROE가 하이 레벨로 인가되고 지연신호 DFF가 로우 레벨로 천이할 경우 NMOS트랜지스터 N12,N13가 턴온되어 출력 데이터 Dout가 로우 레벨로 출력된다.
또한, 데이터 출력부(210)는 래치 출력 인에이블 신호 ROE가 로우 레벨로 인가될 경우, 출력 데이터 Dout가 하이 임피던스(High-Z) 상태로 출력된다.
도 21은 도 6의 데이터 출력부(210)에 관한 다른 실시예이다.
데이터 출력부(210)는 스위치 조정부 SW_C와, 스위칭부(211)를 포함한다. 여기서, 스위치 조정부 SW_C는 지연신호 DFF와 래치 출력 인에이블 신호 ROE를 앤드연산하여 출력 데이터 Dout를 출력하는 앤드게이트 AND1를 포함한다. 그리고, 스위칭부(211)는 단자 SWT1,SWB1 사이에 연결되어 게이트 단자를 통해 출력 데이터 Dout가 인가되는 NMOS트랜지스터 N14를 포함한다.
여기서, 단자 SWT1,SWB1는 전류의 흐름을 단속하는 입출력 단자를 나타낸다. 즉, 입력 노드 또는 출력 노드에 흐르는 입/출력 전류를 단속하기 위한 스위치 소자이다.
예를 들어, 출력 데이터 Dout가 하이 레벨로 인가될 경우 NMOS트랜지스터 N14가 턴온되어 단자 SWT1,SWB1가 쇼트(Short) 상태가 된다. 즉, NMOS트랜지스터 N14가 턴온되어 단자 SWT1,SWB1 사이가 연결된다. 이에 따라, 해당하는 노드에 전류를 공급할 수 있도록 한다.
반면에, 출력 데이터 Dout가 로우 레벨로 인가될 경우 NMOS트랜지스터 N14가 턴오프되어 단자 SWT1,SWB1가 오픈(Open) 상태가 된다. 즉, NMOS트랜지스터 N14가 턴오프 되어 단자 SWT1,SWB1 사이의 연결이 차단된다. 이에 따라, 해당하는 노드에 전류가 공급되지 않도록 한다.
도 22는 도 6의 데이터 출력부(210)에 관한 또 다른 실시예이다.
데이터 출력부(210)는 스위치 조정부 SW_C와, 스위칭부(212)를 포함한다. 여기서, 스위치 조정부 SW_C는 지연신호 DFF와 래치 출력 인에이블 신호 ROE를 앤드연산하는 앤드게이트 AND2를 포함한다. 그리고, 스위칭부(212)는 단자 SWT1,SWB1 사이에 연결되어 게이트 단자를 통해 앤드게이트 AND2의 출력이 인가되는 PMOS트랜지스터 P8를 포함한다.
도 23은 도 6의 데이터 출력부(210)에 관한 또 다른 실시예이다.
데이터 출력부(210)는 스위치 조정부 SW_C와, 스위칭부(213)를 포함한다. 여기서, 스위치 조정부 SW_C는 지연신호 DFF와 래치 출력 인에이블 신호 ROE를 앤드연산하는 앤드게이트 AND3를 포함한다. 그리고, 스위칭부(213)는 단자 SWT1,SWB1 사이에 연결되어 베이스 단자를 통해 앤드게이트 AND3의 출력이 인가되는 바이폴라 정션 트랜지스터 B1를 포함한다.
도 24는 도 6의 데이터 출력부(210)에 관한 또 다른 실시예이다.
데이터 출력부(210)는 스위치 조정부 SW_C와, 스위칭부(214)를 포함한다. 여기서, 스위치 조정부 SW_C는 지연신호 DFF와 래치 출력 인에이블 신호 ROE를 앤드연산하는 앤드게이트 AND4를 포함한다. 그리고, 스위칭부(214)는 단자 SWT,SWB 사이에 병렬 연결되어 게이트 단자를 통해 앤드게이트 AND4의 출력이 공통으로 인가되는 복수개의 NMOS트랜지스터 N15,N16를 포함한다.
도 24의 실시예는 상호 연결하고자 하는 입/출력 노드가 여러 개일 경우 사용되어, 하나의 출력 데이터 Dout에 의해 복수개의 스위칭 소자가 턴온/턴오프 되도록 제어한다.
도 25는 도 6의 데이터 출력부(210)에 관한 또 다른 실시예이다.
데이터 출력부(210)는 스위치 조정부 SW_C와, 스위칭부(215)를 포함한다. 여기서, 스위치 조정부 SW_C는 지연신호 DFF와 래치 출력 인에이블 신호 ROE를 앤드연산하는 앤드게이트 AND5를 포함한다. 그리고, 스위칭부(215)는 단자 SWT,SWB 사이에 병렬 연결되어 게이트 단자를 통해 앤드게이트 AND5의 출력이 공통으로 인가되는 복수개의 PMOS트랜지스터 P9,P10를 포함한다.
도 26은 도 6의 데이터 출력부(210)에 관한 또 다른 실시예이다.
데이터 출력부(210)는 스위치 조정부 SW_C와, 스위칭부(216)를 포함한다. 여기서, 스위치 조정부 SW_C는 지연신호 DFF와 래치 출력 인에이블 신호 ROE를 앤드연산하는 앤드게이트 AND6를 포함한다. 그리고, 스위칭부(216)는 단자 SWT,SWB 사이에 병렬 연결되어 베이스 단자를 통해 앤드게이트 AND6의 출력이 공통으로 인가되는 복수개의 바이폴라 정션 트랜지스터 B2,B3를 포함한다.
도 27은 본 발명에 따른 비휘발성 래치 회로에 관한 동작 타이밍도이다.
먼저, t0 구간에서는 전원전압 VDD 레벨이 상승하게 되고, 이에 따라, 파워 온 리셋신호 POR의 전압 레벨이 함께 상승하게 된다.
이후에, t1 구간에서 전원전압 VDD이 상승하여 안정화된 전압 레벨에 도달할 경우 파워 온 리셋신호 POR가 로우 레벨로 천이하게 된다. 파워 온 리셋신호 POR가 로우 레벨로 천이하게 되면 저장 제어부(120)의 파워 천이 검출신호 PTD가 하이 레벨로 천이하여 지연부(122)의 지연시간 동안 하이 레벨을 유지하게 된다.
그리고, 파워 온 리셋신호 POR가 활성화되면 셀 플레이트 신호 CPL가 이를 감지하여 하이 레벨로 천이한다. 이때, 풀업 인에이블 신호 ENP가 하이 레벨이 되고, 풀다운 인에이블 신호 ENN가 로우 레벨이 된다.
따라서, 비휘발성 저장 커패시터부(114)의 비휘발성 강유전체 커패시터 FC5,FC6에 저장된 차지가 비휘발성 강유전체 커패시터 FC7,FC8의 커패시턴스 로드에 의해 셀 양단 노드에 전압차를 발생시킨다.
이후에, t2 구간에서 노드의 양단에 충분한 전압차가 발생하게 되면, 풀업인에이블 신호 ENP가 로우로 활성화되어 PMOS트랜지스터 P1이 턴온되고, 풀다운 인에이블 신호 ENN가 하이로 활성화되어 NMOS트랜지스터 N6가 턴온된다. 이에 따라, 풀업 래치부(112), 풀다운 래치부(115)에 의해 셀 양단 노드의 비휘발성 데이터 Nv_d,Nv_db를 증폭하게 된다.
이어서, t3 구간에서 비휘발성 데이터 Nv_d,Nv_db의 증폭이 완료되면 파워 천이 검출신호 PTD와 셀 플레이트 신호 CPL가 다시 로우 레벨로 천이되어 파괴되었던 불휘발성 강유전체 커패시터 FC5 또는 불휘발성 강유전체 커패시터 FC6의 하이 데이터를 복구하게 된다.
그리고, 지연부(181)의 지연시간 이후에 지연신호 ENN_d가 하이 레벨로 활성화되면, 이에 동기하여 클록 인에이블 신호 CLKEN가 활성화된다. 또한, 클록 인에이블 신호 CLKEN가 하이 레벨로 활성화되면 지연신호 DFF가 하이 레벨로 천이하게 된다.
다음에, t4 구간에서 풀업 인에이블 신호 ENP가 다시 하이 레벨로 천이하고, 풀다운 인에이블 신호 ENN가 로우 레벨로 천이하게 된다.
이후에, t5 구간에서 지연신호 ENN_d가 로우 레벨로 천이하게 될 경우, 클록 인에이블 신호 CLKEN가 로우 레벨로 천이하게 된다.
이어서, t6 구간에서 클록 CLK이 하이 레벨로 활성화될 경우 이에 동기하여 클록 인에이블 신호 CLKEN가 다시 하이 레벨로 천이하게 된다. 그리고, 클록 인에이블 신호 CLKEN가 하이 레벨로 활성화될 경우 지연신호 DFF가 천이하게 된다.
이러한 본 발명의 비휘발성 래치 회로는 FeRAM((Ferroelectric Random Access Memory), RFID(Radio Frequency Identification) 또는 임베디드 SOC(Embedded System On Chip) 등에 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명은 시스템의 동작 중에 발생하는 각종 상태를 비휘발성으로 저장하여 시스템이 다시 부팅(Booting) 될 경우 이전의 상태를 복원할 수 있도록 한다.
또한, 본 발명은 하드웨어적인 연결을 동작 속도가 빠른 비휘발성 래치 회로로 대체하여 시스템 성능을 개선할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 칩의 전력 소모 변화를 설명하기 위한 그래프.
도 2는 종래의 비휘발성 래치 회로에 관한 회로도.
도 3은 본 발명에 따른 비휘발성 래치 회로의 입출력 상태를 나타낸 구성도.
도 4 및 도 5는 도 3의 비휘발성 래치 회로의 동작 파형도.
도 6은 도 3의 비휘발성 래치 회로의 상세 구성도.
도 7은 도 6의 입력 제어부에 관한 상세 회로도.
도 8은 도 7의 입력 제어부에 관한 동작 파형도.
도 9는 도 6의 저장부에 관한 상세 회로도.
도 10은 도 6의 저장 제어부에 관한 상세 회로도.
도 11 및 도 12는 도 10의 저장 제어부에 관한 동작 파형도.
도 13은 도 6의 래치부에 관한 상세 회로도.
도 14는 도 5의 데이터 선택부에 관한 상세 회로도.
도 15는 도 6의 플립플롭에 관한 상세 회로도.
도 16은 도 6의 클록 제어부에 관한 상세 회로도.
도 17은 도 6의 데이터 천이 검출부에 관한 동작 파형도.
도 18은 도 6의 데이터 천이 검출부에 관한 상세 회로도.
도 19는 도 18의 데이터 천이 검출부에 관한 동작 파형도.
도 20은 도 6의 데이터 출력부에 관한 상세 회로도.
도 21 내지 도 26은 도 6의 데이터 출력부에 관한 다른 실시예들.
도 27은 본 발명에 따른 비휘발성 래치 회로의 동작 타이밍도.

Claims (22)

  1. 파워 온 리셋신호와, 데이터 천이 검출신호 및 지연신호에 따라 입력된 데이터를 제어하고, 제어신호에 따라 상기 데이터를 비휘발성 상태로 저장하고 래치하는 입력 제어수단;
    상기 제어신호에 따라 상기 입력 제어수단의 출력 및 입력 데이터 중 하나를 선택하고, 클록 인에이블 신호에 동기하여 상기 지연신호를 출력하는 데이터 제어수단;
    상기 파워 온 리셋신호와, 상기 데이터 천이 검출신호에 따라 상기 제어신호를 출력하는 저장 제어부;
    상기 제어신호와 클록을 제어하여 상기 클록 인에이블 신호를 출력하는 클록 제어부;
    상기 지연신호의 천이 여부를 검출하여 상기 데이터 천이 검출신호를 출력하는 데이터 천이 검출부; 및
    상기 지연신호 및 래치 출력 인에이블 신호에 따라 출력 데이터를 선택적으로 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  2. 제 1항에 있어서, 전원전압을 감지하여 상기 파워 온 리셋신호를 출력하는 파워 온 리셋부를 더 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  3. 제 1항에 있어서, 상기 입력 제어수단은
    상기 파워 온 리셋신호와, 상기 데이터 천이 검출신호 및 상기 지연신호에 따라 상기 데이터의 입력을 제어하는 입력 제어부;
    상기 데이터 천이 검출신호와, 상기 제어신호에 따라 상기 데이터를 비휘발성 상태로 저장하고 비휘발성 데이터를 출력하는 저장부; 및
    상기 비휘발성 데이터를 래치하는 래치부를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  4. 제 3항에 있어서, 상기 입력 제어부는
    상기 파워 온 리셋신호가 하이 레벨일 경우 상기 데이터를 로우 전압 레벨로 출력하고, 상기 데이터 천이 검출신호가 천이하는 구간동안 상기 데이터의 레벨이 변경되는 것을 특징으로 하는 비휘발성 래치 회로.
  5. 제 3항에 있어서, 상기 저장부는 상기 데이터 천이 검출신호의 활성화시 상기 데이터를 비휘발성 강유전체 커패시터에 저장하는 것을 특징으로 하는 비휘발성 래치 회로.
  6. 제 3항에 있어서, 상기 래치부는
    상기 제어신호가 인가되는 풀다운 수단;
    상기 비휘발성 데이터에 따라 출력되는 데이터의 레벨을 설정하는 모스 트랜지스터쌍; 및
    상기 비휘발성 데이터를 래치하는 래치수단을 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  7. 제 1항에 있어서, 상기 데이터 제어수단은
    상기 제어신호에 따라 상기 입력 제어수단의 출력 및 입력 데이터 중 하나를 선택하는 데이터 선택부; 및
    상기 클록 인에이블 신호에 따라 상기 데이터 선택부의 출력을 플립플롭시켜 상기 지연신호를 출력하는 플립플롭을 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  8. 제 7항에 있어서, 상기 데이터 선택부는
    상기 제어신호가 로우 레벨일 경우 상기 입력 제어수단의 출력을 선택하고, 상기 제어신호가 하이 레벨일 경우 상기 입력 데이터를 선택하여 출력하는 것을 특징으로 하는 비휘발성 래치 회로.
  9. 제 7항에 있어서, 상기 플립플롭은
    상기 클록 인에이블 신호로 하이 레벨로 천이할 경우 상기 데이터 선택부의 출력을 상기 지연신호로 출력하고, 상기 클록 인에이블 신호가 로우 레벨로 천이할 경우 상기 데이터 선택부의 출력을 래치하는 것을 특징으로 하는 비휘발성 래치 회로.
  10. 제 1항에 있어서,
    상기 입력 데이터의 노이즈를 제거하는 제 1정전기 방전부;
    상기 클록의 노이즈를 제거하는 제 2정전기 방전부; 및
    상기 래치 출력 인에이블 신호의 노이즈를 제거하는 제 3정전기 방전부를 더 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  11. 제 1항에 있어서, 상기 저장 제어부는
    전원이 인가된 상태에서 상기 제어신호를 출력하고, 상기 지연신호가 천이하는 경우 상기 데이터 천이 검출신호에 따라 상기 제어신호를 출력하는 것을 특징으로 하는 비휘발성 래치 회로.
  12. 제 1항에 있어서, 상기 클록 제어부는
    상기 제어신호와 상기 클록이 동시에 활성화되는 구간에서 상기 클록 인에이블 신호를 활성화시켜 출력하는 것을 특징으로 하는 비휘발성 래치 회로.
  13. 제 1항에 있어서, 상기 데이터 천이 검출부는
    상기 지연신호의 레벨 변화가 발생할 경우 상기 데이터 천이 검출신호를 펄스 형태로 출력하는 것을 특징으로 하는 비휘발성 래치 회로.
  14. 제 1항에 있어서, 상기 데이터 출력부는
    상기 래치 출력 인에이블 신호가 하이 레벨인 상태에서 상기 지연신호에 따라 상기 출력 데이터를 출력하고, 상기 래치 출력 인에이블 신호가 로우 레벨이면 상기 출력 데이터를 하이 임피던스 상태로 출력하는 것을 특징으로 하는 비휘발성 래치 회로.
  15. 제 1항 또는 제 14항에 있어서, 상기 데이터 출력부는
    상기 래치 출력 인에이블 신호의 반전 신호에 따라 전원전압을 선택적으로 출력하는 제 1풀업 소자;
    상기 지연신호의 반전 신호에 따라 상기 제 1풀업 소자의 전압을 상기 출력 데이터로 출력하는 제 2풀업 소자;
    상기 래치 출력 인에이블 신호에 따라 접지전압을 선택적으로 출력하는 제 1풀다운 소자; 및
    상기 지연신호의 반전 신호에 따라 상기 제 2풀다운 소자의 전압을 상기 출력 데이터로 출력하는 제 2풀다운 소자를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  16. 제 1항 또는 제 14항에 있어서, 상기 데이터 출력부는
    상기 래치 출력 인에이블 신호와 상기 지연신호를 논리조합하여 상기 출력 데이터를 출력하는 스위치 조정부를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  17. 제 16항에 있어서, 상기 스위치 조정부는 앤드게이트를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  18. 제 16항에 있어서, 상기 출력 데이터에 따라 입/출력 노드에 흐르는 전류를 제어하는 스위칭부를 더 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  19. 제 18항에 있어서, 상기 스위칭부는 상기 전류가 공급되는 제 1단자와 제 2단자 사이에 연결되어 게이트 단자를 통해 상기 출력 데이터가 인가되는 모스 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  20. 제 18항에 있어서, 상기 스위칭부는 상기 전류가 공급되는 복수개의 제 1단자와 복수개의 제 2단자 사이에 각각 연결되어 공통 게이트 단자를 통해 상기 출력 데이터가 인가되는 복수개의 모스 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  21. 제 18항에 있어서, 상기 스위칭부는 상기 전류가 공급되는 제 1단자와 제 2단자 사이에 연결되어 베이스 단자를 통해 상기 출력 데이터가 인가되는 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
  22. 제 18항에 있어서, 상기 스위칭부는 상기 전류가 공급되는 복수개의 제 1단자와 복수개의 제 2단자 사이에 각각 연결되어 공통 베이스 단자를 통해 상기 출력 데이터가 인가되는 복수개의 바이폴라 정션 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 래치 회로.
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