KR100914605B1 - Method for manufacturing of silicon wafer improved in nanotopography - Google Patents
Method for manufacturing of silicon wafer improved in nanotopographyInfo
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Abstract
본 발명은 나노토포그라피가 개선된 웨이퍼 제조 방법에 관한 것으로, 잉곳으로부터 웨이퍼를 제조하는 방법에 있어서, 잉곳을 웨이퍼 형태로 얇게 절단하는 슬라이싱 공정; 절단된 웨이퍼의 양면을 연마하는 래핑 공정; 래핑된 웨이퍼의 불순물 및 데미지를 제거하는 에칭 공정; 및 에칭된 웨이퍼 표면을 경면 연마하는 폴리싱 공정을 포함하되, 에칭 공정 다음에 진행되는 웨이퍼 표면을 연삭하는 그라인딩 공정이 생략되는 것을 특징으로 한다. 본 발명에 의하면 그라인딩 공정을 생략함으로써, 웨이퍼의 나노토포그라피(Nanotopography)를 개선할 수 있다.The present invention relates to a method for manufacturing a wafer with improved nanotopography, the method of manufacturing a wafer from an ingot, the method comprising: a slicing process of cutting the ingot thinly in the form of a wafer; A lapping process of polishing both sides of the cut wafer; An etching process for removing impurities and damage of the wrapped wafer; And a polishing process for mirror polishing the etched wafer surface, wherein the grinding process for grinding the wafer surface following the etching process is omitted. According to the present invention, by omitting the grinding process, nanotopography of the wafer can be improved.
Description
본 발명은 웨이퍼 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼의 나노토포그라피(Nanotopography)를 개선할 수 있는 웨이퍼 제조 방법에 관한 것이다.The present invention relates to a wafer manufacturing method, and more particularly, to a wafer manufacturing method capable of improving nanotopography of a wafer.
웨이퍼는 반도체에 소요되는 공정 재료의 절반 이상을 차지한다는 외형적 측면뿐 아니라, 반도체 소자 기술 자체가 웨이퍼의 물성과 불가분의 관계에 있다는 점에서 그 중요성이 매우 크다. 웨이퍼는 메모리 소자, 시스템 LSI(Large Scale Integrated) 소자 등 반도체 소자의 종류에 따라 달라질 뿐만 아니라, 메모리와 같은 동일 소자에서도 128M, 256M 등 집적도에 따라 요구되는 품질이 달라진다. 이러한 반도체소자에 따라 요구되는 품질 평가항목은 종래에는 소자의 전기적 특성에 따른 저항이나 집적도에 따른 평탄도 등의 몇 가지 항목에 국한되어 있었다.In addition to the external aspect that the wafer takes up more than half of the process material required for the semiconductor, the semiconductor device technology itself is very important in that it is inseparable from the physical properties of the wafer. Wafers not only vary depending on the types of semiconductor devices such as memory devices and system large scale integrated (LSI) devices, but also the required quality varies depending on the degree of integration, such as 128M and 256M, in the same device as the memory. Quality evaluation items required by such semiconductor devices have conventionally been limited to a few items such as resistance according to the electrical characteristics of the device and flatness according to the degree of integration.
그러나, 최근에는 열처리, 소자 격리, 컨택 형성, 금속배선 형성 등의 반도체 공정 특징에 따라 최적화된 웨이퍼의 품질이 요구되고 있으며, 또한 CMP(Chemical Mechanical Polishing), STI(Shallow Trench Isolation) 등과 같이 신규 채용되는 공정에 따라 나노토포그라피(Nanotopography)와 같은 새로운 품질 항목들이 요구되고 있다.However, in recent years, optimized wafer quality is required in accordance with semiconductor process characteristics such as heat treatment, device isolation, contact formation, and metallization, and new adoption such as CMP (Chemical Mechanical Polishing) and STI (Shallow Trench Isolation) Depending on the process, new quality items such as nanotopography are required.
이러한 나노토포그라피는 웨이퍼 평탄도(Flatness)와 표면거칠기(Roughness) 사이의 표면결정인자로, 웨이퍼 후면의 미세굴곡에 의하여 그 품질 특성이 결정되어지는 인자이기도 하다. 최근의 반도체 공정에서는 나노토포그라피의 중요성이 매우 커지고 있으며, 웨이퍼 후면의 미세굴곡을 제어하는 여러 방법에 대한 고찰 및 새로운 방법에 대한 연구가 진행되고 있다.Such nanotopography is a surface determinant between wafer flatness and roughness, and is also a factor in which quality characteristics are determined by fine bends on the back surface of the wafer. In the recent semiconductor process, the importance of nanotopography has become very important, and many methods for controlling fine bends on the back side of the wafer have been studied and new methods have been studied.
도 1은 종래의 웨이퍼를 제조하는 방법을 설명하기 위한 공정 흐름도, 도 2는 종래 기술에 따른 그라인딩 공정 후 웨이퍼 표면의 경면 이미지 사진이다.1 is a process flowchart for explaining a method of manufacturing a conventional wafer, Figure 2 is a mirror image of the surface of the wafer after the grinding process according to the prior art.
도면을 참조하면, 종래의 웨이퍼 제조 방법은 먼저, 소정의 단결정 잉곳을 슬라이싱(slicing)하여 웨이퍼 형태로 얇게 절단한다(S10). 이어서, 슬라이싱에서 발생한 데미지를 제거하고, 웨이퍼의 두께 및 평탄도 균일성을 얻기 위해 슬라이싱된 웨이퍼를 래핑(lapping)하여 양면을 연마한다(S20). 다음으로, 래핑으로 발생한 불순물이나 데미지를 산 또는 알칼리 용액 등으로 제거하는 에칭(S30)과 웨이퍼가 일정한 두께와 평탄도를 갖도록 웨이퍼 표면을 수 ㎛ 두께 이상 연삭하는 그라인딩(S40)을 거친다. 그리고 나서, 그라인딩에서 발생한 데미지를 완화하기 위한 에칭(S50)과 표면의 손상이나 평탄도를 향상시키기 위한 폴리싱(S60) 등의 단계를 거쳐 반도체 소자 제조용 웨이퍼로 생산된다.Referring to the drawings, in the conventional wafer manufacturing method, first, a predetermined single crystal ingot is sliced and sliced into thin wafers (S10). Subsequently, the damage generated in the slicing is removed, and the both surfaces are polished by lapping the sliced wafer in order to obtain uniform thickness and flatness of the wafer (S20). Next, etching (S30) for removing impurities or damage caused by lapping with an acid or alkaline solution, and grinding (S40) for grinding the wafer surface by several micrometers or more so that the wafer has a constant thickness and flatness. Then, the wafer is manufactured into a semiconductor device manufacturing wafer through a step of etching (S50) for alleviating damage caused by grinding and polishing (S60) for improving surface damage or flatness.
이와 같은, 종래의 방법의 경우에는 공정 진행이 웨이퍼의 평탄도 개선을 위해 결정이 되었다. 하지만, 반도체 소자 집적화가 가속화됨에 따라 웨이퍼의 평탄도 뿐만 아니라 보다 미세한 나노토포그라피의 중요성이 대두되고 있어 공정의 개선이 필요하다.In the case of this conventional method, process progress has been determined to improve the flatness of the wafer. However, as semiconductor device integration is accelerated, the importance of finer nanotopography as well as the flatness of wafers is on the rise.
또한, 종래 방법의 경우에는 나노토포그라피를 결정하는 인자로 폴리싱(S60)이 주로 거론되었으며, 나노토포그라피의 개선을 위해 폴리싱(S60)의 개선이 중심이 되었다. 하지만, 웨이퍼의 평탄도 개선을 위해 도입된 그라인딩(S40) 또한 웨이퍼의 나노토포그라피의 수준을 결정하는 중요한 공정이다.In addition, in the case of the conventional method, polishing (S60) has been mainly mentioned as a factor for determining nanotopography, and the improvement of polishing (S60) has been the center for improvement of nanotopography. However, the grinding (S40) introduced to improve the flatness of the wafer is also an important process for determining the level of nanotopography of the wafer.
즉, 이러한 그라인딩(S40)에서 웨이퍼와 휠(Wheel)간 상대 회전수 및 휠 메쉬(Mesh)의 조합이 맞지 않으면 휠마크가 발생하여 나노토포그라피 및 파티클 불량에 악영향을 미친다. 또한, 웨이퍼 척(chuck)의 오염 및 진공 등으로 인해 도 2에 도시된 바와 같이, 척마크가 발생하여 나노토포그라피를 악화시킬 수 있다는 문제점이 있다.That is, when the combination of the relative rotational speed between the wafer and the wheel and the wheel mesh in the grinding S40 does not match, wheel marks are generated, which adversely affects nanotopography and particle defects. In addition, as shown in FIG. 2 due to contamination and vacuum of the wafer chuck, a chuck mark may occur to deteriorate nanotopography.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 웨이퍼의 나노토포그라피(Nanotopography)를 개선할 수 있는 웨이퍼 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a wafer manufacturing method that can improve the nanotopography (wafer) of the wafer.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 웨이퍼 제조 방법은 그라인딩 공정을 생략하여 웨이퍼의 나노토포그라피를 개선하고, 그라인딩 공정이 생략되어도 그라인딩 공정에서의 평탄도 개선효과를 실현할 수 있는 웨이퍼 제조 방법을 제공한다.In order to achieve the above object, the wafer manufacturing method according to the present invention omits the grinding process to improve nanotopography of the wafer, and even if the grinding process is omitted, the wafer manufacturing method can realize the flatness improvement effect in the grinding process. To provide.
즉, 본 발명에 따른 웨이퍼 제조 방법은 잉곳으로부터 웨이퍼를 제조하는 방법에 있어서, 상기 잉곳을 웨이퍼 형태로 얇게 절단하는 슬라이싱 공정; 상기 절단된 웨이퍼의 양면을 연마하는 래핑 공정; 상기 래핑된 웨이퍼의 불순물 및 데미지를 제거하는 에칭 공정; 및 상기 에칭된 웨이퍼 표면을 경면 연마하는 폴리싱 공정을 포함하되, 상기 에칭 공정 다음에 진행되는 웨이퍼 표면을 연삭하는 그라인딩 공정이 생략되는 것을 특징으로 한다.That is, the wafer manufacturing method according to the present invention includes a method for manufacturing a wafer from an ingot, the method comprising: a slicing process of cutting the ingot thinly in the form of a wafer; A lapping process of polishing both sides of the cut wafer; An etching process of removing impurities and damage of the wrapped wafer; And a polishing process for mirror-polishing the etched wafer surface, wherein the grinding process for grinding the wafer surface following the etching process is omitted.
또한, 상기 슬라이싱 공정에서 웨이퍼 형태로 절단되는 잉곳의 두께는, 상기 그라인딩 공정을 행하는 경우에 상기 그라인딩 공정에서 제거되는 웨이퍼 두께만큼 얇아지는 것이 바람직하다.In addition, it is preferable that the thickness of the ingot cut in the form of a wafer in the slicing process is as thin as the thickness of the wafer removed in the grinding process when the grinding process is performed.
또는, 상기 래핑 공정에 의해 제거되는 웨이퍼의 두께는, 상기 그라인딩 공정을 행하는 경우에 상기 그라인딩 공정에서 제거되는 웨이퍼 두께만큼 더 커지는 것이 바람직하다.Alternatively, it is preferable that the thickness of the wafer removed by the lapping step is larger by the thickness of the wafer removed in the grinding step when the grinding step is performed.
한편, 상기 폴리싱 공정은, 상기 웨이퍼의 평탄도를 개선하고, 두께를 제어하는 양면 폴리싱 공정; 및 상기 웨이퍼의 파티클(Particle) 및 나노토포그라피를 제어하는 파이널 폴리싱 공정을 포함하는 것이 바람직하며, 상기 폴리싱 공정에서 경면 연마에 의해 제거되는 웨이퍼의 두께는, 상기 그라인딩 공정을 행하는 경우에 상기 그라인딩 공정에서 제거되는 웨이퍼 두께만큼 더 커지는 것이 바람직하다.On the other hand, the polishing process, the two-side polishing process for improving the flatness of the wafer, the thickness control; And a final polishing process for controlling particles and nanotopography of the wafer, wherein the thickness of the wafer removed by mirror polishing in the polishing process is the grinding process when the grinding process is performed. It is desirable to be larger by the thickness of the wafer removed at.
또한, 상기 에칭 공정에서 식각에 의해 제거되는 웨이퍼의 제거량은, 상기 그라인딩 공정을 행하는 경우에 에칭 공정에서 식각에 의해 제거되는 웨이퍼의 제거량보다 적은 것이 바람직하며, 상기 에칭 공정에서 사용되는 용액은 NaOH인 것이 바람직하다.In addition, the removal amount of the wafer removed by etching in the etching process is preferably less than the removal amount of the wafer removed by etching in the etching process when the grinding process is performed, and the solution used in the etching process is NaOH. It is preferable.
본 발명에 의하면, 웨이퍼 제조 공정에서 그라인딩 공정을 생략함으로써, 웨이퍼 제조 공정이 단순해지고, 웨이퍼의 나노토포그라피를 개선할 수 있다는 효과가 있다.According to the present invention, by omitting the grinding step in the wafer manufacturing step, the wafer manufacturing step is simplified, and there is an effect that the nanotopography of the wafer can be improved.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다. The following drawings, which are attached to this specification, illustrate exemplary embodiments of the present invention, and together with the detailed description of the present invention serve to further understand the technical spirit of the present invention, the present invention includes matters described in such drawings. It should not be construed as limited to.
도 1은 종래의 웨이퍼를 제조하는 방법을 설명하기 위한 공정 흐름도이다.1 is a process flowchart for explaining a method of manufacturing a conventional wafer.
도 2는 종래 기술에 따른 그라인딩 공정 후 웨이퍼 표면의 경면 이미지 사진이다.2 is a mirror image of the wafer surface after the grinding process according to the prior art.
도 3은 본 발명에 따른 웨이퍼를 제조하는 방법을 설명하기 위한 공정 흐름도이다.3 is a process flowchart for explaining a method of manufacturing a wafer according to the present invention.
도 4는 본 발명에 따른 웨이퍼 제조 방법에서, 폴리싱 공정의 제거율에 따른 65㎚ 크기의 파티클수를 나타낸 그래프이다.4 is a graph showing the number of particles having a size of 65 nm according to the removal rate of the polishing process in the wafer manufacturing method according to the present invention.
도 5는 그라인딩 공정의 적용 유무에 따른 웨이퍼 표면의 나노맵을 나타내는 사진이다.5 is a photograph showing a nanomap of the wafer surface with or without the grinding process.
도 6은 그라인딩 공정의 적용 유무에 따른 웨이퍼의 반경 방향 나노 프로파일(Nano Profile)이다.FIG. 6 is a radial Nano Profile of a wafer with and without a grinding process. FIG.
도 7은 그라인딩 공정의 적용 유무에 따른 나노토포그라피의 개선효과를 나타낸 그래프이다.Figure 7 is a graph showing the improvement effect of nanotopography with or without the grinding process.
이하에서는 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
도 3은 본 발명에 따른 웨이퍼를 제조하는 방법을 설명하기 위한 공정 흐름도이다.3 is a process flowchart for explaining a method of manufacturing a wafer according to the present invention.
도 3을 참조하면, 본 발명에 따른 웨이퍼 제조 방법은 단결정 잉곳을 슬라이싱(slicing)하여 웨이퍼 형태로 얇게 절단하는 슬라이싱 공정(S100), 슬라이싱 공정(S100)에서 발생한 데미지를 제거하고 웨이퍼의 두께 및 평탄도 균일성을 얻기 위해 절단된 웨이퍼를 양면을 연마하는 래핑 공정(S200), 래핑 공정(S200)으로 발생한 불순물이나 데미지를 산 또는 알칼리 용액 등으로 제거하는 에칭 공정(S300), 및 표면의 손상이나 평탄도를 향상시키기 위해 웨이퍼의 표면을 경면 연마하는 폴리싱 공정을 포함하여 진행한다.Referring to FIG. 3, the wafer manufacturing method according to the present invention is a slicing process (S100) for slicing a single crystal ingot and cutting it thinly in the form of a wafer. Lapping process (S200) for polishing both sides of the cut wafer to obtain uniformity, etching process (S300) for removing impurities or damage generated by the lapping process (S200) with an acid or alkaline solution, or surface damage or It includes a polishing process for mirror polishing the surface of the wafer to improve the flatness.
이러한 본 발명에 따른 웨이퍼 제조 방법은 그라인딩 공정이 생략되기 때문에, 그라인딩 공정에서 제거되는 웨이퍼의 두께 보상을 위해 그라인딩의 제거율을 고려하여 다른 공정들을 진행할 수 있다. 여기서, 웨이퍼의 두께는 그 사용 목적에 따라 다양하며, 본 발명에 따른 웨이퍼의 제거율은 본 발명의 기술적 원리를 훼손하지 않는 범위내에서 유동적으로 다양하게 적용가능하다.Since the grinding process is omitted in the wafer manufacturing method according to the present invention, other processes may be performed in consideration of the removal rate of the grinding in order to compensate for the thickness of the wafer removed in the grinding process. Here, the thickness of the wafer is varied according to the purpose of use, and the removal rate of the wafer according to the present invention can be applied in various ways in a fluid manner without impairing the technical principles of the present invention.
먼저, 슬라이싱 공정(S100)에서는 그라인딩 공정의 제거율을 고려하여 웨이퍼를 절단하는 것이 바람직하다. 즉, 슬라이싱 공정(S100)에서 웨이퍼 형태로 절단되는 잉곳의 두께는 그라인딩 공정을 행하는 경우에 그라인딩 공정에서 제거되는 웨이퍼의 두께만큼 얇게 절단할 수 있다. 이 경우, 동일한 잉곳에서 기존 보다 많은 웨이퍼가 생산될 수 있다.First, in the slicing process (S100), it is preferable to cut the wafer in consideration of the removal rate of the grinding process. That is, the thickness of the ingot cut in the form of a wafer in the slicing process S100 may be thinly cut by the thickness of the wafer removed in the grinding process when the grinding process is performed. In this case, more wafers can be produced in the same ingot than before.
또는, 래핑 공정(S200)에서 제거율을 증가시켜 그라인딩 공정의 제거율을 보상할 수 있다. 즉, 래핑 공정(S200)에 의해 제거되는 웨이퍼의 두께가 그라인딩 공정을 행하는 경우에 그라인딩 공정에서 제거되는 웨이퍼 두께만큼 더 커지도록 래핑 공정(S200)을 진행할 수 있다.Alternatively, the removal rate of the grinding process may be compensated for by increasing the removal rate in the lapping process S200. In other words, when the thickness of the wafer removed by the lapping process S200 is performed by the lapping process, the lapping process S200 may be performed such that the thickness of the wafer removed by the lapping process S200 is greater than the thickness of the wafer removed by the grinding process.
한편, 래핑 공정(S200)을 진행한 후에는 래핑 공정(S200)에서 발생한 불순물이나 데미지를 제거하기 위해 에칭 공정(S300)을 실시하며, 에칭액으로 산 에칭, 알칼리 에칭, 산 에칭과 알칼리 에칭을 혼합하여 사용한다. 최근에는 웨이퍼의 평탄도 및 나노토포그라피 개선을 위해 알칼리 에칭을 진행하게 되는데, 알칼리 에칭시 웨이퍼에 에칭 피트(Etching Pit)가 남게 된다. 이러한 에칭 피트를 제거하기 위해 일반적으로 그라인딩 공정을 일정량 해주는데, 그라인딩 공정을 생략하면 에칭 피트가 제거되지 않아 파티클 불량을 야기하게 된다. 따라서, 본 발명과 같이 그라인딩 공정을 생략하는 경우에는 다음과 같이, 에칭 공정(S300) 또는 폴리싱 공정에서 에칭 피트를 제어할 필요가 있다.Meanwhile, after the lapping step S200 is performed, an etching step S300 is performed to remove impurities or damage generated in the lapping step S200, and an acid etching, an alkali etching, an acid etching, and an alkali etching are mixed with an etching solution. Use it. Recently, alkali etching is performed to improve flatness and nanotopography of the wafer, and etching pits remain on the wafer during alkali etching. In order to remove the etching pit, a grinding process is generally performed. If the grinding process is omitted, the etching pit is not removed, causing particle defects. Therefore, when the grinding step is omitted as in the present invention, it is necessary to control the etching pits in the etching step (S300) or the polishing step as follows.
먼저, 에칭 공정(S300)에서는 알칼리 에칭시 에칭 피트가 덜 생기는 에칭액을 사용하거나 에칭 피트가 덜 생기는 에칭 조건을 적용하여 에칭 피트를 제어할 수 있다. 구체적으로, 에칭에 사용되는 에칭액은 KOH보다 에칭 피트의 크기 및 깊이가 작게 되는 NaOH가 바람직하며, 에칭 조건의 경우에는 그라인딩 공정을 적용하는 경우에 에칭 공정(S300)에서 식각에 의해 제거되는 웨이퍼의 제거량보다 적은 제거량으로 에칭하여 에칭 피트를 제어하는 것이 바람직하다. 이러한 NaOH와 적은 에칭량을 적용하여 에칭 피트를 제어함으로써, 폴리싱 공정에서 충분히 에칭 피트를 제거할 수 있다.First, in the etching process (S300), the etching pit may be controlled by using an etching solution in which an etching pit is less during alkali etching or by applying etching conditions in which the etching pit is less. Specifically, the etching liquid used for etching is preferably NaOH in which the size and depth of the etching pits are smaller than KOH, and in the case of etching conditions, when the grinding process is applied, the etching solution of the wafer removed by etching in the etching process (S300) It is preferable to control the etching pit by etching with a removal amount less than the removal amount. By applying such NaOH and a small etching amount to control the etching pits, the etching pits can be sufficiently removed in the polishing process.
다음으로, 폴리싱 공정에서 폴리싱을 충분히 하여 에칭 피트를 제거할 수 있다. 여기서, 폴리싱 공정은 웨이퍼의 평탄도를 개선하고 두께를 제어하는 양면 폴리싱 공정(S410) 및 웨이퍼의 파티클 및 나노토포그라피를 제어하는 파이널 폴리싱 공정(S420)을 포함하며, 에칭 피트는 양면 폴리싱 공정(S410)에서 제거할 수 있다.Next, the polishing pits can be sufficiently removed in the polishing process to remove the etching pits. Here, the polishing process includes a two-side polishing process (S410) for improving the flatness of the wafer and controlling the thickness, and a final polishing process (S420) for controlling the particles and nanotopography of the wafer, wherein the etching pit is a double-side polishing process ( S410) can be removed.
이때, 양면 폴리싱 공정(S410)에서 에칭 피트를 제거하기 위해 양면 폴리싱 공정(S410)에서 제거되는 웨이퍼의 두께는 그라인딩 공정을 적용하는 경우에 그라인딩 공정에서 제거되는 웨이퍼 두께만큼 더 크게 하는 것이 바람직하다. 좀더 구체적으로 양면 폴리싱 공정(S410)에서 제거되는 웨이퍼의 두께는 그라인딩 공정을 적용하는 경우보다 약 1.5배 이상이 적합하다. 이때, 양면 폴리싱으로 제거되는 웨이퍼의 두께가 커질수록 에칭 피트가 보다 완전히 제거되어 파티클 불량의 방지라는 측면에서는 유리하지만 폴리싱 공정의 비용 등을 고려하면 1.5배 가량이 적합하다.At this time, the thickness of the wafer removed in the double-side polishing process (S410) to remove the etching pit in the double-side polishing process (S410) is preferably larger than the thickness of the wafer removed in the grinding process when applying the grinding process. More specifically, the thickness of the wafer removed in the double-side polishing process (S410) is about 1.5 times or more than when the grinding process is applied. At this time, the larger the thickness of the wafer removed by double-sided polishing, the more the etch pit is removed, which is advantageous in terms of preventing particle defects, but about 1.5 times considering the cost of the polishing process.
이러한 그라인딩 공정의 생략에 따른 양면 폴리싱 공정(S410)에서의 웨이퍼의 제거율을 상기 표 1에 나와있는 조건으로 테스트하였으며, 테스트 결과는 도 4에 도시되어 있다.The removal rate of the wafer in the double-side polishing process (S410) according to the omission of the grinding process was tested under the conditions shown in Table 1 above, and the test results are shown in FIG. 4.
양면 폴리싱 공정에서의 제거율에 따른 65㎚ 크기의 파티클수를 나타낸 그래프인 도 4를 참조하면, 그라인딩 공정을 생략하고 기존(그라인딩을 적용한 경우)과 같은 제거율로 폴링싱 공정을 진행한 경우(테스트예1)에는 65㎚ 크기의 파티클수가 5배 이상 증가하였지만, 제거율을 1.5배로 증가시킨 경우(테스트예2)에는 그라인딩 공정을 적용한 경우와 동일한 파티클수를 나타내었다.Referring to FIG. 4, which is a graph showing the number of particles having a size of 65 nm according to the removal rate in the double-side polishing process, the polishing process was omitted and the polling process was performed at the same removal rate as in the conventional case (if grinding is applied). In 1), the number of particles having a size of 65 nm was increased by five times or more, but when the removal rate was increased by 1.5 times (Test Example 2), the same particle number as in the case of applying the grinding process was shown.
도 5는 그라인딩 공정의 적용 유무에 따른 웨이퍼 표면의 나노맵을 나타내는 사진, 도 6는 그라인딩 공정의 적용 유무에 따른 웨이퍼의 반경 방향 나노 프로파일(Nano Profile), 도 7은 그라인딩 공정의 적용 유무에 따른 나노토포그라피의 개선효과를 나타낸 그래프이다.5 is a photograph showing a nanomap of the wafer surface according to whether the grinding process is applied, FIG. 6 is a radial nano profile of the wafer according to whether the grinding process is applied, and FIG. 7 is a graph showing whether the grinding process is applied or not. It is a graph showing the improvement effect of nanotopography.
먼저, 웨이퍼 표면의 나노맵을 나타내는 도 5를 참조하면, 그라인딩을 생략한 (a)의 경우, 그라인딩을 적용한 (b)의 경우와 달리 웨이퍼 에지(edge)부의 약 3㎝에서 (+)방향으로 튀어나오나, 적용한 경우는 (-)방향으로 꺼진 것을 확인할 수 있다. 보다 명확히 하기 위해서, 웨이퍼 반경 방향으로 나노 프로파일을 나타내는 도 6을 참조하면, 이러한 특성에 의해 그라인딩 공정을 생략한 경우의 최대 고저차(Peak-to-Vally) 값인 A가 그라인딩 공정을 적용한 B보다 작기 때문에 나노토포그라피의 개선효과가 있었다고 할 수 있다.First, referring to FIG. 5, which shows a nanomap of a wafer surface, in the case of (a) in which grinding is omitted, in the (+) direction from about 3 cm in the wafer edge portion, unlike in the case of (b) in which grinding is applied It pops out, but if it is applied, it can be seen that it is turned off in the (-) direction. For clarity, referring to FIG. 6, which shows the nano-profile in the radial direction of the wafer, because of this property, A, the maximum peak-to-vally value when the grinding process is omitted, is smaller than B using the grinding process. It can be said that there was an improvement effect of nanotopography.
상술한 바와 같이, 그라인딩 공정의 생략을 통한 나노토포그라피 값의 개선은 도 7에 도시된 바와 같이, 그라인딩 공정을 적용한 경우보다 102㎜ 나노토포그라피가 5㎚가량 개선된 결과를 보였다. 여기서 102㎜ 나노토포그라피란, 웨이퍼를 10㎜×10 ㎜ 사이즈의 영역으로 나누어 각 영역별로 나노토포그라피를 측정하고 정규분포화 한 다음 상위 0.05%에 속하는 값들의 평균값을 의미한다.As described above, the improvement of the nanotopography value through the omission of the grinding process showed an improvement of about 5 nm in 10 2 mm nanotopography than in the case of applying the grinding process as shown in FIG. 7. Here, 10 2 mm nanotopography refers to an average value of values belonging to the upper 0.05% after dividing the wafer into 10 mm × 10 mm size areas, measuring nanotopography for each area, and then performing normal distribution.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.Although the present invention has been described above by means of limited embodiments and drawings, the present invention is not limited thereto and will be described below by the person skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of the claims.
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