KR100913711B1

KR100913711B1 - 인쇄 회로 보드

Info

Publication number: KR100913711B1
Application number: KR1020070066681A
Authority: KR
Inventors: 노부히로 아라이; 아키히로 다나카
Original assignee: 닛본 덴끼 가부시끼가이샤
Priority date: 2006-07-03
Filing date: 2007-07-03
Publication date: 2009-08-24
Anticipated expiration: 2027-07-03
Also published as: JP4108717B2; KR20080003739A; US20080002373A1; TW200814881A; JP2008016470A; CN101102641A

Abstract

인쇄 회로 보드는 그 위에 탑재된 고속 DRAM 및 메모리 제어기를 포함한다. 고속 DRAM 은 메모리 버스 배선에 의해 메모리 제어기에 접속된다. 인쇄 회로 보드는 병렬 단자 단부 저항을 통해 메모리 버스 배선에 접속된 전원 패턴을 더 포함한다. 직렬 회로는 전원 패턴의 특성 임피던스와 실질적으로 동일한 저항 값을 갖는 저항 및 커패시터를, 전원 패턴과 접지 패턴 사이에 직렬로 접속함으로써 형성된다.

인쇄 회로 보드, 메모리 제어기, 고속 DRAM, 메모리 버스 배선

Description

인쇄 회로 보드{PRINTED CIRCUIT BOARD}

본 출원은 여기에 참조로 포함된 종래의 출원인 JP 2006-183025 에 대한 우선권을 주장한다.

본 발명은 인쇄 회로 보드에 관한 것으로서, 특히 고속동작이 가능한 DDR-SDRAM 등의 회로를 탑재한 인쇄 회로 보드에 관한 것이다.

고속동작이 가능한 DDR-SDRAM (Double-Data-Rate Synchronous Dynamic Random Access Memory) 등의 DRAM 이 탑재된 인쇄 회로 보드는 때때로 DRAM 의 고속동작으로 인한 고장을 일으킨다.

JEDEC (Joint Electron Device Engineering Council) 사양에 따른 SSTL_2 (Stub Series Terminated Logic for 2.5 V) 인터페이스가, 증가된 주파수에 의해 발생되는 반사 또는 노이즈에 기인한 신호의 열화를 감소시킬 목적으로, DDR-SDRAM 등의 고속동작이 가능한 DRAM (이하, 때때로 고속 DRAM 으로 지칭함) 에서 사용된다. 이러한 SSTL_2 인터페이스에 있어서, 종료 전압은 특정되고, 메모리 버스 배선의 단자 단부는 때때로 신호 파형을 최적화하기 위해 저항을 통해 전원 패턴에 접속된다. 이하의 상세한 설명에 있어서, 종료 전압 (termination voltage) 및 전원 패턴은 때때로 각각 VTT 전압 및 VTT 전원 패턴으로 지칭된다.

신호가 이러한 접속 상태에서 메모리 버스 배선을 통하여 전송될 때, 전력은 저항에 의해 소비된다. VTT 전압은 메모리 버스가 동시에 ON 또는 OFF 로 전이할 때 변할 것이다. 고속 DRAM 의 동작 주파수는 100 MHz 이상으로 높다. 따라서, VTT 전압의 변동은 고속 DRAM 의 동작 주파수에 따른 노이즈를 발생시킬 것이다.

높은 시간 응답성을 갖는 저 정전용량 커패시터가 노이즈에 대한 대응책으로서 VTT 전원 패턴과 GND (Ground) 패턴 사이에 때때로 배열된다. 동작 주파수가 100 MHz 이상인 경우, 통상 사용되는 저 정전용량 커패시터는 기생 인덕턴스에 기인하는 높은 임피던스를 제공할 것이다. 따라서, 저 정전용량 커패시터는 고주파수 노이즈에 대한 대응책으로서 충분히 효과적이지는 않다.

한편, 고속 DRAM 의 메모리 버스의 동작에 의한 VTT 전원 패턴 내에 발생되는 고주파 노이즈는 상술된 저항을 통하여 메모리 버스 배선으로 들어가 파형 품질에 영향을 주거나 다른 신호 또는 전원으로의 직접적인 방사 (direct radiation) 등의 고속 DRAM 의 고장을 초래할 것이다.

하기의 특허 문헌 1 내지 4 는, 예를 들어 고속 DRAM 의 안정한 동작과는 다른 목적, 예를 들어 인쇄 회로 보드 또는 인쇄 배선판으로부터의 방사 노이즈를 감소시키는 목적의 기술을 개시하고 있다. 특허 문헌 1 (일본 특허 번호 제 3036629 호) 은 정보 장비 등의 전자 장비에 사용하기 위한 인쇄 배선판을 기술하고 있다. 특허 문헌 1 은 특히 제 1 커패시터가 전기적 공진 전류의 반사율을 저하시키기 위해 전원층 및 접지층을 갖는 인쇄 배선판의 외주부에 배치되는 한편, 제 2 커패시터는 능동 소자와 제 1 커패시터 사이에 흐르는 루프 전류 (loop current) 을 억제하기 위해 인쇄 배선판 상에 탑재되는 능동 소자의 전원 핀의 근처에 배치되는 것을 기재하고 있다.

특허 문헌 2 (일본 특허 번호 제 3055136 호) 는 정보 처리 장치 및 통신 장치 등의 전자 장비에서의 사용을 위한 인쇄 배선판을 기재하고 있다. 특허 문헌 2 는 특히 전원층과 접지층 사이에 복수의 커패시터 또는 복수의 커패시터 및 저항으로 구성되는 회로를 병렬로 접속하여, 전원층과 접지층 사이의 인덕턴스가 감소될 수 있고 전원층과 접지층 사이의 전압 변동에 기인한 불필요한 전자기파의 방사가 억제될 수 있는 기술을 기재하고 있다.

특허 문헌 3 (일본 공개 특허 공보 제 H10-275981 호) 은 전원층을 통하여 흐르는 고주파 전류를 접지층으로 흐르게 하는 커패시터 수단을 갖는 다층 기판을 개시하고 있다. 이러한 커패시터 수단은 이러한 커패시터에 직렬로 접속된 커패시터 및 저항을 갖는다.

특허 문헌 4 (일본 공개 특허 공보 제 2004-158605 호) 는 전원층과 신호층 사이에 저항 및 커패시터를 직렬로 접속함으로써 형성되는 스너버 회로를 포함하는 인쇄 배선판을 개시하고 있다.

그러나, 특허 문헌 1 내지 4 의 어떤 것도 고속 DRAM 의 안정한 동작을 목적으로 하고 있지는 않다.

본 발명의 예시적인 목적은 그 위에 탑재된 고속 DRAM 및 메모리 제어기를 갖고 고속 DRAM 의 안정한 동작을 실현할 수 있는 인쇄 회로 보드를 제공하는 것이다.

본 발명의 또 다른 예시적인 목적은 고속 DRAM 또는 메모리 제어기의 동작에 기인하여 전원 패턴에 발생된 고주파 노이즈를 감소시키는 방법을 제공하는 것이다.

본 발명은 고속 DRAM 및 그 위에 탑재된 메모리 제어기를 가지며, 고속 DRAM 및 메모리 제어기는 메모리 버스 배선에 의해 서로 접속되어 있는 인쇄 회로 보드에 적용된다. 인쇄 회로 보드는 병렬 단자 단부 저항을 통해 메모리 버스 배선에 접속된 전원 패턴을 갖는다. 인쇄 회로 보드는 전원 패턴과 GND 패턴 사이에 전원 패턴의 특성 임피던스와 실질적으로 동일한 저항 값을 갖는 저항 및 커패시터를 직렬로 접속함으로써 형성되는 직렬 회로를 더욱 포함한다.

따라서, 본 발명에 따른 인쇄 회로 보드는, 고속 DRAM 또는 메모리 제어기의 동작에 기인하여 전원 패턴에 발생되는 임의의 고주파 노이즈가 그 고주파 노이즈가 전원 패턴을 통하여 전파되는 동안 저항에 의해 소비되도록, 전원 패턴과 GND 패턴 사이에 커패시터 및 저항으로 구성되는 직렬 회로를 접속 및 배열함으로써 고속 DRAM 의 안정한 동작에 기여한다.

본 발명에 따르면, 상부에 탑재된 고속 DRAM 및 메모리 제어기를 갖고 고속 DRAM 의 안정한 동작을 실현할 수 있는 인쇄 회로 보드를 제공할 수 있다.

또한, 본 발명에 따르면, 고속 DRAM 또는 메모리 제어기의 동작에 기인하여 전원 패턴에 발생된 고주파 노이즈를 감소시키는 것이 가능하다.

본 발명의 예시적인 실시형태를 기술하기 전에, 본 발명의 특징이 설명될 것이다.

본 발명은 저전압 및 고속으로 동작하는데 요구되는 DDR-SDRAM (Double-Data-Rate Synchronous Dynamic Random Access Memory) 등의 고속 동작 회로가 탑재되는 다층 구조를 갖는 인쇄 회로 보드 또는 인쇄 배선판에 적용가능하다. 노이즈가 메모리 버스 배선의 병렬 단자 단부가 접속되는 고속 DRAM 을 위한 전원 패턴으로 들어가면, 본 발명에 따른 인쇄 회로 보드는 고속 동작 회로의 고장을 일으키는 노이즈가 다른 신호선 또는 전원 패턴으로 전파되는 것을 막는다. 이러한 목적으로, 고속 DRAM 전원 패턴의 특성 임피던스와 실질적으로 등가인 임피던스를 갖는 저항 및 커패시터를 직렬로 접속함으로써 형성된 직렬 회로가 고속 DRAM 전원 패턴 및 GND (ground) 패턴 사이에 접속 및 배열된다. 이러한 구성에 따르면, 고속 DRAM 전원 패턴으로 들어가거나 그것에 발생된 임의의 노이즈는 직렬 회로에 의해 소비될 수 있고, 고속 동작 회로의 고장은 효과적으로 방지될 수 있다.

이것을 실현하는 기본 구성은 도 1a 및 도 1b 를 참조하여 설명될 것이다.

도 1a 는 본 발명을 구현하는 인쇄 회로 보드의 기본 구성을 나타내며, 도 1b 는 도 1a 의 등가 회로를 나타낸다. 도 1a 에 있어서, 더욱 용이한 이해를 위해, 다층 구조를 갖는 인쇄 회로 보드 (1) 는 상부 표면부 (10), 상부 표면부 (10) 아래의 VTT 전원 패턴 (20), 및 VTT 전원 패턴 (20) 아래의 GND 패턴 (30) 으로 분할되어 도시되어 있다.

메모리 제어기 (41) 및 고속 DRAM (42) 은 인쇄 회로 보드 (1) 의 상부 표면부 (10) 상에 탑재되고, 이들은 복수의 배선 라인으로 형성되는 메모리 버스 배선 (43) 에 의해 서로 접속된다. 각각의 병렬 단자 단부 저항 (44) 의 일단은 고속 DRAM (42) 에 더욱 가까운 위치에서 메모리 버스 배선 (43) 의 대응하는 배선 라인에 접속되고, 병렬 단자 단부 저항 (44) 의 타단은 VTT 전원 패턴 (20) 에 접속된다. 도 1a 는 복수의 병렬 단자 단부 저항 (44) 을 나타내는 반면, 도 1b 는 이들 병렬 단자 단부 저항을 집합적으로 참조 번호 44 로 나타내는 하나의 저항으로서 도시한다.

상술한 특징을 갖는 인쇄 회로 보드 (1) 는 이하에 기술되는 바와 같이 구성된다.

(1) 커패시터 (45) 및 저항 (46) 으로 구성되는 직렬 회로가 VTT 전원 패턴 (20) 과 GND 패턴 (30) 사이에 접속 및 배열된다. 저항 (46) 의 저항값 R 은 VTT 전원 패턴 (20) 의 특성 임피던스 Z₀ 와 실질적으로 동일하도록 선택된다.

(2) 직렬 회로는 VTT 전원 패턴 (20) 으로 들어오거나 그것에 발생된 고주파 노이즈를 소비한다.

(3) 이것은 병렬 단자 단부 저항 (44) 을 통하여 VTT 전원 패턴 (20) 으로부터 메모리 버스 배선 (43) 으로의 노이즈의 전파에 의해, 또는 메모리 버스 배선 (43) 또는 다른 전원 패턴과의 VTT 전원 패턴 (20) 의 크로스 토크에 기인한 메모리 버스 배선 (43) 또는 다른 전원 패턴으로 들어가는 노이즈에 의해 발생되는, 메모리 제어기 (41) 및 고속 DRAM (42) 의 고장을 방지한다. 결과적으로, 인쇄 회로 보드 (1) 내의 고속 DRAM (42) 등의 고속 동작 회로는 안정하게 동작할 수 있다.

본 발명의 예시적인 실시형태가 이하에 기술될 것이다.

도 2 를 참조하면, 그 위에 탑재된 메모리 제어기 (41) 및 고속 DRAM (42) 을 갖는 다층 구조 인쇄 회로 보드 (1) 가 본 발명의 예시적인 실시형태로서 도시되어 있다. 도 2 에서도 용이한 이해를 위해, 인쇄 회로 보드 (1) 는 상부 표면부 (10), VTT 전원 패턴 (20), GND 패턴 (30) 및 후방 표면부 (50) 로 분할되어 도시되어 있다. 실제의 인쇄 회로 보드에서, 도 2 의 메모리 제어기 (41) 및 고속 DRAM (42) 은 인쇄 회로 보드 내의 일부 영역을 차지하고 있다. 실제로는 도 2 에 도시된 것 외에 다른 전원 패턴, GND 패턴 및 신호 배선 라인이 존재한다. 도 2 는 본 발명의 예시적인 실시형태를 설명하는데 필요한 이들 부분을 나타낸다.

도 2 에 있어서, 메모리 제어기 (41) 는 클럭, 데이터, 주소 및 명령 등의 신호를 출력한다. 메모리 버스 배선 (43) 은 메모리 제어기 (41) 및 고속 DRAM (42) 을 전기적으로 접속하는 도체이고, 복수의 배선 라인으로 구성된다. 메모리 버스 배선 (43) 은 바람직한 파형을 얻거나 메모리 버스 배선 (43) 에 기인하는 방사 노이즈를 제거하기 위하여, 메모리 제어기 (41) 근처에 삽입 및 접속되는 저항 (소위 댐핑 저항) (47) 이 제공된다. 리시버 및 데이터 버스로서 작용하는 고속 DRAM (42) 은 바람직한 파형을 얻기 위하여 고속 DRAM (42) 근처에, 메모리 버스 배선 (43) 과 VTT 전원 패턴 (20) 사이에 접속 및 배열되는 저항 (44) (이하, 병렬 단자 단부 저항으로 지칭함) 이 제공된다. 댐핑 저항 (47) 및 병렬 단자 단부 저항 (44) 은 메모리 버스 배선 (43) 의 각각의 배선 라인에 제공된다. 병렬 단자 단부 저항 (44) 은 메모리 버스 배선 (43) 의 특성 임피던스와 실질적으로 동일한 저항값을 갖는다. VTT 전원 발생 IC (집적회로) (49) 에 의해 발생되는 VTT 전원은 VTT 전원 패턴 (20) 에 접속되고, 커패시터 (48) 은 접속부의 근처에서 VTT 전원 패턴 (20) 과 GND 패턴 (30) 사이에 배치된다.

이러한 예시적인 실시형태에 따르면, VTT 전원 패턴 (20) 의 특성 임피던스 Z₀ 와 실질적으로 동일한 저항값 R 을 갖는 커패시터 (45) 및 저항 (46) 으로 구성된 직렬 회로는 VTT 전원 패턴 (20) 과 GND 패턴 (30) 사이에 접속 및 배열된다. VTT 전원 패턴 (20) 이 송신선이라고 가정하면, 그것의 특성 임피던스 Z₀ 는 약 10 Ω 인 것으로 계산되었다. 따라서, 이러한 실시형태에 있어서, 저항 (46) 의 저항값 R 은 10 Ω으로 설정되고, 커패시터 (45) 의 정전용량은 0.1 ㎌ 으로 설 정된다.

도 3a 및 도 3b 를 참조하여, 실제의 인쇄 회로 보드에 본 발명을 적용하는 예가 설명될 것이다. 도 2 와 유사하게 도 3a 및 도 3b 에 있어서, 본 발명의 예시적인 실시형태를 설명하는데 필요한 이들 부분이 도시되는 반면, 메모리 제어기 및 메모리 버스 배선은 생략된다.

도 3a 는 관련 기술에서의 인쇄 회로 보드를 나타낸다. 더욱 용이한 이해를 위해, 다층 인쇄 회로 보드 (100) 는 상부 표면부 (110), VTT 전원 패턴 (120), GND 패턴 (130) 및 후방 표면부 (150) 로 분할되어 도시되어 있다.

도 3a 에 있어서, VTT 전원 패턴 (120) 은 125 mm 의 장변 및 35 mm 의 단변을 갖는 직사각형으로 형성되고, 인쇄 회로 보드 (100) 의 내층에 배치된다. 고속 DRAM (DDR-SDRAM) (142) 은 상부 표면부 (110) 상에 5개, 및 후방 표면부 (150) 상에 4개가 탑재된다. 8개의 병렬 단자 단부 저항 (144) 의 그룹은 이들 9개의 고속 DRAM (142) 의 각각의 근처에 배치된다. 이것은 총 72 (=8×9) 개의 병렬 단자 단부 저항 (144) 이 메모리 버스 배선 (도시하지 않음) 의 배선 라인과 VTT 전원 패턴 (120) 사이에 접속되는 것을 의미한다. 커패시터 (148) 는 9개의 고속 DRAM (142) 의 각각의 근처에 배열되고, 따라서 총 9개의 커패시터가 VTT 전원을 안정화할 목적으로 VTT 전원 패턴 (120) 과 GND 패턴 (130) 사이에 배열 및 접속된다.

이러한 인쇄 회로 보드 (100) 는 메모리 제어기 (도시하지 않음) 로부터의 신호의 출력과 함께 병렬 단자 단부 저항 (144) 를 통해 대전류가 순간적으로 공급 되어, VTT 전원 패턴 (120) 내에 노이즈가 발생되어, 메모리 액세스 에러를 발생시킨다. 메모리 액세스 에러의 발생은 이러한 노이즈가 병렬 단자 단부 저항 (144) 을 통해 메모리 버스 배선으로 들어간다거나, 그 노이즈가 VTT 전원 패턴 (120) 및 메모리 버스 배선 또는 다른 전원 패턴 사이의 크로스 토크에 기인하여 메모리 버스 배선 또는 다른 전원 패턴 (도시하지 않음) 으로 들어간다는 사실에 기인한다.

대조적으로, 도 3b 에 있어서, 도 3a 의 커패시터 (148) 대신에 커패시터 (45) 및 저항 (46) 을 직렬로 접속함으로써 형성된 직렬 회로가 고속 DRAM (DDR-SDRAM) (42) 의 근처에서, VTT 전원 패턴 (20) 및 GND 패턴 (30) 사이에 배열 및 접속된다. 이것은 메모리 액세스 에러의 발생을 효과적으로 감소시킬 수 있다. 탑재된 저항 (46) 의 저항값 R 은 10 Ω 으로 설정되고, 한편 커패시터 (45) 의 정전용량은 0.1 ㎌ 으로 설정된다. 10 Ω 의 저항값은 다음의 이유로 이러한 회로에 적당하다. 특성 임피던스의 계산이 GND 패턴 (30) 과 조합하여, 125 mm 의 장변과 35 mm 의 단변을 갖는 직사각형 VTT 전원 패턴 (20) 상에 행해졌다. 그 계산은 송신 경로로서의 VTT 전원 패턴 (20) 의 특성 임피던스가 0.5 Ω 이었다는 것을 발견했다. 따라서, 10 Ω 의 특성 임피던스를 갖는 소형 칩 저항이 0.5 Ω 에 가까운 특성 임피던스를 갖는 저렴하고 획득이 용이한 저항으로서 선택되었다. 이러한 저항 및 커패시터로 구성되는 9개 까지의 직렬 회로가 VTT 전원 패턴 (20) 과 GND 패턴 (30) 사이에 배열 및 접속된다. 이 경우에, 이들 직렬 회로는 VTT 전원 패턴 (20) 과 GND 패턴 (30) 사이에 병렬로 접속되고, 따라서 병렬 접속에 의한 결합된 저항값은 0.5 Ω 에 가까운 약 1 Ω 일 수 있다는 것이 고려될 수 있다.

도 3b 에서도, VTT 전원 패턴 (20) 은 125 mm 의 장변 및 35 mm 의 단변을 갖는 직사각형으로 형성되고, 인쇄 회로 보드 (1) 의 내층에 배치된다. 고속 DRAM (DDR-SDRAM) (42) 은 상부 표면부 (10) 상에 5개, 후방 표면부 (50) 상에 4개가 탑재된다. 8개의 병렬 단자 단부 저항 (44) 은 9개의 고속 DRAM (42) 의 각각의 근처에 배열된다. 이것은 총 72 (=8×9) 개의 병렬 단자 단부 저항 (44) 이 메모리 버스 배선의 배선 라인과 VTT 전원 패턴 (20) 사이에 접속되는 것을 의미한다.

비록 도 3b 는 상부 표면 상의 고속 DRAM (42) 과 관련하여 제공된 직렬 회로를 나타내지만, 후방 표면 상의 고속 DRAM (42) 과 관련하여 제공되는 직렬 회로가 상부 표면 상의 그것과 유사하게, GND 패턴 (30) 과 VTT 전원 패턴 (20) 사이에 접속 및 배열될 수 있다는 것은 명확하다.

도 4 는 각각 커패시터 (45) 및 저항 (46) 으로 구성되고, 고속 DRAM (42) 의 근처에 배열된 직렬 회로의 양과 고장 (메모리 액세스 에러) 의 주파수 사이의 관계를 나타낸다. 도 4에 있어서, "제공된 위치" 로서 나타낸 1 부터 9 까지의 수는 각각 도 3b 에서 괄호 안의 대응하는 수치를 갖는 참조 번호 42 로서 지정된 고속 DRAM 을 나타낸다. 고장의 주파수는 직렬 회로의 양이 증가함에 따라 감소되는 것을 알 수 있다. 직렬 회로가 상부 및 후방 표면 상에 모두 9개의 고속 DRAM (42) 에 제공되면, 메모리 액세스 에러는 실질적으로 완전히 제거된다. 이것은 직렬 회로가 고속 DRAM (42) 의 고장을 제거하는데 효과적이라는 것을 나타낸다.

도 1a 및 도 1b 로 돌아가서, 본 발명의 동작이 설명될 것이다.

도 1b 를 참조하면, 메모리 제어기 (41) 에 의해 출력된 신호가 메모리 버스 배선 (43) 을 통해 병렬 단자 단부 저항 (44) 에 도달하면, 전류는 그 신호가 로우에서 하이로 전이하면 메모리 버스 배선 (43) 으로부터 VTT 전원 패턴 (20) 으로 흐를 것이고, 반면에 그 신호가 하이에서 로우로 전이하면 전류는 VTT 전원 패턴 (20) 에서 메모리 버스 배선 (43) 으로 흐를 것이다. 양자의 경우에, VTT 전원의 전하량은 신호 전이 속도에 따라 순간적으로 변화되어 고주파 노이즈가 VTT 전원 패턴 (20) 에 발생된다. 이 고주파 노이즈가 VTT 전원 패턴 (20) 과 GND 패턴 (30) 사이의 커패시터 (45) 및 저항 (46) 으로 구성된 직렬 회로에 도달하면, 고주파 노이즈는 직렬 회로에 의해 소비된다.

이러한 원리는 도 5 및 도 6 에 도시된 모델 회로 기판에 기초하여 설명될 것이다.

도 5 는 4개의 층, 즉 상부 표면부로서의 제 1 층 (61), 솔리드 GND 패턴으로 형성된 제 2 층 (62), 아무 데도 접속되지 않은 솔리드 패턴 (플로팅 솔리드 패턴) 으로 형성된 제 3 층 (63), 및 후방 표면부로서의 제 4 층 (64) 로 구성된 인쇄 회로 보드 (60') 를 나타낸다. 이러한 인쇄 회로 보드는 본 발명에 따른 어떤 직렬 회로도 가지지 않는다.

도 5 에 도시된 바와 같이, 제 1 층 (61) 및 제 4 층 (64) 은 양자 모두 50 Ω 의 특성 임피던스를 갖는 배선 (61-1) 및 배선 (64-1) 이 각각 제공된다. 제 1 층 (61) 의 배선 (61-1) 및 제 4 층 (64) 의 배선 (64-1) 은 기판의 길이방향 중앙부에서 제 2 층 (솔리드 GND 패턴) (62) 및 제 3 층 (플로팅 솔리드 패턴) (63) 에 형성된 비아 홀 (65) 을 통하여 서로 접속된다.

포트 1 및 2 로서 여기에 나타낸 SMA 커넥터는 기판의 대향 단부에 부착된다. SMA 커넥터의 신호 리드선은 각각 제 1 층 (61) 및 제 4 층 (64) 내의 50 Ω 의 특성 임피던스를 갖는 배선 (61-1) 및 배선 (64-1) 에 접속되는 반면, SMA 커넥터의 GND 리드선은 제 2 층 (62) 의 솔리드 GND 패턴에 접속된다. 제 3 층 (63) 은 기판의 대향 단부의 커패시터 (66) 에 의해 제 2 층 (62) 의 솔리드 GND 패턴을 제 3 층 (63) 의 플로팅 솔리드 패턴에 접속시킴으로써 솔리드 전원 패턴으로 간주될 수 있다.

신호가 제 1 층 (61) 으로부터 입력되면, 신호가 기판의 길이방향 중앙의 비아 홀 (65) 을 경유하여 제 4 층 (64) 의 배선 (64-1) 을 통해 전파되고, 50 Ω 저항에 의해 소비되도록 상술한 바와 같은 구성으로 시스템이 확립된다. 비아 홀 (65) 의 근처에 어떠한 전원 리턴 경로도 없기 때문에, 배선 (61-1) 을 통한 신호의 전파와 함께 발생된 제 2 층 (62) 의 솔리드 GND 패턴으로부터의 리턴 전류는 도 5 에 도시된 바와 같이 오른쪽 방향으로 솔리드 GND 패턴을 통하여 전파된다.

솔리드 전원 패턴의 특성 임피던스는 Z₀ 로 표시되고, 솔리드 전원 패턴과 GND 패턴 사이의 커패시터 (66) 의 정전용량은 C 로 표시된다. 커패시터 (66) 의 임피던스는 따라서 1/ωC 로 표현된다 (여기서, ω=2πf 이고, f 는 주파수 (Hz) 이다).

따라서, 솔리드 전원 패턴과 커패시터 (66) 사이의 반사의 계수는 (1/ωC-Z₀)/(1/ωC+Z₀) 로 표현된다. 이에 따라, 이러한 부분에서의 반사기 전압 (V1') 은 식: V1'=V1×[(1/ωC-Z₀)/(1/ωC+Z₀)] 에 의해 진행파 전압 V1 의 함수로서 표현된다.

주파수 f 가 높으면, 반사의 계수는 -1 이 되고, 따라서 반사기 전압 V1' 는 식 V1'=V1×(-1)=-V1 으로 표현된다. 따라서, 고주파 노이즈가 솔리드 전원 패턴을 통하여 전파되면, 고주파 노이즈는 솔리드 전원 패턴과 GND 패턴 사이의 커패시터 (66) 에 의해 완전히 반사될 것이다. 만일 이러한 고주파 노이즈가 솔리드 전원 패턴 내에 보유되고 메모리 버스 배선의 병렬 단자 단부 저항을 통해 메모리 버스 배선으로 들어간다면, 노이즈는 메모리 버스 신호의 수신측에 전압으로서 전송되어 논리 판정에 역효과, 즉 고장의 발생을 일으킬 것이다. 솔리드 전원 패턴과 메모리 버스 배선 또는 다른 전원 패턴 사이의 크로스 토크에 기인하여 노이즈가 메모리 버스 배선 또는 다른 전원 패턴으로 들어가면 유사한 역효과가 발생될 것이다.

도 6 은 직렬 회로가 VTT 전원 패턴을 통하여 전파된 고주파 노이즈를 소비하기 위해 내장된, 본 발명에 따른 인쇄 회로 보드의 모델을 나타낸다. 더욱 상세히 설명하면, 여기에 도시된 인쇄 회로 보드는 4개의 층, 즉 상부 표면부로서 의 제 1 층 (61), 솔리드 GND 패턴으로 형성된 제 2 층 (62), 아무 데도 접속되지 않은 솔리드 전원 패턴 (이하, VTT 전원 패턴으로 지칭됨) 에 의해 형성된 제 3 층 (63), 및 후방 표면부로서의 제 4 층 (64) 으로 구성되고, 커패시터 (66) 및 저항 (67) 으로 구성된 직렬 회로를 갖는다.

도 6 에 있어서, 도 5 에서와 같이, 50 Ω 의 특성 임피던스를 갖는 배선 (61-1) 및 배선 (64-1) 이 각각 제 1 층 (61) 및 제 4 층 (64) 에 형성 및 배열된다. 제 1 층 (61) 의 배선 (61-1) 및 제 4 층 (64) 의 배선 (64-1) 은 기판의 길이방향 중앙부에 있는 제 2 층 (솔리드 GND 패턴) (62) 및 제 3 층 (플로팅 솔리드 패턴) (63) 에 형성된 비아 홀 (65) 을 통하여 서로 접속된다.

커패시터 (66) 및 저항 (67) 으로 구성된 직렬 회로는 제 2 층 (솔리드 GND 패턴) (62) 및 제 3 층 (VTT 전원 패턴) (63) 사이의 기판의 대향 단부의 각각에서 배열 및 접속된다. VTT 전원 패턴의 특성 임피던스 Z₀ 와 실질적으로 동일한 값이 저항 (67) 의 저항값 R 로서 선택된다. 이러한 직렬 회로의 임피던스 Z 는 식, |Z|=R+1/ωC 로서 표현된다. 이리하여, VTT 전원 패턴과 커패시터 (66) 및 저항 (67) 으로 구성된 직렬 회로 사이의 반사의 계수는 (R+1/ωC-Z₀)/(R+1/ωC+Z₀) 로 표현된다. 따라서, 반사기 전압 V1' 는 진행파 전압 V1 의 함수로서 다음 식으로 표현될 수 있다:

V1'=V1[(R+1/ωC-Z₀)/(R+1/ωC+Z₀)]

주파수 f 가 높으면, 1/ωC 은 제로와 동일하게 되고, 따라서 반사기 전압 V1' 는 식 V1'=V1[(R-Z₀)/(R+Z₀)] 로서 표현된다. 이 식에 따르면, V1' 는 만일 R= Z₀ 라면, 제로가 된다. 따라서, 고주파 노이즈는 커패시터 (66) 및 저항 (67) 으로 구성되는 직렬 회로에 의해 반사되는 것이 아니라 그 직렬회로에 의해 소비될 것이다.

도 7 은 시간 영역 광전자파 분석기 (TDR) 에 의해 제 1 층 (61) 측으로부터 도 5 에 도시된 대향 단부에서의 커패시터 단자 단부 패턴의 반사의 계수에 있어서의 시간 변동을 측정하고, 반사의 계수를 특성 임피던스로 변환하는 결과를 나타낸다. 제 1 층 배선의 특성 임피던스가 50 Ω 인 것 같은 반면, 제 4 층 배선의 특성 임피던스는 그것 보다 더 높게 관찰된다. 또한, 50 Ω 단자 저항이 변동하는 것으로 관찰된다. TDR 에 의해 측정되는 것은 반사의 계수 ρ=(반사파 전압)/(입사파 전압) 이고, 측정될 대상의 특성 임피던스는, 입사파 전압이 고정되어 있는 동안, (TDR 출력 임피던스)×(1+ρ)/(1-ρ) 로서 표현된다. 따라서, 반사파 전압은 계속 변동하는 것을 알 수 있다. 이것은 인쇄 회로 보드 상의 신호선의 전압이 변동하는 것을 의미한다. 특히, 신호가 제 4 층 배선에 전파, 즉 전하가 제 4 층 배선으로 이동됨에 따라, 동일한 양의 정공이 제 3 층 상의 솔리드 전원 패턴으로 전파된다. 상술한 설명에 따르면, 반사의 계수는 커패시터 (66) 를 경유하여 솔리드 GND 패턴에 접속된 제 3 층 상의 솔리드 전원 패턴의 단부의 일 지점에서 -1 이다. 따라서, 신호는 이러한 지점에서 완전히 반사되고, 반사파는 배선으로 전파된다. 이것은 상술된 관찰 결과를 설명한다. 제 3 층 상의 VTT 전원 패턴의 특성 임피던스는 제 2 층의 솔리드 GND 패턴에 기초하여 약 10 Ω 으로 계산되었고, 0.1 ㎌ 의 커패시터가 선택되었다.

도 8 은 인쇄 회로 보드의 대향 단부에서 제 2 층의 솔리드 GND 패턴과 제 3층의 VTT 전원 패턴 사이에 커패시터 (66) 및 저항 (67) 으로 구성되는 직렬 회로를 갖는 인쇄 회로 보드 상에 TDR 측정을 행하는 결과를 나타낸다. 50 Ω 단자 저항은 50 Ω 인 것으로 관찰되었다. 이것은 커패시터 (66) 및 저항 (67) 으로 구성된 직렬 회로의 반사의 계수가 제로이기 때문에 어떠한 반사도 일어나지 않는 것을 나타낸다. 따라서, 상술된 바와 같이 배선으로의 신호의 재전파는 발생하지 않는다. 제 3 층의 VTT 전원 패턴은 상술된 바와 같이 약 10 Ω 의 특성 임피던스를 갖는다. 커패시터 (66) 는 0.1 ㎌ 의 정전용량을 갖는다. 저항 (67) 에 대해서는, 특성 임피던스가 VTT 전원 패턴의 그것과 가깝기 때문에, 저렴하고 획득하기 용이한 10 Ω 의 특성 임피던스를 갖는 소형 칩 저항이 선택된다.

상술된 바와 같이, 본 발명의 예시적인 실시형태는 VTT 전원 패턴과 GND 패턴 사이에 커패시터 및 저항으로 구성된 직렬 회로를 접속 및 배열함으로써 후술되는 바와 같은 이로운 효과를 제공한다.

(1) 고속 DRAM 또는 메모리 제어기의 동작에 의해 VTT 전원 패턴에 발생되는 임의의 노이즈는 직렬 회로에 의해 소비될 수 있고, 따라서 고속 DRAM 또는 메모리 제어기의 고장이 억제될 수 있다.

(2) 고주파 노이즈가 그 회로에 의해 억제될 수 있기 때문에, 전원 패턴은 GND 등에 의해 차폐될 필요가 없고, 따라서 인쇄 회로 보드의 층의 양이 증가될 필 요가 없다. 이것은 저렴한 인쇄 회로 보드의 제공을 가능하게 한다.

본 발명은 상술된 예시적인 실시형태에 제한되는 것이 아니라, 다음과 같이 변경될 수도 있다.

커패시터 및 저항으로 구성되고 VTT 전원 패턴과 GND 패턴 사이에 접속 및 배열되는 직렬 회로의 저항값은 바람직하게 VTT 전원 패턴의 특성 임피던스와 실질적으로 동일하다.

이러한 직렬 회로는 병렬로 접속된 N 개의 직렬 회로의 세트로 대체될 수도 있다. 이 경우, VTT 전원 패턴이 Z₀ 의 특성 임피던스를 갖는다면, N 개의 직렬 회로의 각각의 저항의 저항값은 식: 1/Z₀

(1/R₁+1/R₂+…+1/R_N) 을 만족하도록 선택된다 (여기서 N 은 자연수이고, R₁ 은 제 1 직렬 회로의 저항의 저항값을 나타내고, R₂는 제 2 직렬 회로의 저항의 저항값을 나타내고,…, R_N 은 제 N 직렬 회로의 저항의 저항값이다). 이 경우, 바람직하게는, R₁=R₂=…R_N _-1=R_N 이다.

커패시터 및 저항을 배열하는 순서는 어떤 순서이어도 좋다.

고속 DRAM 은 인쇄 회로 보드의 상부 표면부 또는 후방 표면부의 적어도 어느 것 상에 탑재될 수 있다.

고속 DRAM 은 DDR-SDRAM 및 DDR2-SDRAM 등의 VTT 전원 패턴 또는 기준 전압 (Vref) 패턴이 동작할 것을 요구하는 것들일 수도 있다.

본 발명은 DDR-SDRAM 및 DDR2-SDRAM 등의 고속 DRAM 이 탑재되는 일반적인 인쇄 회로 보드에 적용가능하다.

도 1a 는 본 발명을 구현하는 인쇄 회로 보드의 기본 구성을 나타내는 도면이고, 도 1b 는 도 1a 에 도시된 기본 구성의 등가 회로를 나타내는 도면.

도 2 는 본 발명의 예시적인 실시형태에 따른 인쇄 회로 보드를 설명하는 다이어그램.

도 3a 는 관련 기술에서의 인쇄 회로 보드의 예를 나타내는 도면이고, 도 3b 는 본 발명이 적용되는 인쇄 회로 보드의 예를 나타내는 도면.

도 4 는 고장의 주파수와 본 발명에 따른 고속 DRAM 의 근처에 접속 및 배열된 커패시터 및 저항으로 구성된 직렬 회로의 양 사이의 관계를 나타내는 다이어그램.

도 5 는 관련 기술에서의 인쇄 회로 보드의 동작을 설명하는 모델 회로 기판을 나타내는 다이어그램.

도 6 은 본 발명에 따른 인쇄 회로 보드의 동작을 설명하는 모델 회로 기판을 나타내는 다이어그램.

도 7 은 시간 영역 광전자파 분석기 (TDR) 에 의해 제 1 층 측으로부터 도 5 에 도시된 모델 회로 기판의 반사의 계수에 있어서의 시간 변동을 측정하고, 반사의 계수를 특성 임피던스로 변환하는 결과를 나타내는 다이어그램.

도 8 은 TDR 에 의해 제 1 층 측으로부터 도 6 에 도시된 본 발명의 모델 회로 기판의 반사의 계수에 있어서의 시간 변동을 측정하고, 반사의 계수를 특성 임피던스로 변환하는 결과를 나타내는 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

1 : 인쇄 회로 보드

10 : 상부 표면부

20 : VTT 전원 패턴

30 : GND 패턴

41 : 메모리 제어기

42 : 고속 DRAM

43 : 메모리 버스 배선

44 : 병렬 단자 단부 저항

45 : 커패시터

46 : 저항

Claims

상부에 탑재된 고속 DRAM 및 메모리 제어기를 구비하며, 상기 고속 DRAM 은 메모리 버스 배선에 의해 상기 메모리 제어기에 접속되는 인쇄 회로 보드로서,

병렬 단자 단부 저항을 통해 상기 메모리 버스 배선에 접속된 전원 패턴; 및

상기 전원 패턴의 특성 임피던스와 실질적으로 동일한 저항값을 가지는 저항 및 커패시터를, 상기 전원 패턴과 접지 패턴 사이에 직렬로 접속함으로써 형성되는 직렬 회로를 포함하는 인쇄 회로 보드.
제 1 항에 있어서,

상기 인쇄 회로 보드는 다층 인쇄 회로 보드이고, 상기 전원 패턴은 상기 메모리 버스 배선 아래에 형성되고, 상기 접지 패턴은 상기 전원 패턴 아래에 형성되는, 인쇄 회로 보드.
제 1 항에 있어서,

상기 고속 DRAM 은 상기 인쇄 회로 보드 상에 복수 개 탑재되고, 상기 직렬 회로는 고속 DRAM 의 각각에 대해 제공되는, 인쇄 회로 보드.
제 1 항에 있어서,

상기 고속 DRAM 은 상기 인쇄 회로 보드 상에 복수 개 탑재되고,

상기 직렬 회로는 N 개 (N 은 자연수) 의 복수로 제공되어 서로 병렬로 접속되고,

직렬 회로의 각각의 저항의 저항값은 전원 패턴의 특성 임피던스가 Z₀로 표시될때, 다음 식이 만족되도록 선택되며:

1/Z₀
(1/R₁+1/R₂+…+1/R_N)

여기서 R₁ 은 제 1 직렬 회로의 저항의 저항값을 나타내고, R₂ 는 제 2 직렬 회로의 저항의 저항값을 나타내고,…, R_N 은 제 N 직렬 회로의 저항의 저항값을 나타내는, 인쇄 회로 보드.
제 3 항에 있어서,

상기 복수의 고속 DRAM 은 상기 인쇄 회로 보드의 상부 표면부 및 후방 표면부 중 적어도 하나에 탑재되는, 인쇄 회로 보드.
제 1 항에 있어서,

상기 고속 DRAM 은 그것의 동작을 위하여 상기 전원 패턴 및 기준 전압 패턴을 필요로 하는, 인쇄 회로 보드.
상부에 탑재된 고속 DRAM 및 메모리 제어기를 구비하며, 상기 고속 DRAM 및 메모리 제어기가 메모리 버스 배선에 의해 서로 접속되고, 상기 메모리 버스 배선에 접속된 전원 패턴을 더 포함하는 인쇄 회로 보드에 적용되는, 고주파 노이즈를 감소시키는 방법으로서,

상기 전원 패턴의 특성 임피던스와 실질적으로 동일한 저항값을 갖는 저항 및 커패시터를, 상기 전원 패턴과 접지 패턴 사이에 직렬로 접속함으로써 형성된 직렬 회로를 제공하는 단계; 및

고속 DRAM 또는 메모리 제어기의 동작에 기인하여 상기 전원 패턴에 발생된 고주파 노이즈를 상기 저항에 의해 소비시키는 단계를 포함하는, 고주파 노이즈 감소 방법.