KR100912995B1 - 신속 확산에 의해 형성된 도핑 칼럼들을 포함하는 전압유지 영역을 갖는 고 전압 전력 ｍｏｓｆｅｔ의 제조 방법 - Google Patents

Abstract

신속 확산에 의하여 형성된 도핑 칼럼들을 포함하는 전압 유지 영역을 갖는 고 전압 전력 MOSFET의 제조 방법이 제공된다. 고 전압 반도체 소자는 제 1 또는 제 2 도전성 형태의 기판, 상기 기판 상부의 상기 제 1 도전성의 에피택셜 층, 그리고 상기 에피탤셜층에 형성된 전압 유지 영역을 포함하는바, 상기 전압 유지 영역은 적어도 충진된 트렌치의 외부 측벽들을 따라 형성되며 제 2 도전성 형태를 갖는 칼럼 - 상기 칼럼은 적어도 하나의 제 1 확산 영역 및 제 2 확산 영역을 포함하며, 상기 적어도 하나의 제 1 확산 영역은 상기 제 2 영역에 의하여 접속되며 상기 제 2 영역은 상기 적어도 하나의 제 1 영역의 접합 깊이(junction depth)보다 얕은, 상기 트렌치 측벽에서부터 측정된 접합 깊이를 가짐 - 및 상기 에피택셜 층의 표면으로부터 연장되어 상기 제 2 도전성 형태의 상기 제 1 및 제 2 영역들 중 적어도 하나와 교차하는 제 2 도전성 형태의 제 3 영역을 포함한다.

Description

신속 확산에 의해 형성된 도핑 칼럼들을 포함하는 전압 유지 영역을 갖는 고 전압 전력 ＭＯＳＦＥＴ의 제조 방법{METHOD FOR FABRICATING A HIGH VOLTAGE POWER MOSFET HAVING A VOLTAGE SUSTAINING REGION THAT INCLUDES DOPED COLUMNS FORMED BY RAPID DIFFUSION}

본 출원은 "플로팅 섬 전압 유지층을 갖는 전력 반도체 소자의 제조 방법(Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer)"이라는 발명의 명칭으로 2001년 10월 4일자에 미국 특허 및 상표청에 제출된 미국 특허출원 번호 09/970,972에 관한 것이다.

본 발명은 일반적으로 반도체 소자들에 관한 것으로서, 특히 전력 MOSFET 소자들에 관한 것이다.

전력 MOSFET 소자들은 자동차 전기 시스템, 전력 공급기, 및 전력 관리 어플리케이션들과 같은 어플리케이션들에 사용된다. 이러한 소자들은 오프-상태에서 고전압을 유지하는 반면에, 온-상태에서는 낮은 전압 강하와 높은 전류 흐름을 가진다.

도 1은 N-채널 전력 MOSFET의 통상적인 구조를 도시한다. N+ 실리콘 기판(2)상에 형성된 에피택셜 실리콘 층(1)은 소자의 2개의 MOSFET 셀들에서 p-몸체 영역들(5a, 6a)과 N+ 소스 영역들(7, 8)을 포함한다. p-몸체 영역들(5, 6)은 또한 깊은 p-몸체 영역들(5b, 6b)을 포함할 수 있다. 소스-몸체 전극(12)은 소스 및 몸체 영역들과 콘택되도록 에피택셜 층(1)의 특정 표면 부분들에 대해 연장된다. 2개의 셀들의 N-형 드레인은 도 1의 상부 반도체 표면으로 연장되는 N-에피택셜 층(1)의 부분으로 형성된다. 드레인 전극은 N+ 기판(2)의 저면에 제공된다. 통상 폴리실리콘으로 이루어진 절연된 게이트 전극(18)은 유전체의 박막, 종종 이산화 실리콘에 의해 상기 몸체 및 드레인으로부터 분리된, 상기 소자의 드레인 부분들과 상기 몸체 상부에 주로 놓인다. 상기 소스와 몸체 전극에 대해 적정 (+) 전압이 게이트에 인가되면, 몸체 영역의 표면에서 소스와 드레인 사이에 채널이 형성된다.

도 1에 도시된 종래기술의 MOSFET의 온-저항은 대부분 에피택셜 층(1)의 표류 영역(drift zone) 저항에 의해 결정된다. 표류 영역 저항은 에피택셜 층(1)의 도핑 및 층 두께에 의해 교대로 결정된다. 그러나, 소자의 항복 전압을 증가시키기 위해, 에피택셜 층(1)의 도핑 농도는 감소되어야 하는 반면, 층 두께는 증가되어야 한다. 도 2의 곡선(20)은 종래의 MOSFET에 대한 항복 전압의 함수로서, 단위 면적당 온-저항을 나타낸다. 불행히도, 곡선(20)이 나타내는 것처럼, 소자의 온-저항은 그 항복 전압이 증가함에 따라 급격히 증가한다. 이러한 급격한 저항의 증가는 MOSFET가 더 높은 전압, 특히 수백 볼트보다 더 높은 전압에서 동작될 때 문제를 일으킨다.

도 3은 감소된 온-저항을 갖는 더 높은 전압들에서 동작되도록 설계된 MOSFET를 나타낸다. 이러한 MOSFET는 1998년, "Proceedings of the IEDM"의 p.683, 페이퍼 No. 26.2에 개시된다. 이러한 MOSFET는 도 1에서 몸체 영역들(5, 6)의 아래로부터 소자의 표류 영역으로 연장되는 p-형 도핑된 영역들(40, 42)을 포함한다는 것을 제외하고는, 도 1에 도시된 종래의 MOSFET와 유사하다. p-형 도핑된 영역들(40, 42)은 p-도핑된 영역들(40, 42)과 인접한 에피택셜 층(1)의 부분들에 의해 형성되는, n-형 도핑된 칼럼들에 의해 분리되는 표류 영역의 칼럼들을 형성한다. 반대로 도핑된 형태의 교번하는 칼럼들은 종래의 MOSFET에서처럼 수직 방향으로 뿐만 아니라, 수평 방향으로도 역전압이 형성되도록 한다. 따라서, 이러한 소자는 에피택셜 층(1)의 감소된 층 두께와 표류 영역의 증가되는 도핑 농도를 통해 종래의 소자에서와 동일한 역전압을 얻을 수 있다. 도 2의 곡선(25)은 도 3에 도시된 MOSFET의 항복 전압의 함수로서 단위 면적당 온-저항을 나타낸다. 명백히, 더 높은 동작 전압들에서, 이러한 소자의 온-저항은 필수적으로 항복 전압과 선형으로 증가되는 도 1에 도시된 소자에 비해 대체로 감소된다.

도 3에 도시된 소자의 개선된 동작 특성들은 트랜지스터의 표류 영역에서 전하 보상을 기반으로 한다. 즉, 표류 영역의 도핑은 예를 들어, 몇배 이상으로 대체로 증가되고, 부가적인 전하는 반대로 도핑된 형태의 칼럼들의 부가에 의해 상쇄된다. 따라서, 트랜지스터의 차단 전압이 변경되지 않고 남는다. 전하 보상 칼럼들은 소자가 온 상태에 있을 때 전류를 전도하지 않는다. 트랜지스터의 이러한 바람직한 특성들은 반대 도핑 형태의 인접 칼럼들 사이에 발생되는 전하 보상 정도에 따라 크게 좌우된다. 불행히도, 칼럼들의 도펀트 변화의 불균일성들은 제조시 처 리 파라미터들의 제어에서 제한들의 결과로서 방지하기 어려울 수 있다. 예를 들어, 칼럼들과 기판 사이의 인터페이스, 및 칼럼들과 p-몸체 영역 사이의 인터페이스에 대한 확산은 상기 인터페이스들 근처의 칼럼들 부분들에서 도펀트 농도의 변화를 일으킨다.

도 3에 도시된 구조는 각각 적절한 도펀트의 도입 이후에, 다수의 에피택셜 증착 단계들을 포함하는 처리 시퀀스로 제조될 수 있다. 그러나, 에피택셜 증착 단계들을 수행하는데 비용이 많이 들기 때문에, 이러한 구조물은 제조 비용이 비싸다. 이러한 소자들을 제조하기 위한 다른 기술은 미국 특허출원 번호 09/970,972에 개시되어 있고, 여기서는 트렌치가 서로 다른 깊이로 연속 에칭된다. 전체적으로 도 3에 도시된 p-형 도핑 영역들(40, 42)과 같이 기능하는 일련의 도핑 영역들(소위, "플로팅 섬(floating island)들")을 형성하기 위한 각각의 에칭 단계 이후에, 도펀트 물질이 주입되어 트렌치의 저면을 통해 확산된다. 그러나, 플로팅 섬 기술을 이용하는 소자의 온-저항은 연속적인 칼럼들을 이용하는 동일한 소자만큼 낮지 않다.

따라서, 최소의 증착 단계들을 필요로 하는 도 3에 도시된 MOSFET 구조를 제조하는 방법을 제공함으로써, 비용을 절감하여 제조할 수 있는 동시에, 처리 파라미터들을 충분히 제어할 수 있도록 하여, 소자의 표류 영역의 반대 도핑 형태의 인접 칼럼들에서 높은 범위의 전하 보상을 이룰 수 있도록 하는 것이 바람직하다.

본 발명은 고 전압 반도체 소자 및 그 제조 방법을 제공한다. 제조방법은 다음에 의하여 진행된다:

A. 제 1 또는 제 2 도전성 형태의 기판을 제공하는 단계;

B. 다음에 의하여 상기 기판상에 전압 유지 영역을 형성시키는 단계:

1. 상기 기판상에 제 1 도전성 형태을 갖는 에피택셜 층을 증착하는 단계;

2. 상기 에피택셜 층내에 적어도 하나의 트렌치를 형성시키는 단계;

3. 상기 트렌치의 벽들을 따라 배리어(barrier) 물질을 증착하는 단계;

4. 상기 배리어 물질을 통해 상기 트렌치의 저변 아래에 인접한 에피택셜 층의 일부분으로 제 2 도전성 형태의 도펀트를 주입하는 단계;

5. 상기 에피택셜 층내에 제 1 도핑층을 형성시키기 위하여 상기 도펀트를 확산시키는 단계;

6. 적어도 상기 트렌치의 저면으로부터 상기 배리어 물질을 제거하는 단계;

7. 상기 제 1 도핑층을 통해 상기 트렌치를 보다 깊은 깊이까지 에칭하고 단계 (B.3)-(B.5)를 반복하여 상기 제 1 도핑층의 수직 하부에서 제 2 도핑층을 형성시키는 단계;

8. 상기 트렌치의 표면들로부터 상기 배리어 물질을 제거하는 단계;

9. 상기 주입된 도펀트가 상기 전압 유지층의 상기 에피택셜 층에서 보다 상기 증착된 물질에서 더 큰 확산계수를 갖도록 상기 트렌치의 벽들을 따라 확산 촉진 물질(diffusion facilitating material)을 증착하는 단계;

10. 상기 도펀트가 상기 제 1 및 제 2 도핑층들 사이에서 상기 트렌치의 측벽들 내부로 확산되도록 상기 도펀트를 상기 확산 촉진 물질 내부로 확산시키는 단계;

11. 상기 트렌치내에 충진 물질을 증착하여 실질적으로 상기 트렌치를 충진하는 단계; 및

C. 상기 전압 유지 영역 상부에서 상기 전압 유지 영역과 접촉되게 적어도 하나의 제 2 도전성 형태 영역을 형성하는 단계.

본 발병의 일 실시예에 따라, 상기 방법은 또한 : 게이트 유전체 영역 상부에 게이트 전도체를 형성시키는 단계; 상기 에피택셜 층에 제 2 도전성 형태를 갖는 적어도 하나의 몸체 영역을 형성시켜 그들 사이에 표류 영역을 형성하는 단계; 및 상기 적어도 하나의 몸체 영역에 상기 적어도 하나의 제 1 도전성 형태의 영역을 형성시키는 단계를 포함한다.

본 발명의 또다른 실시예에 따라, 상기 배리어 물질은 산화물 물질이다.

본 발명의 또다른 실시예에 따라, 상기 산화물 물질은 이산화 실리콘이다.

본 발명의 또다른 실시예에 따라, 상기 트렌치를 충진하는 물질은 이산화 실리콘, 실리콘 질화물 또는 높은 비저항(resistivity) 다결정(polycrystalline) 실리콘과 같은 유전체 물질이다.

도 1은 종래기술의 전력 MOSFET 구조의 횡단면도를 나타낸다.

도 2는 종래기술의 전력 MOSFET에 대한 항복 전압의 함수로서 단위 면적당 온-저항을 나타낸다.

도 3은 동일 전압에서 도 1의 구조보다 더 낮은 온-저항으로 동작되도록 설계되고, 몸체 영역 아래에 위치한 p-형 도펀트의 칼럼들을 갖는 전압 유지 영역을 포함하는 MOSFET 구조를 나타낸다.

도 4는 본 발명에 따라 구성된 전압 유지 영역을 포함하는 MOSFET 구조를 도시한다.

도 5A-5G는 본 발명에 따라 구성된 전압 유지 영역을 제조하기 위하여 적용될 수 있는 일련의 예시적인 공정 단계들을 도시한다.

본 발명에 따라, 전력 반도체 소자의 전압 유지 영역내에 p형 칼럼들을 형성하는 방법이 이하에서 일반적으로 설명될 수 있다. 우선, 소자의 전압 유지 영역을 형성할 에피택셜 층에서 1이상의 트렌치들이 에칭된다. 각 트렌치는 칼럼이 위치되어질 곳에 중심을 갖는다. 제 1 도핑 영역은 p형 도펀트 물질을 트렌치의 저면에 주입함으로써 형성된다. 주입된 물질은 트렌치 저면의 하부에 바로 인접하여 위치된 전압 유지 영역의 일부분 내부로 확산된다. 이어서, 다시 p형 도펀트 물질을 주입하고 확산시킴으로써 제 2 도핑 영역이 형성될 수 있도록 트렌치들이 보다 깊이 에칭된다. 상술된 공정은 원하는 갯수의 도핑 영역이 형성될 때까지 반복된다. 이어서, 트렌치는 주입된 도펀트 물질의 신속한 확산을 용이하게 하는 물질로 커버된다. 이어서, 확산 단계가 수행되어 도펀트가 트렌치의 측벽들을 따라 확산되어 여러 도핑 영역들을 상호접속시킴으로써 p형칼럼을 형성시킨다. 마지막으로, 트렌치들은 소자의 전기적 특성들에 악영향을 미치지 않는 물질로 충진된다. 트렌치를 충진하는 물질로 사용될 수 있는 예시적인 물질들에는 초-고 비저항 폴리실리콘, 이산화 실리콘과 같은 유전체, 또는 다른 물질들 및 그 물질들의 조합들이 포함된다.

도 4는 본 발명에 따라 구성된 전력 반도체 소자를 도시한다. N+ 실리콘 기판(402) 상에 형성된 N형 에피택셜 실리콘층(401)은 소자내의 2개의 MOSFET을 위하여 P-몸체 영역들(405) 및 N+ 소스 영역들(407)을 포함한다. 도시된 바와 같이, P-몸체 영역들(405)은 또한 깊은 P-몸체 영역들(405b)도 포함할 수 있다. 소스-몸체 전극(412)은 에피택셜 층(401)의 소정의 표면부분들을 가로질러 연장되어 소스 및 몸체 영역들과 접촉한다. 양 셀들을 위한 N형 드레인은 반도체의 상부면으로 연장된 N-에피택셜 층(401)의 부분에 의하여 형성된다. 드레인 전극은 N+ 기판(402)의 저면에 제공된다. 통상적으로 폴리실리콘층들을 포함하는 절연 게이트 전극(418)은 주로 소자의 드레인의 몸체부분들 위에서, 통상적으로 이산화 실리콘인 유전체의 얇은 층으로 몸체 및 드레인으로부터 분리되어 있다. 소스 및 몸체 전극에 대하여 게이트에 적절한 양전압이 인가될 때, 몸체 영역의 표면에서 소스와 드레인 사이에 채널이 형성된다. 일련의 p 도핑 칼럼들(410)은 에피택셜 실리콘층(401)에 의해 한정된 소자의 전압 유지 영역에 위치된다.

도 4에서 도시된 전력 반도체 소자는 도 5A-5G에서 도시된 다음의 예시적인 단계들에 따라 제조될 수 있다.

우선, 통상적으로 N형 도핑 에피택셜 층(501)이 N+ 도핑 기판(502) 상에서 성장된다. 에피택셜 층(501)은 5-40 ohm-cm의 비저항을 갖는 400-800V 소자에 대하여 통상적으로 10-50 마이크론의 두께를 갖는다. 다음, 에피택셜 층(501)의 표면을 유전체층으로 커버함으로써 유전체 마스크층이 형성되며, 이 후 상기 유전체층은 노광되고 패터닝되어 트렌치(520)의 위치를 정하는 마스크 부분이 남겨진다. 트렌치(520)는 반응성 이온 에칭에 의하여 마스크 개구부들을 통해 5-15 마이크론 범위의 깊이로 건식 에칭된다. 특히, "x"가 최초에 요구된 플로팅 섬(floating island)들의 동일하게 이격된 수평 칼럼들의 갯수라면, 트렌치(520)는 몸체 영역의 저면과 N+ 도핑 기판의 상부면 사이에 있을 에피택셜 층(502) 두께의 약 1/(x+1) 깊이까지 에칭되어야 한다. 각 트렌치의 측벽들은 필요시 평활(smooth)해 질 수 있다. 우선, 반응성 이온 에칭 공정에 의한 손상을 방지하기 위하여 트렌치 측벽으로부터 얇은 산화물층(통상적으로 약 500-1000A)을 제거하는데 건식 화학 에칭이 사용될 수 있다. 다음으로, 이산화 실리콘층이 트렌치(520) 상부에서 성장된다. 이 이산화 실리콘층은 버퍼 산화 에칭(buffer oxide etch) 또는 HF 에칭에 의하여 제거되어 그 결과 트렌치 측벽들은 가능한 만큼 평활해진다.

도 5B에서, 이산화 실리콘층(524)이 트렌치(520)에서 성장된다. 이산화 실리콘층(524)은 주입된 원자들이 트렌치(520) 측벽들의 하부에 인접한 실리콘을 투과하지는 못하게 하지만, 주입된 원자들이 트렌치 저면의 산화물층(524)를 투과하여 그 원자들이 트렌치 저면의 하부에 인접한 실리콘 내부로 증착될 수 있을 정도의 두께를 가져야 한다. 다음으로, 붕소와 같은 도펀트(528)가 트렌치(520) 저면에 있는 산화물층을 통해 주입된다. 도펀트의 전체 양과 주입 에너지는, 후속 확산 및 에칭 단계가 각 수평 레벨에서 수행되어진 후 에피택셜 층(501)에 잔류하는 도펀트의 양이 최종 소자의 항복(breakdown) 요구조건을 충족하도록 선택되어야만 한다. 다음, 도 5C에서, 고온 확산 단계가 수행되어 주입된 도펀트(528)를 수직방향 및 측방향으로 "확산시킨다(drive-in)".

도 5D에서, 산화물층(524)이 트렌치(520)의 저면으로부터 제거된다. 산화물층(524)은 트렌치(520)의 측벽들로부터 제거될 수도, 제거되지 않을 수도 있다. 그 후, 트렌치(520)의 깊이는 몸체 영역의 저면과 N+ 도핑 기판 사이에 위치된 에피택셜 층(501) 두께의 약 1/(x+1)에 해당하는 깊이로 증가된다. 도 5E, I에서, 트렌치 측벽들의 상부에 산화물층을 성장시키고, 도펀트를 트렌치의 저면을 통해 주입하고 확산시키며, 트렌치의 저면으로부터 산화물층을 제거하는 단계를 반복함으로써 제 2 도핑영역(530)이 형성된다. 이 공정은 "x"개의 수평으로 배열된 도핑 영역을 형성하는데 필요한 횟수만큼 반복될 수 있는데, 여기서 "x"는 원하는 항복전압을 제공하도록 선택된다. 예를 들어, 도 5E(I)에서, 4개의 도핑 영역들(528, 530, 532, 534)가 도시된다. 도 5E(I)에서 도시된 바와 같이, 일단 최종 도핑 여역이 형성되면, 트렌치 깊이는 최종 도핑 영역을 관통해 에칭하기에 충분한 정도의 깊이로 깊어진다. 본 발명의 소정의 실시예들에서, 도 5E(ⅱ)에서 도시된 바와 같이, 최종 도핑 영역(536)은 에칭되지 않는다.

도 5F(ⅰ)에서, 산화물층(524)은 트렌치(520)의 표면으로부터 제거되고, 도펀트가 에피택셜 층(501)을 형성시키는 물질에서보다 신속하게 확산되는 물질(540)으로 커버된다. p형 도펀트는 이어지는 확산 단계에서 p형 영역들(528, 530, 532, 534)로부터 층(540) 내부로 확산된다. 이 확산 단계 동안, 상기 도펀트는 물질(540)내에서 상대적으로 빠른 비율로 트렌치(520) 측벽들을 따라 확산된다. 이러한 방법으로, 도핑 영역들(528, 530, 532, 534)은 트렌치(520) 측벽들을 따라 도펀트에 의하여 상호접속된다. 따라서, 다수의 에피택셜 증착 단계 없이도, 연속적으로 접속된 전하의 칼럼이 형성된다. 신속한 확산 단계에 이어서, 신속한 확산을 촉진하는 물질(540)가 제거(예를 들어, 에칭에 의해)되거나, 다른 종류로 변환(예를 들어, 산화에 의해)되거나, 또는 트렌치 내에 잔존(예를 들어, 그 물질가 유전체인 경우)할 수 있다. 도 5F(ⅱ)는 증착과 신속 확산 단계가 도 5E(ⅱ)에서 도시된 구조에 대해 수행되고 도핑 영역(536)이 존재하는 본 발명의 실시예를 도시한다.

본 발명의 소정의 실시예들에서, 신속 확산을 촉진하는 물질(540)는 다결정 실리콘일 수 있는데, 이는 붕소와 인과 같은 보통 사용되는 도펀트들과 관련하여 사용되는 경우 특히 유리하다. 또한, 다결정 실리콘은 트렌치(520)의 측벽들로부터 에칭될 수 있고 또는 열 산화 기술을 사용하여 이산화 실리콘로 변환시킬 수 있다는 점에서 유리하다. 또는, 갈륨이 도핑 영역들(528, 530, 532, 534)을 형성시키는 도펀트로 사용된다면, 그 갈륨은 실리콘에서 보다 이산화 실리콘에서 보다 빨리 확산되므로 물질(540)는 이산화 실리콘일 수 있다.

신속 확산 단계 및 후속 공정 단계들이 수행된 후에, 트렌치(520)는 소자의 특성에 악영향을 미치지 않는 물질(550)로 충진된다. 예시적인 물질들로 열적으로 성장된 이산화 실리콘, 또는 이산화 실리콘, 실리콘 질화물, 고 비저항 폴리실리콘과 같은 증착된 유전체, 또는 열적으로 성장되고 증착된 상기 물질들 또는 다른 물질들이 포함되나, 이에 제한되는 것은 아니다. 마지막으로 소자의 표면이 도 5G에서 도시된 바와 같이 평탄화된다.

도 5G에 도시된 구조물을 형성하는 전술한 시퀀스의 처리 단계들은 임의의 많은 서로 다른 전력 반도체 소자들의 제조시, 전압 유지 층을 제공한다. 전술한 바와 같이, 이러한 전력 반도체 소자들은 수직형 DMOS, V-홈 DMOS, 및 트렌치 DMOS MOSFET들, IGBT 및 다른 MOS-게이트 소자들을 포함한다. 예를 들어, 도 4는 본 발명의 원리에 따라 구성된 전압 유지층을 포함하는 MOSFET의 예를 도시한다. 도 5는 단일의 p형 도핑 칼럼을 형성하는데 사용되는 단일 트렌치를 도시하지만, 본 발명은 임의의 수의 p형 도핑 칼럼들을 형성하기 위해 단일 또는 다수의 트렌치들을 갖는 전압 유지 영역들을 포함한다는 것을 주의해야 한다.

전압 유지 영역과 도핑 칼럼 또는 칼럼들이 도 5에 도시된 것처럼 형성되면, 도 4에 도시된 MOSFET가 이하의 방식으로 완성될 수 있다. 두꺼운 필드 산화물 층이 우선 성장된다. 액티브 영역이 통상적인 포토마스트 및 에칭 공정을 사용하여 형성된 후, 게이트 산화물이 성장된다. 그 다음, 다결정 실리콘 층이 증착, 도핑, 및 산화된다. 그리고, 상기 폴리실리콘 층은 게이트 영역들을 형성하도록 마스킹된다. 종래의 마스킹, 주입 및 확산 단계들을 이용하여, p+ 도핑된 깊은 몸체 영 역들(5b, 6b)이 형성된다. 예를 들어, p+ 도핑된 깊은 몸체 영역들에 20 내지 200KeV에서 약 1×10¹⁴ 내지 5×10¹⁵/㎠의 양의 붕소가 주입된다. 얕은 몸체 영역들(405a)은 유사한 방식으로 형성되지만 게이트에 자기정렬된다. 이 영역의 주입 양은 20 내지 100KeV의 에너지에서 1×10¹³ 내지 5×10¹⁴/㎠이다.

그 다음, 소스 영역들(407)을 형성하는 패턴화된 마스킹 층을 형성하기 위해, 포토레지스트 마스킹 공정이 사용된다. 그리고, 게이트에 자기-정렬된 주입 및 확산 공정에 의해 소스 영역들(407)이 형성된다. 예를 들어, 소스 영역들에는 통상 20 내지 100KeV에서 2×10¹⁵ 내지 1.2×10¹⁶/㎠의 농도로 비소가 주입될 수 있다. 주입 후, 비소는 약 0.5 내지 2.0 마이크론의 깊이로 확산된다. 몸체 영역의 깊이는 통상 약 1-3 마이크론 범위이고, P+ 도핑된 깊은 몸체 영역(만약 있다면)은 약간 더 깊다. 마지막으로, 마스크층이 통상적인 방법으로 제거된다. DMOS 트랜지스터는 BPSG층을 증착하고 리플로우(reflow)하고 이 층과 그 하부의 산화물층을 에칭하여 전면상에 콘택 개구들을 형성함으로써 통상적인 방법으로 완성된다. 또한, 소스-몸체와 게이트 전극들을 형성하기 위해 금속화 층이 증착 및 마스킹된다. 또한, 패드 콘택들을 형성하기 위해 패드 마스크가 사용된다. 마지막으로, 드레인 콘택층이 기판의 저면상에 형성된다.

전력 MOSFET를 제조하기 위한 특정 처리 시퀀스가 개시되지만, 본 발명의 범주내에서 다른 처리 시퀀스들이 사용될 수 있다. 예를 들어, 깊은 p+ 도핑된 몸체 영역은 게이트 영역이 형성되기 이전에 형성될 수 있다. 트렌치들을 형성하기 이전에 깊은 p+ 도핑된 몸체 영역을 형성할 수 있다. 몇몇 DMOS 구조물들에 있어서, P+ 도핑된 깊은 몸체 영역은 P-도핑된 몸체 영역보다 더 얕을 수 있거나, 몇몇 경우들에 있어서, P+ 도핑된 몸체 영역이 없을 수도 있다.

다양한 실시예들이 구체적으로 도시되고 설명되었지만, 본 발명의 수정 및 변형들은 상기한 설명에 의해 커버되며, 본 발명의 사상과 의도된 범주를 벗어남이 없이 첨부된 청구항들의 범위내에 있다. 예를 들어, 본 발명에 따른 전력 반도체 소자에서 다양한 반도체 영역들의 도전성들은 본 발명에서 기술된 것과 반대로 제공될 수 있다. 더욱이, 수직형 DMOS 트랜지스터가 본 발명에 따른 소자를 제조하는데 필요한 예시적인 단계들을 도시하는데 사용되었지만, 다이오드, 바이폴라 트랜지스터, 전력 JFET, IGBT, MCT, 및 다른 MOS-게이트 전력 소자들과 같은, 다른 DMOS FET와 다른 전력 반도체 소자들도 본 발명에 따라 제조될 수 있다.

Claims (22)

1. 고전압 반도체 소자를 형성하는 방법으로서,

   (A) 제 1 또는 제 2 도전성 형태의 기판을 제공하는 단계;

   (B) 상기 기판 상에 전압 유지 영역을 형성하는 단계

   - 상기 전압 유지 영역을 형성하는 단계는,

   1. 상기 기판 상에 제 1 도전성 형태를 갖는 에피택셜(epitaxial) 층을 증착하는 단계,

   2. 상기 에피택셜 층에 적어도 하나의 트렌치를 형성하는 단계,

   3. 상기 트렌치의 벽들을 따라 배리어(barrier) 물질을 증착하는 단계,

   4. 상기 배리어 물질을 통해 제 2 도전성 형태의 도펀트를 상기 트렌치 저면의 아래에서 상기 트렌치 저면에 인접한 상기 에피택셜 층의 부분으로 주입시키는 단계,

   5. 상기 에피택셜 층에 제 1 도핑층을 형성하도록 상기 도펀트를 확산시키는 단계,

   6. 적어도 상기 트렌치의 저면으로부터 상기 배리어 물질을 제거하는 단계,

   7. 상기 제 1 도핑층을 통해 상기 트렌치를 보다 깊은 깊이까지 에칭하고, 상기 제 1 도핑층의 아래에 수직으로 제 2 도핑층을 형성하기 위해 상기 (B)의 3 내지 5 단계들을 반복하는 단계,

   8. 상기 트렌치의 표면들로부터 상기 배리어 물질을 제거하는 단계,

   9. 상기 트렌치의 벽들을 따라 확산 촉진 물질(diffusion facilitating material)을 증착하는 단계 - 상기 주입된 도펀트는 상기 전압 유지영역의 상기 에피택셜 층에서 보다 상기 증착된 물질내에서 더 큰 확산 계수를 가짐 -,

   10. 상기 도펀트가 상기 제 1 및 제 2 도핑층 사이의 상기 트렌치의 측벽들로 확산되도록, 상기 도펀트를 상기 확산 촉진 물질로 확산시키는 단계, 및

   11. 상기 트렌치를 실질적으로 충진시키기 위해 상기 트렌치에 충진 물질을 증착하는 단계로 이루어짐 -; 및

   (C) 상기 전압 유지 영역 상부에서 상기 전압 유지 영역과 접촉되게 상기 제 2 도전성 형태의 적어도 하나의 영역을 형성하는 단계

   를 포함하는 고전압 반도체 소자 형성 방법.
2. 제 1 항에 있어서,

   상기 제 2 도핑층을 통하여 상기 트렌치를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
3. 제 1 항에 있어서,

   상기 단계 (C)는,

   게이트 유전체 영역 상부에 게이트 전도체를 형성하는 단계;

   그 사이에 표류 영역(drift region)을 규정하기 위해, 상기 에피택셜 층에 제 2 도전성 형태를 갖는 적어도 하나의 몸체 영역을 형성하는 단계; 및

   상기 적어도 하나의 몸체 영역에 상기 제 1 도전성 형태의 적어도 하나의 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
4. 제 1 항에 있어서,

   상기 배리어 물질은 산화물 물질인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
5. 제 4 항에 있어서,

   상기 산화물 물질은 이산화 실리콘인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
6. 제 1 항에 있어서,

   상기 에피택셜 층은 주어진 두께를 갖고, 상기 고전압 반도체 소자 형성 방법은,

   (D) 상기 주어진 두께의 1/(x+1)과 실질적으로 동일한 부가적인 양만큼 상기 트렌치를 에칭하는 단계 - 여기서 x는 2보다 크거나 같고, 상기 전압 유지 영역에 형성될 도핑층들의 규정된 개수에 해당함 -;

   (E) 상기 제 2 도핑층의 아래에 수직으로 다른 도핑층을 형성하도록 상기 단계 (B)의 3 내지 (B)의 6을 반복하는 단계;

   (F) 상기 규정된 개수의 도핑층들이 형성될 때까지 상기 단계 (D)-(E)를 반복하는 단계; 및

   (G) 상기 도핑층들 중 x번째 층을 통해 상기 트렌치를 에칭하는 단계

   를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
7. 제 1 항에 있어서,

   상기 트렌치를 충진하는 물질은 유전체 물질인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
8. 제 7 항에 있어서,

   상기 유전체 물질은 이산화 실리콘인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
9. 제 7 항에 있어서,

   상기 유전체 물질은 실리콘 질화물인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
10. 제 7 항에 있어서,

    상기 유전체 물질은 높은 비저항 다결정(polycrystalline) 실리콘인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
11. 제 1 항에 있어서,

    상기 주입된 도펀트는 붕소인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
12. 제 3 항에 있어서,

    상기 몸체 영역은 깊은 몸체 영역(deep body region)을 포함하는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
13. 제 1 항에 있어서,

    상기 트렌치는, 적어도 하나의 트렌치를 규정하는 마스킹 층을 제공하고 상기 마스킹 층에 의해 규정된 상기 트렌치를 에칭함으로써, 형성되는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
14. 제 3 항에 있어서,

    상기 몸체 영역은 도펀트를 상기 기판으로 주입 및 확산시킴으로써 형성되는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
15. 제 1 항에 있어서,

    상기 고전압 반도체 소자는 수직형 DMOS, V-홈(groove) DMOS, 및 트렌치 DMOS MOSFET, IGBT, 및 바이폴라 트랜지스터로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
16. 제 1 항의 방법에 따라 제조된 고전압 반도체 소자.
17. 제 6 항의 방법에 따라 제조된 고전압 반도체 소자.
18. 제 14 항의 방법에 따라 제조된 고전압 반도체 소자.
19. 제 1 항에 있어서,

    상기 확산 촉진 물질은 다결정 실리콘인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
20. 제 1 항에 있어서,

    상기 제 2 도전성 형태의 도펀트는 갈륨이고, 상기 확산 촉진 물질은 이산화 실리콘인 것을 특징으로 하는 고전압 반도체 소자 형성 방법.
21. 제 1 또는 제 2 도전성 형태의 기판, 상기 기판 상의 제 1 도전성의 에피택셜 층, 및 상기 에피택셜 층에 형성된 전압 유지 영역을 갖는 고전압 반도체 소자로서, 상기 전압 유지 영역은,

    충진된 트렌치의 적어도 외부 측벽들을 따라 형성되고 제 2 도전성 형태를 갖는 칼럼 - 상기 칼럼은 적어도 하나의 제 1 확산 영역 및 제 2 확산 영역을 포함하고, 상기 적어도 하나의 제 1 확산 영역은 상기 제 2 확산 영역에 의해 접속되며, 상기 제 2 확산 영역은 상기 적어도 하나의 제 1 확산 영역의 접합 깊이(junction depth)보다 더 작은 상기 트렌치의 측벽으로부터 측정된 접합 깊이를 가짐 -; 및

    상기 에피택셜 층의 표면으로부터 연장되어 상기 제 2 도전성 형태의 상기 제 1 및 제 2 확산 영역 중 적어도 하나와 교차하는 제 2 도전성 형태의 제 3 영역

    을 포함하는 고전압 반도체 소자.
22. 제 21 항에 있어서,

    상기 칼럼은 다수의 제 1 확산 영역들을 포함하는 것을 특징으로 하는 반도체 소자.

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