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KR100909967B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100909967B1
KR100909967B1 KR1020070056045A KR20070056045A KR100909967B1 KR 100909967 B1 KR100909967 B1 KR 100909967B1 KR 1020070056045 A KR1020070056045 A KR 1020070056045A KR 20070056045 A KR20070056045 A KR 20070056045A KR 100909967 B1 KR100909967 B1 KR 100909967B1
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 소자에 있어서 게이트 절연막의 두께 조절 방법에 관한 것이다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은 PMOS 영역 상에 선택적으로 플루오르(F)를 주입한 후 PMOS 영역 및 NMOS 영역 상의 각각에 제1 두께 및 제2 두께를 가지며 산질화막(oxynitride)으로 구성되는 제1 게이트 절연막을 동시에 형성하는 단계; 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계; 및 상기 제2 게이트 절연막 상에 게이트 전극 패턴을 형성하는 단계;를 포함한다.
본 발명에 의하면 저비용의 단순한 공정에 의해 게이트 절연막의 두께를 NMOS 영역보다 PMOS 영역에서 더 얇게 형성하면서 동시에 양호한 전기적 특성을 확보할 수 있다.
PMOS 영역, CMOS 소자, 플루오르, 게이트 절연막, 산질화막

Description

반도체 소자의 제조방법{Methods for fabricating semiconductor device}
도 1 내지 도 6은 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 7은 본 발명의 일실시예에 따른 NMOS 영역의 C-V 특성을 나타내는 그래프이다
도 8은 본 발명의 일실시예에 따른 PMOS 영역의 C-V 특성을 나타내는 그래프이다.
도 9는 본 발명의 일실시예에 따라 제조된 반도체 소자에서 PMOS 영역에의 Ion - Ioff 특성을 나타내는 그래프이다.
도 10는 본 발명의 일실시예에 따라 제조된 반도체 소자에서 PMOS 영역에의 Vt - Ion 특성을 나타내는 그래프이다.
도 11는 본 발명의 일실시예에 따라 제조된 반도체 소자에서 누설 전류 특성을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판
150a, 150b : 제1 게이트 절연막
160a, 160b : 제2 게이트 절연막
180a, 180b : 게이트 전극 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 소자에 있어서 게이트 절연막의 두께 조절 방법에 관한 것이다.
CMOS 소자에 있어서, 일반적으로 게이트 누설 전류(gate leakage current)는 NMOS 영역이 PMOS 영역보다 5배 이상 크며, 트랜지스터 채널 전류(transistor channel current)도 전자와 홀의 이동도 차이에 의하여 NMOS 영역이 PMOS 영역보다 2배 이상 크다. 트랜지스터 채널 전류의 측면에서 열성인 PMOS 영역에서 상기 트랜지스터 채널 전류를 개선하기 위해서는 PMOS 영역의 폭(width)를 증가시키는 방법이 일반적이다. 그러나 이러한 방법은 CMOS 소자의 집적화 측면에서 한계가 있다.
한편, 게이트 절연막의 두께를 NMOS 영역보다 PMOS 영역에서 더 얇게 형성함으로써 PMOS 영역에서 상기 트랜지스터 채널 전류를 개선할 수 있다. 이는 PMOS 영역이 NMOS 영역에 비해 상대적으로 게이트 누설 전류 측면에서 우수하므로 적용할 수 있는 방법이다. 다만, PMOS 영역 및 NMOS 영역의 게이트 절연막의 두께를 다르게 형성하는 공정은 복잡한 공정을 수반하게 된다. 즉, PMOS 영역 및 NMOS 영역에서 게이트 절연막을 동일한 두께로 형성한 후, 선택적으로 일정 영역을 노출시키는 패터닝 공정을 거쳐 PMOS 영역 및 NMOS 영역의 게이트 절연막의 두께를 변화시키는 공정은 복잡하고 반도체 소자의 생산비용을 증가시키는 요인이므로 개선이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 저비용의 단순한 공정에 의해 게이트 절연막의 두께를 NMOS 영역보다 PMOS 영역에서 더 얇게 형성할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 제조방법은 제1 영역 및 제2 영역이 정의되는 반도체 기판을 준비하는 단계; 상기 제1 영역 상에 선택적으로 플루오르(F)를 주입하는 단계; 상기 제1 영역 및 상기 제2 영역 상의 각각에 제1 두께 및 제2 두께를 가지며 산질화막(oxynitride)으로 구성되는 제1 게이트 절연막을 동시에 형성하는 단계; 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계; 및 상기 제2 게이트 절연막 상에 게이트 전극 패턴을 형성하는 단계;를 포함한다. 상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역이며, 상기 제1 두께는 상기 제2 두께보다 작다. 상기 제1 게이트 절연막을 형성하는 단계는 NO를 함유하는 분위기에서 급속 열처리 공정(RTP)을 적용하여 제1 게이트 절연막을 형성하는 단계를 포함할 수 있다. 상기 NO를 함유하는 분위기는 N2O를 함유하는 분위기 또는 NH3 및 O2를 함유하는 분위기로 대체될 수 있다. 상기 급속 열처리 공정은 800℃ ~ 1200℃ 의 범위에서 적용하는 것이 바람직 하다. 상기 제1 영역 상에 플루오르(F)를 주입하는 단계 이전에 상기 제1 영역 및 상기 제2 영역 상에 각각 패드 산화막을 형성하는 단계를 더 포함할 수 있다. 패드 산화막을 형성하면 상기 제1 게이트 절연막을 형성하는 단계 이전에 상기 패드 산화막을 제거하는 단계를 더 포함할 수 있다. 상기 패드 산화막을 제거하는 단계는 바람직하게는 HF 용액으로 제거할 수 있다. 상기 플루오르를 주입하는 단계는 이온 빔 주입, 플라즈마 도핑 또는 클러스터 이온 도핑하여 상기 플루오르를 주입할 수 있다. 상기 제2 게이트 절연막을 형성하는 단계는 Hf을 포함하는 고유전율 절연막을 형성하는 단계를 포함할 수 있는데, 바람직하게는 HfSiON, HfO 또는 HfSiO를 포함하는 고유전율 절연막일 수 있다. 상기 제2 게이트 절연막을 형성하는 단계는 Zr 또는 La을 포함하는 고유전율 절연막을 형성하는 단계를 포함할 수 있다. 상기 제2 게이트 절연막을 형성하는 단계는 질화실리콘(SiN), 산질화실리콘(SiON) 또는 산화실리콘(SiO2)을 포함하는 절연막을 형성하는 단계를 포함할 수 있다. 상기 게이트 전극 패턴을 형성하는 단계는 물리기상증착법 또는 화학기상증착법에 의해 형성되는 질화티타늄을 포함하는 게이트 전극을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 반도체 소자 제조방법의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "정상(top)"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 하부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 상부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "하부의"라는 용어는, 도면의 특정한 방향에 의존하여, "하부의" 및 "상부의" 방향 모두를 포함할 수 있다. 유사하게, 도면들의 하나에서 소자가 뒤집어 진다면, 다른 요소들의 "아래의(below or beneath)"라고 묘사되어 있는 요소들은 상기 다른 요소들의 "위의(above)" 방향을 가지게 된다. 그러므로, 예로써 든 "아래의"라는 용어는, 위 및 아래의 방향 모두를 포함할 수 있다.
본 발명의 상세한 설명 전반에 걸쳐, '함유하는 분위기'라는 표현은 '함유하는 가스를 사용하여'라는 의미로 이해될 수 있다. 예를 들어, 'NO를 함유하는 분위기에서 급속 열처리 공정(RTP)을 적용한다'라는 표현은 'NO를 함유하는 가스를 사용하여 급속 열처리 공정(RTP)을 적용한다'라는 의미로 이해될 수 있다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 1을 참조하면, 반도체 기판(110) 상에 패드 산화막(pad oxide layer, 130)을 형성한다. 반도체 기판(110)은 실리콘 기판일 수 있다. 패드 산화막(130)은 후속 공정에서 반도체 기판(110)을 보호할 수 있으며, 바람직하게는 약 10nm 전후의 두께를 가질 수 있다.
도 2를 참조하면, 반도체 기판(110)은 제1 영역(A) 및 제2 영역(B)을 포함하여 정의될 수 있다. 본 발명에서는 제1 영역(A)은 PMOS 영역이고, 제2 영역(B)은 NMOS 영역인 것이 바람직하다. 제1 영역(A) 및 제2 영역(B)은 소자분리막(120)에 의해 분리될 수 있다. 패드 산화막(130)은 제1 영역(A) 및 제2 영역(B)상에 형성된다. 먼저 제1 영역(A)을 노출시키고 제2 영역(B)을 덮는 제1 마스크막 패턴(140a)을 형성한 후, 제1 영역(A)상에 제1 채널 이온 주입 공정을 수행한다. 제1 영역(A)이 PMOS 영역인 경우, 제1 채널 이온 주입 공정은 P 및/또는 As의 이온을 주입하는 공정을 포함한다. 한편, 본 발명에서는 제1 영역(A)상에 제1 채널 이온 주입 공정을 수행하면서 플루오르(F)를 선택적으로 주입하는 것을 특징으로 한다. 플루오르(F)를 제1 영역(A) 상에 선택적으로 주입한다는 것은 플루오르(F)를 제1 영역(A)에만 주입하고 제2 영역(B)에는 주입하지 않는다는 의미이다. 상기 플루오르(F)는 후속 공정에서 게이트 절연막의 두께를 조절하는 중요한 인자이다. 플루오르(F)를 주입하는 방법은 이온 빔 주입, 플라즈마 도핑 또는 클러스터 이온 도핑으로 플루오르(F)를 주입하는 방법을 포함한다. 특히 플루오르(F)를 이온 빔 주입하는 경우에 도즈(dose)는 약 1014cm-2 ~ 1016cm-2의 범위에서, 특히 약 1015cm-2크기에서 수행하는 것이 바람직하다. 또한, 플루오르(F)를 이온 빔 주입하는 경우에 가속에너지는 10~30KeV 의 범위에서, 특히 약 20KeV 크기에서 수행하는 것이 바람직하다. 플루오르(F)를 주입한 후 활성화 어닐링을 수행할 수 있다.
도 3을 참조하면, 제2 영역(B)을 노출시키고 제1 영역(A)을 덮는 제2 마스크막 패턴(140b)을 형성한 후, 제2 영역(B)상에 제2 채널 이온 주입 공정을 수행한다. 제2 영역(B)이 NMOS 영역인 경우, 제2 채널 이온 주입 공정은 B의 이온을 주입하는 공정을 포함한다. 한편, 본 발명의 일실시예에서는 상기 제1 채널 이온 주입 공정이 상기 제2 채널 이온 주입 공정보다 먼저 수행되지만, 본 발명은 이에 한정되지 않으며 제2 채널 이온 주입 공정이 제1 채널 이온 주입 공정보다 먼저 수행될 수도 있다.
도 4를 참조하면, 제1 영역(A) 및 제2 영역(B) 상에 형성된 패드 산화막(130)을 제거하여 반도체 기판(110)을 노출시킨다. 패드 산화막(130)을 제거하는 공정은 HF 용액을 사용하여 패드 산화막(130)을 습식 식각하여 제거하는 방법이 바람직하다.
도 5를 참조하면, 제1 영역(A) 및 제2 영역(B) 상에 각각 제1 게이트 절연막(150a 및 150b)를 동시에 형성한다. 제1 게이트 절연막(150a 및 150b)은 산질화막(oxynitride layer)으로 구성되는데, NO를 함유하는 분위기에서 급속 열처리 공정(RTP) 또는 퍼니스(furnace)공정을 적용하여 산질화막을 형성한다. 이 경우 상기 급속 열처리 공정은 800℃ ~ 1200℃ 의 범위에서 수행되는 것이 바람직하다. 본 발명의 다른 실시예에 의하면 산질화막으로 구성되는 제1 게이트 절연막(150a 및 150b)은 N2O를 함유하는 분위기 에서 급속 열처리 공정(RTP) 또는 퍼니스(furnace)공정을 적용하여 형성될 수 있다. 본 발명의 또 다른 실시예에 의하면 산질화막으로 구성되는 제1 게이트 절연막(150a 및 150b)은 NH3 및 O2를 함유하는 분위기에서 급속 열처리 공정(RTP) 또는 퍼니스(furnace)공정을 적용하여 형성될 수 있다. 본 발명의 실시예들에 의해 형성되는 제1 게이트 절연막(150a 및 150b) 중에서 제1 영역(A) 상에 형성되는 제1 게이트 절연막(150a)의 두께는 제2 영역(B) 상에 형성되는 제2 게이트 절연막(150b)의 두께보다 작은 것을 특징으로 한다. 이는 제1 영역(A) 상에 주입된 플루오르(F)에 기인한 것으로 반도체 기판(110) 상에 형성되는 산질화막의 성장이 플루오르(F)에 의해 지연(retardation)되기 때문이다. 이처럼, 본 발명에서는 반도체 기판(110)의 주어진 영역에 따라 두께가 다른 게이트 절연막을 동시에 형성할 수 있게 된다. 여기에서 종래 기술과는 달리 '두께가 다른 게이트 절연막을 동시에 형성한다'는 것은 '임의의 어떤 영역(예를 들어, PMOS 영역 및 NMOS 영역)에서 게이트 절연막을 동일한 두께로 형성한 후 선택적으로 일정 영역을 노출시키는 패터닝 공정을 거쳐 PMOS 영역 및 NMOS 영역의 게이트 절연막의 두께를 변화시키는 공정을 사용하지 않는다'라는 것을 의미한다.
계속하여, 제1 영역(A) 상에 형성된 제1 게이트 절연막(150a) 및 제2 영역(B) 상에 형성된 제1 게이트 절연막(150b) 상에 각각 제2 게이트 절연막(160a 및 160b)을 동시에 또는 순차적으로 형성한다. 제1 영역(A)의 제1 게이트 절연막(150a) 상에 형성된 제2 게이트 절연막(160a)과 제2 영역(B)의 제1 게이트 절연막(150a) 상에 형성된 제2 게이트 절연막(160b)은 두께가 동일할 수 있다. 제2 게이트 절연막(160a 및 160b)은 Hf을 포함하는 고유전율 절연막일 수 있으며, 상기 Hf을 포함하는 고유전율 절연막은 바람직하게는 HfSiON, HfO 또는 HfSiO를 포함할 수 있다. 또한, 제2 게이트 절연막(160a 및 160b)은 Zr 또는 La를 포함하는 고유전 율 절연막일 수 있다. 본 발명의 변형된 다른 실시예에서는 제2 게이트 절연막(160a 및 160b)은 질화실리콘(SiN), 산질화실리콘(SiON) 또는 산화실리콘(SiO2)으로 구성될 수도 있다. 제1 영역(A)에 형성된 게이트 절연막(170a)은 제1 게이트 절연막(150a) 및 제2 게이트 절연막(160a)으로 구성될 수 있다. 제2 영역(B)에 형성된 게이트 절연막(170b)은 제1 게이트 절연막(150b) 및 제2 게이트 절연막(160b)으로 구성될 수 있다.
도 6을 참조하면, 제1 영역(A) 및 제2 영역(B)의 제2 게이트 절연막(160a 및 160b) 상에 각각 게이트 전극 패턴(180a 및 180b)을 형성한다. 게이트 전극 패턴(180a 및 180b)은 티타늄, 질화티타늄, 텅스텐 및 폴리실리콘을 포함하여 구성되는 일군의 집합에서 적어도 하나 이상을 포함하여 형성될 수 있다. 특히, 상기 질화티타늄은 물리기상증착법 또는 화학기상증착법에 의해 형성될 수 있다. 게이트 전극 패턴(180a 및 180b)의 측면에는 스페이서 패턴(185)들이 형성된다. 계속하여, 게이트 전극 패턴(180a 및 180b) 및 스페이서 패턴(185)을 마스크로 하여 이온 주입 공정을 수행하여 소스 및 드레인 영역들(190)을 형성할 수 있다.
도 7은 본 발명의 일실시예에 따른 NMOS 영역의 C-V 특성을 나타내는 그래프이고, 도 8은 본 발명의 일실시예에 따른 PMOS 영역의 C-V 특성을 나타내는 그래프이다. C-V 특성을 나타내는 그래프에서 가로축은 전압을, 세로축은 게이트 절연막의 커패시턴스를 가리킨다.
도 7 및 도 8을 참조하면, PMOS 영역에서만 플루오르(F)를 선택적으로 주입 한 후, 종래 기술에 따른 게이트 절연막(Ⅰ) 및 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서 C-V 특성을 비교하였다. 종래 기술에 따른 게이트 절연막(Ⅰ)은 산화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)은 산질화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 종래 기술에 따른 게이트 절연막(Ⅰ)을 적용한 게이트 구조에서는 NMOS 영역(도 7)과 PMOS 영역(도 8)에서의 커패시턴스가 동일 전압에서 거의 동일함을 확인할 수 있으며, 이러한 결과는 PMOS 영역에 플루오르(F)를 선택적으로 주입하여도 제1 게이트 절연막이 산화막으로 구성될 경우에는 PMOS 영역 및 NMOS 영역에서의 제1 게이트 절연막의 두께가 거의 동일다는 것을 의미한다. 한편, 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서는 동일 전압에서 PMOS 영역(도 8)에서의 커패시턴스가 NMOS 영역(도 7)에서의 커패시턴스보다 높음(H)을 확인할 수 있으며, 이러한 결과는 PMOS 영역에 플루오르(F)를 선택적으로 주입하고 제1 게이트 절연막이 산질화막으로 구성될 경우에는 PMOS 영역의 제1 게이트 절연막의 두께가 NMOS 영역에서의 제1 게이트 절연막의 두께보다 얇음을 의미한다.
도 9는 본 발명의 일실시예에 따라 제조된 반도체 소자에서 PMOS 영역에의 Ion - Ioff 특성을 나타내는 그래프이다.
도 9를 참조하면, PMOS 영역에서만 플루오르(F)를 선택적으로 주입한 후, 종 래 기술에 따른 게이트 절연막(Ⅰ) 및 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서Ion - Ioff 특성을 비교하였다. 종래 기술에 따른 게이트 절연막(Ⅰ)은 산화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)은 산질화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조는 종래 기술에 따른 게이트 절연막(Ⅰ)을 적용한 게이트 구조에서보다 동일한 Ioff 값에 대하여 Ion 특성값이 높음을 확인할 수 있다. 이러한 결과는 본 발명에 의해 PMOS 영역의 게이트 절연막의 두께가 얇아져도 게이트 절연막의 질(quality)은 양호하다는 것을 의미한다.
도 10는 본 발명의 일실시예에 따라 제조된 반도체 소자에서 PMOS 영역에의 Vt - Ion 특성을 나타내는 그래프이다.
도 10을 참조하면, PMOS 영역에서만 플루오르(F)를 선택적으로 주입한 후, 종래 기술에 따른 게이트 절연막(Ⅰ) 및 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서 Vt - Ion 특성을 비교하였다. 종래 기술에 따른 게이트 절연막(Ⅰ)은 산화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)은 산질화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 본 발명의 일실시예에 따른 게이트 절연막 (Ⅱ)을 적용한 게이트 구조는 종래 기술에 따른 게이트 절연막(Ⅰ)을 적용한 게이트 구조에서보다 동일한 Vt 값에 대하여 Ion 특성값이 높음을 확인할 수 있다. 이러한 결과는 본 발명에 의해 PMOS 영역의 게이트 절연막의 두께가 얇아져도 게이트 절연막의 질(quality)은 양호하다는 것을 의미한다.
도 11는 본 발명의 일실시예에 따라 제조된 반도체 소자에서 누설 전류 특성을 나타내는 그래프이다.
도 11을 참조하면, PMOS 영역에서만 플루오르(F)를 선택적으로 주입한 후, 종래 기술에 따른 게이트 절연막(Ⅰ) 및 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서 누설 전류 특성을 비교하였다. 종래 기술에 따른 게이트 절연막(Ⅰ)은 산화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다. 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)은 산질화막으로 구성되는 제1 게이트 절연막과 고유전율 절연막으로 구성되는 제2 게이트 절연막을 포함한다.
본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서 PMOS 영역의 누설전류(Y)는 종래 기술에 따른 게이트 절연막(Ⅰ)을 적용한 게이트 구조에서의 PMOS 영역의 누설전류(Z)보다 높음을 확인할 수 있다. 이러한 결과는 PMOS 영역에서 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)이 종래 기술에 따른 게이트 절연막(Ⅰ)보다 얇기 때문에 발생하는 것으로 추정된다. 하지만 CMOS 소자에서 누설전류는 일반적으로 NMOS 영역에서 중요한 문제이며, 본 발명의 일실시예 에 따른 게이트 절연막(Ⅱ)을 적용한 게이트 구조에서 PMOS 영역의 누설전류(Y)는 NMOS 영역의 누설전류(X)보다 약 절반 정도 낮음을 확인할 수 있다. 따라서, 본 발명의 일실시예에 따른 게이트 절연막(Ⅱ)을 적용하여도 PMOS 영역에서의 누설전류는 실질적으로 양호함을 확인하였다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 의한 반도체 소자의 제조방법에 의하면 저비용의 단순한 공정에 의해 게이트 절연막의 두께를 NMOS 영역보다 PMOS 영역에서 더 얇게 형성하면서 동시에 양호한 전기적 특성을 확보할 수 있다.

Claims (25)

  1. 제1 영역 및 제2 영역이 정의되는 반도체 기판을 준비하는 단계;
    후속 단계에서의 산질화막(oxynitride layer)의 성장을 지연시키기 위하여, 상기 제1 영역 상에 선택적으로 플루오르(F)를 주입하는 단계;
    상기 제1 영역 및 상기 제2 영역 상의 각각에 제1 두께 및 제2 두께를 가지며 산질화막(oxynitride layer)으로 구성되는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막 상에 게이트 전극 패턴을 형성하는 단계;를 포함하고,
    상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 영역 상의 제1 게이트 절연막과 상기 제2 영역 상의 제1 게이트 절연막은 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는 NO를 함유하는 가스를 사용하여 급속 열처리 공정(RTP) 또는 퍼니스(furnace) 공정을 적용하여 제1 게이트 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는 N2O를 함유하는 가스를 사용하여 급속 열처리 공정(RTP) 또는 퍼니스(furnace) 공정을 적용하여 제1 게이트 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는 NH3 및 O2를 함유하는 가스를 사용하여 급속 열처리 공정(RTP) 또는 퍼니스(furnace) 공정을 적용하여 제1 게이트 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는 급속 열처리 공정(RTP)을 적용하여 제1 게이트 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 급속 열처리 공정은 800℃ ~ 1200℃ 의 범위에서 적용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 영역 상에 플루오르(F)를 주입하는 단계 이전에 상기 제1 영역 및 상기 제2 영역 상에 각각 패드 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 패드 산화막을 제거하는 단계는 HF 용액으로 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 플루오르를 주입하는 단계는 이온 빔 주입하여 상기 플루오르를 주입하는 단계를 포함하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 플루오르를 주입하는 단계는 플라즈마 도핑하여 상기 플루오르를 주입하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제1항에 있어서, 상기 플루오르를 주입하는 단계는 클러스터 이온 도핑하여 상기 플루오르를 주입하는 단계를 포함하는 반도체 소자의 제조방법.
  14. 제1항에 있어서, 상기 플루오르를 주입하는 단계는 상기 플루오르를 주입한 후 활성화 어닐링을 하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 Hf을 포함하는 고유전율 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 Hf을 포함하는 고유전율 절연막은 HfSiON, HfO 또는 HfSiO를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 Zr을 포함하는 고유전율 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 La을 포함하는 고유전율 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 질화실리콘(SiN)을 포함하는 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 산질화실리콘(SiON)을 포함하는 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 산화실리콘(SiO2)을 포함하는 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 게이트 전극 패턴을 형성하는 단계는 질화티타늄을 포함하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 질화티타늄은 물리기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 질화티타늄은 화학기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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