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KR100909800B1 - Lead Control Device and Method of Semiconductor Memory Device - Google Patents

Lead Control Device and Method of Semiconductor Memory Device Download PDF

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KR100909800B1
KR100909800B1 KR1020070140489A KR20070140489A KR100909800B1 KR 100909800 B1 KR100909800 B1 KR 100909800B1 KR 1020070140489 A KR1020070140489 A KR 1020070140489A KR 20070140489 A KR20070140489 A KR 20070140489A KR 100909800 B1 KR100909800 B1 KR 100909800B1
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장지은
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리장치에서 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 제어하는 리드 제어장치 및 방법에 관한 것이다. 본 발명은, 리드 동작시에 컬럼 어드레스의 펄스 폭을 검출하고, 검출된 신호를 이용해서 입출력센스엠프 제어신호를 발생시키도록 제어하는 것을 특징으로 한다. 따라서 본 발명은 컬럼 어드레스의 펄스폭을 검출하기 위한 구성과, 상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 구성 등을 포함하여 이루어진다. 이와 같은 본 발명의 특징 및 구성에 따르면, 모든 스큐에서 컬럼 어드레스 펄스신호의 펄스 폭이 변하더라도 입출력센스 엠프의 제어신호가 상기 컬럼 어드레스 펄스신호의 펄스 폭 변화량에 기초하여 변화하므로서, 입출력센스엠프의 오동작을 방지하는 효과를 얻는다. The present invention relates to a read control device and method for controlling timing of a control signal for operating an input / output sense amplifier (IOSA) during a read operation in a semiconductor memory device. The present invention is characterized in that the pulse width of the column address is detected during a read operation, and the input signal is controlled to generate an input / output sense amplifier control signal using the detected signal. Accordingly, the present invention includes a configuration for detecting a pulse width of a column address, and a configuration for generating a control signal of an input / output sense amplifier by using the pulse width after detecting the pulse width. According to the feature and configuration of the present invention, even if the pulse width of the column address pulse signal changes in every skew, the control signal of the input / output sense amplifier changes based on the pulse width change amount of the column address pulse signal. The effect of preventing a malfunction is obtained.

Description

반도체 메모리장치의 리드 제어장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING READ IN SEMICONDUCTOR MEMORY DEVICE}Lead control device and method of semiconductor memory device {APPARATUS AND METHOD FOR CONTROLLING READ IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 제어하는 리드 제어장치 및 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a read control device and a method for controlling timing of a control signal for operating an input / output sense amplifier (IOSA) during a read operation.

DRAM을 비롯한 반도체 메모리장치는, 데이터를 저장하기 위한 단위 메모리 셀의 집합체인 메모리 셀 어레이와, 원하는 데이터 입출력 동작을 제어하기 위한 주변회로로 구성된다.A semiconductor memory device including a DRAM is composed of a memory cell array which is a collection of unit memory cells for storing data, and a peripheral circuit for controlling desired data input / output operations.

메모리 셀 어레이는 흔히 워드라인으로 불리우는 다수의 로우(ROW)와 흔히 비트라인으로 불리우는 다수의 컬럼(Column)으로 이루어진 매트릭스 형태를 이루고 있다. 각각의 로우와 컬럼에는 소정의 어드레스가 할당되어 있으며, 특정 로우를 지정하기 위해서 로우 어드레스가, 특정 컬럼을 지정하기 위해서 컬럼 어드레스가 사용된다. The memory cell array is in the form of a matrix consisting of a number of rows, commonly referred to as wordlines, and a number of columns, commonly referred to as bitlines. Each row and column is assigned a predetermined address, a row address is used to designate a particular row, and a column address is used to designate a particular column.

로우 어드레스와 컬럼 어드레스는 커맨드와 함께 외부로부터 인가된 어드레스 신호를 디코딩하여 생성하며, 특히 리드/라이트 동작시 컬럼 어드레스에 의해 정해진 특정 비트라인에 대응하는 컬럼 선택신호의 활성화 구간을 정의하기 위하여 커맨드 신호를 받아 생성된 컬럼 어드레스 인에이블 신호가 사용된다.The row address and column address are generated by decoding an address signal applied from the outside together with a command, and in particular, in order to define an activation period of a column selection signal corresponding to a specific bit line determined by the column address during a read / write operation. The generated column address enable signal is used.

도 1은 일반적인 동기식 반도체 메모리장치의 컬럼 경로와 함께, 입출력센스엠프(IOSA)를 동작시-키는 제어신호인 IOSTBp를 발생시키기 위한 블록도이다.FIG. 1 is a block diagram for generating IOSTBp, which is a control signal for operating an input / output sense amplifier (IOSA) with a column path of a general synchronous semiconductor memory device.

도시하고 있는 바와 같이, 컬럼 경로에는 N+1 비트의 어드레스신호(COL_ADD)를 버퍼링하기 위한 어드레스 버퍼(Add_buf ; 10), 어드레스 버퍼(10)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 어드레스 래치(ADD_Latch ; 12), 어드레스 래치(12)의 출력신호를 카운팅하여 순차적인 어드레싱을 가능하게 하는 컬럼 어드레스 카운터(Yadd_CNT ; 14), 칼럼 어드레스 인에이블 신호(BYP Yi)에 응답하여 컬럼 어드레스 카운터(14)의 출력신호를 디코딩하여 컬럼 어드레스 신호(Yi)를 생성하기 위한 컬럼 어드레스 디코더(Yadd_dec ;16)을 포함하여 구성된다.As shown in the figure, an address buffer Add_buf 10 for buffering an N + 1 bit address signal COL_ADD and an address for latching an output signal of the address buffer 10 with an internal clock CLKp4 are shown in the column path. The column address counter (Yadd_CNT; 14) and the column address enable signal BYP Yi in response to the latch (ADD_Latch) 12, the output signal of the address latch 12 to enable sequential addressing, and the column address counter (BYP Yi). And a column address decoder (Yadd_dec) 16 for decoding the output signal of 14) to generate the column address signal Yi.

또한, 전술한 바와 같이 컬럼 어드레스 인에이블 신호(BYP Yi)는 커맨드 신호를 받아 생성되는데, /RAS,/CAS,/WE 등의 커맨드신호(COMAND)를 버퍼링하기 위한 커맨드 버퍼(CMN_buf ;22), 커맨드 버퍼(22)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 커맨드 래치(CMD_latch ; 24), 커맨드 래치(24)의 출력신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 디코더(YCMD_CTRL ;26) 및 상기 커맨드 디코더(26)로부터 출력된 내부 커맨드 신호를 입력받아 컬럼 어드레스 인에이블 신호(BYP_Yi)를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성기가 커맨드 의 경로를 형성한다. 상기 컬럼 어드레스 인에이블 신호 생성기의 구성은, 상기 커맨드 디코더(26)로부터 생성된 신호를 내부 펄스를 적용하여 펄스 폭(pulse width)을 결정하는 펄스 발생기(YCMD_PULSE_GEN ; 28), 상기 펄스 발생기(28)에서 발생된 AYP16 신호가 각각의 뱅크로 뿌려지게 되고, 뱅크에서는 뱅크 어드레스(Bank_add)와 만나 해당 뱅크만을 동작시키는 뱅크 제어부(YBANK_CTRL ;30), 상기 뱅크 제어부(30)에서 출력되는 컬럼 어드레스 인에이블 신호(BYP_Yi)가 상기 컬럼 어드레스 신호(Yi)와 만나도록 준비시키는 지연부(YCMD_DLY ; 32)로 구성된다. 따라서 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 컬럼 어드레스 디코더(16)에서 컬럼 어드레스신호(Yi)를 인에이블시키게 된다.In addition, as described above, the column address enable signal BYP Yi is generated by receiving a command signal, and includes a command buffer CMN_buf 22 for buffering a command signal COMAND such as / RAS, / CAS, / WE, etc. A command latch CMD_latch 24 for latching the output signal of the command buffer 22 to the internal clock CLKp4, and a command decoder YCMD_CTRL for generating an internal command signal by decoding the output signal of the command latch 24; ) And a column address enable signal generator for generating a column address enable signal BYP_Yi by receiving the internal command signal output from the command decoder 26 to form a command path. The column address enable signal generator may include a pulse generator (YCMD_PULSE_GEN; 28) for applying an internal pulse to the signal generated by the command decoder 26 to determine a pulse width, and the pulse generator 28. The AYP16 signal generated by the signal is scattered to each bank, and in the bank, the bank control unit YBANK_CTRL 30 operates only the bank by meeting the bank address Bank_add, and the column address enable signal output from the bank control unit 30. And a delay unit YCMD_DLY 32 which prepares BYP_Yi to meet the column address signal Yi. Therefore, the column address enable signal BYP_Yi enables the column address signal Yi at the column address decoder 16.

한편, 상기와 같은 과정을 통해서 생성된 컬럼 어드레스 인에이블 신호(BYP_Yi)는, 리드 동작시에 IOSA 동작 제어를 위한 IOSTBp 신호를 발생시키기 위해 이용되어진다. 즉, 도시하고 있는 바와 같이 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 지연부(IOSTB_DLY ; 18)에서 일정시간 지연된 후에 펄스 발생기(IOSTB_PULSE_GEN ; 20)에서 펄스 폭을 재 조정하여 IOSTBp신호가 발생되어진다. Meanwhile, the column address enable signal BYP_Yi generated through the above process is used to generate an IOSTBp signal for IOSA operation control during a read operation. That is, as shown in the figure, after the column address enable signal BYP_Yi is delayed by the delay unit IOSTB_DLY 18 for a predetermined time, the pulse generator IOSTB_PULSE_GEN 20 adjusts the pulse width to generate the IOSTBp signal.

도 2는 종래 리드 제어장치에서 펄스 발생기(20)의 상세 구성도를 도시하고 있고, 도 3은 펄스 발생기(20)의 타이밍도를 도시하고 있다.2 shows a detailed configuration diagram of the pulse generator 20 in the conventional lead control apparatus, and FIG. 3 shows a timing diagram of the pulse generator 20.

종래 반도체 메모리장치의 리드 제어장치의 동작과정을 살펴보면, 외부에서 리드 커맨드와 컬럼 어드레스가 입력되면, 커맨드는 커맨드 버퍼와 커맨드 래치(22,24)를 거쳐서 읽기 또는 쓰기 동작시에 인에이블, 즉 하이레벨 펄스를 발생시키는 신호(Casp6_rd, Casp6_wt)를 발생한다. Referring to an operation process of a read control device of a conventional semiconductor memory device, when a read command and a column address are externally input, the command is enabled, that is, high during a read or write operation through the command buffer and the command latches 22 and 24. Signals Casp6_rd and Casp6_wt generating level pulses are generated.

컬럼 어드레스 신호(Yi)가 발생되야 하는 경우는, 리드/라이트 두 경우이다. 따라서 라이트 커맨드가 입력되었을 때, 커맨드 디코딩이 이루어져서 Casp6_wt와 Casp12를 만들고, 이 신호가 내부 펄스 발생기(28)에서 펄스폭이 결정되어 AYP16신호를 발생한다. 상기 AYP16 신호는 각각의 뱅크로 뿌려지게 되고, 이때 뱅크 제어부(30)에서 해당 뱅크만이 동작되도록 제어하는 신호(BYP_Yi)를 발생한다. 이렇게 발생된 BYP_Yi 신호는 지연부(32)에서 커맨드와 어드레스가 만날 준비를 한다.The column address signal Yi should be generated in both cases of read / write. Therefore, when the write command is input, command decoding is performed to generate Casp6_wt and Casp12, and the signal is determined by the internal pulse generator 28 to generate the AYP16 signal. The AYP16 signal is scattered to each bank, and at this time, the bank controller 30 generates a signal BYP_Yi for controlling only the corresponding bank. The generated BYP_Yi signal is prepared by the delay unit 32 to meet the command and address.

그리고 리드 커맨드시 함께 입력된 컬럼 어드레스는, 어드레스버퍼(10), 어드레스 래치(12), 그리고 카운터(14)를 거쳐 컬럼 어드레스 디코더(16)에 입력된다. 상기 컬럼 어드레스 디코더(16)는, 상기 지연부(32)에서 제공되는 컬럼 어드레스 인에이블신호(BYP_Yi)에 제어되어 컬럼 어드레스 신호(Yi)를 인에이블시킨다.The column addresses input together at the time of the read command are input to the column address decoder 16 via the address buffer 10, the address latch 12, and the counter 14. The column address decoder 16 is controlled by the column address enable signal BYP_Yi provided by the delay unit 32 to enable the column address signal Yi.

한편, 컬럼 어드레스 디코더(16)에서 컬럼 어드레스 신호(Yi)가 출력될 때, 비트라인(bit)/비트라인바(bitb)에 실려있던 데이터가 SIO 라인/SIOB 라인을 거쳐서 LIO 라인/ LIOB 라인까지 전달되어진다. 이후 다시 LIO 라인/ LIOB 라인에 전달된 데이터는 IOSA에서 증폭되어 GIO 라인/GIOB 라인으로 전달되어진다.On the other hand, when the column address signal Yi is output from the column address decoder 16, data carried on the bit line / bit line bar is passed through the SIO line / SIOB line to the LIO line / LIOB line. Delivered. After that, the data transferred to the LIO line / LIOB line is amplified in IOSA and transferred to the GIO line / GIOB line.

도 4 내지 도 6은 컬럼 어드레스 신호(Yi)가 인에이블될 때, LIO 라인/ LIOB 라인에 데이터가 실리는 과정에 따른 동작 타이밍도를 나타내고 있다. 그리고 도 7을 참조하면, 상기 LIO 라인/ LIOB 라인에 실린 데이터가 IOSA에서 증폭되어진 후, GIO 라인/GIOB 라인에 실리기 위한 입출력센스엠프(IOSA)의 회로도를 나타낸다. 4 to 6 illustrate an operation timing diagram according to a process in which data is loaded on the LIO line / LIOB line when the column address signal Yi is enabled. 7 shows a circuit diagram of an input / output sense amplifier (IOSA) for loading on the GIO line / GIOB line after data loaded on the LIO line / LIOB line is amplified in the IOSA.

즉, IOSA 제어신호인 IOSTBp 신호가 인에이블되면, 에지 트리거(edge trigger)인 IOSA가 LIO 라인/ LIOB 라인에 실린 데이터를 감지해서 충분하게 로우 또는 하이상태로 증폭하게 되고, 이 증폭된 신호가 GIO 라인/GIOB 라인에 실리게 된다. That is, when the IOSTBp signal, which is an IOSA control signal, is enabled, the edge trigger IOSA senses data on the LIO line / LIOB line and amplifies it sufficiently low or high, and the amplified signal is GIO. Will be on the line / GIOB line.

여기서 상기 IOSA를 인에이블시키기 위한 IOSTBp 신호는, 도 2에 도시하고 있는 바와 같이, 컬럼 어드레스 인에이블 신호(BYP_Yi)가 지연부(38)에서 일정시간 지연된 후 펄스 폭을 재 조정하여 발생되어진다. In this case, the IOSTBp signal for enabling the IOSA is generated by adjusting the pulse width after the column address enable signal BYP_Yi is delayed by the delay unit 38 for a predetermined time, as shown in FIG. 2.

이와 같이 종래 리드 제어장치에서 컬럼 어드레스 신호(Yi), 컬럼 어드레스 인에이블 신호(BYP_Yi), 그리고 IOSA 제어신호(IOSTBp)는, 각각의 라인에 실린 데이터의 전달을 제어하게 되는데, 스큐(Skew)가 다름으로 인해서 동작상의 오류를 발생시키는 문제점을 야기시킨다.As described above, in the conventional read controller, the column address signal Yi, the column address enable signal BYP_Yi, and the IOSA control signal IOSTBp control the transfer of data carried on each line. Differences cause problems that cause operational errors.

다시 말해서, 단순히 컬럼 어드레스 신호(Yi)의 인에이블 타이밍 후에 LIO 라인/ LIOB 라인 신호가 적당히 증폭되었을 때라고 생각되는 시점까지 많은 양의 지연회로를 사용하여 지연시킨 후에 IOSA 제어신호(IOSTBp)가 인에이블 되어진다. 이때 많은 양의 지연회로를 사용하기 위해서는 어쩔 수 없이 많은 단수의 트랜지스터를 거치게 되고, 공급전압(VDD) 또는 트랜지스터의 특성에 따라서 많은 양의 스큐가 발생되어진다.In other words, the IOSA control signal IOSTBp is enabled after a delay using a large amount of delay circuit until a time when the LIO line / LIOB line signal is considered to have been properly amplified after the timing of enabling the column address signal Yi. It is done. In this case, in order to use a large amount of delay circuit, a large number of transistors are inevitably passed, and a large amount of skew is generated according to the supply voltage VDD or the characteristics of the transistor.

여기서 LIO 라인/ LIOB 라인 신호를 증폭하는 델타(Delta) 량은 컬럼 어드레스 신호(Yi)의 펄스 폭에 의해 좌우된다. 따라서 공급전원이나 트랜지스터의 특성에 따라서 컬럼 어드레스 신호(Yi)의 펄스 폭이 변하는 양과 IOSA 제어신호(IOSTBp)를 만드는 딜레이 양이 다르게 된다면 도 5 또는 도 6과 같이 실패를 발생하게 된다.The amount of delta amplifying the LIO line / LIOB line signal depends on the pulse width of the column address signal Yi. Therefore, if the pulse width of the column address signal Yi is changed according to the characteristics of the power supply or the transistor and the delay amount for generating the IOSA control signal IOSTBp is different, a failure occurs as shown in FIG. 5 or 6.

즉, 도 5에서와 같이 로우 공급전원에서 컬럼 어드레스 신호(Yi)의 펄스 폭이 늘어나는 양보다 IOSA 제어신호(IOSTBp)가 증가하는 양이 더 커서 LIO 라인/ LIOB 라인 신호가 프리차지(Precharge) 되고 있는 상태를 스트로브(strobe) 하는 경우가 발생될 수 있다. 또한, 도 6에서와 같이, 하이 공급전원에서 컬럼 어드레스 신호(Yi)의 펄스 폭이 줄어드는 양보다 IOSA 제어신호(IOSTBp)가 줄어드는 양이 더 작아서 실패를 발생할 수 있다. 따라서 컬럼 어드레스 신호(Yi)의 라이징 에지에서부터 많은 양의 지연회로를 사용하여 IOSA 제어신호(IOSTBp)를 생성하기 위해서는 모든 스큐에 안전하게 동작하도록 하기 위하여 많은 마진(Margin)을 가져가게 되고, 결과적으로 타이밍의 보틀-넥(Bottle-Neck) 현상을 야기시키는 문제점이 있다.That is, as shown in FIG. 5, the IOSA control signal IOSTBp increases more than the pulse width of the column address signal Yi increases in the low power supply, so the LIO line / LIOB line signal is precharged. Strobe situations can occur. In addition, as shown in FIG. 6, the amount of decreasing the IOSA control signal IOSTBp is smaller than the amount of decreasing the pulse width of the column address signal Yi at the high power supply, thereby causing a failure. Therefore, in order to generate the IOSA control signal IOSTBp using a large amount of delay circuit from the rising edge of the column address signal Yi, a large margin is taken in order to operate safely on all skews, and as a result, timing There is a problem that causes the bottle-neck (Bottle-Neck) phenomenon.

따라서 상기 문제점을 해결하기 위한 본 발명의 목적은 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 적절히 제어 가능한 반도체 메모리장치의 리드 제어장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention to solve the above problems is to provide a read control device and method of a semiconductor memory device capable of appropriately controlling the timing of a control signal for operating an input / output sense amplifier (IOSA) during a read operation.

본 발명의 다른 목적은 리드 동작시에 입출력센스엠프를 동작시키기 위한 제어신호가 컬럼 어드레스의 변화에 연동해서 발생할 수 있도록 제어 가능한 반도체 메모리장치의 리드 제어장치 및 방법을 제공함에 있다.Another object of the present invention is to provide a read control device and method for a semiconductor memory device that can be controlled to generate a control signal for operating an input / output sense amplifier in a read operation in association with a change in a column address.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 리드제어장치 및 방법은, 리드 동작시에 컬럼 어드레스의 펄스 폭을 검출하고, 입출력센스엠프 제어신호를 발생시키도록 제어하는 것을 특징으로 한다. A read control device and method of a semiconductor memory device according to the present invention for achieving the above object is characterized in that the control to detect the pulse width of the column address and to generate the input and output sense amplifier control signal during the read operation.

따라서 본 발명의 제 1 실시예에 따른 반도체 메모리장치의 리드제어장치는, 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; 및 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하여 제공된다.Therefore, the read control apparatus of the semiconductor memory device according to the first embodiment of the present invention comprises: column address enable signal generating means for inputting a column command and generating a column address enable signal; And an input / output sense amplifier control signal generating means for detecting a pulse width of the column address enable signal and generating a control signal of the input / output sense amplifier based on the detected signal.

또한 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 리드제어장치는, 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 발생수단; 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하여 구성되고, 상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되고, 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어한다.Also, a read control apparatus of a semiconductor memory device according to a second embodiment of the present invention includes: column address signal generating means for inputting a column address and controlling the column address enable signal to decode the column address signal; Column address enable signal generation means for inputting a column command and generating a column address enable signal; And an input / output sense amplifier control signal generating means for detecting a pulse width of the column address enable signal and generating a control signal of the input / output sense amplifier based on the detected signal. The data is transmitted to the local data line, and the data of the local data line is amplified by the input / output sense amplifier enabled by the control signal of the input / output sense amplifier and controlled to be transmitted to the global line.

그리고 본 발명의 실시예에 따른 반도체 메모리장치의 리드제어방법은, 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 디코딩 단계; 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생 단계; 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성 단계; 상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되는 제 1 전송단계; 상기 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어하는 제 2 전송단계를 포함하는 것을 특징으로 한다.The read control method of a semiconductor memory device according to an embodiment of the present invention includes: a column address signal decoding step of inputting a column address and controlling the column address enable signal to decode the column address signal; A column address enable signal generation step of inputting a column command and generating a column address enable signal; An input / output sense amplifier control signal generation step of detecting a pulse width of the column address enable signal and generating a control signal of the input / output sense amplifier based on the detected signal; A first transmission step of transmitting data of a bit line to a local data line by the column address signal; And a second transmission step of controlling the data of the local data line to be amplified by the input / output sense amplifier enabled by the control signal of the input / output sense amplifier and transmitted to the global line.

본 발명은 리드 동작시에 컬럼 어드레스의 펄스 폭을 검출하고, 검출된 신호를 이용해서 입출력센스엠프 제어신호를 발생시키도록 제어하는 것을 특징으로 하고, 컬럼 어드레스의 펄스폭을 검출하기 위한 구성과, 상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 구성 등을 포함하여 이루어진다. 이와 같은 본 발명의 특징 및 구성에 따르면, 모든 스큐에서 컬럼 어드레스 펄스신호의 펄스 폭이 변하더라도 입출력센스 엠프의 제어신호가 상기 컬럼 어드레스 펄스신호의 펄스 폭 변화량에 기초하여 변화하므로서, 입출력센스엠프의 오동작을 방지하는 효과를 얻는다. The present invention is characterized in that during the read operation, the pulse width of the column address is detected, and the input / output sense amplifier control signal is controlled to be generated using the detected signal, and the pulse width of the column address is detected. After the pulse width is detected, and the like is used to generate a control signal of the input / output sense amplifier. According to the feature and configuration of the present invention, even if the pulse width of the column address pulse signal changes in every skew, the control signal of the input / output sense amplifier changes based on the pulse width change amount of the column address pulse signal. The effect of preventing a malfunction is obtained.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 리드제어장치 및 방법에 대해서 자세하게 살펴보기로 한다.Hereinafter, a read control apparatus and method of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 8은 본 발명에 따른 반도체 메모리장치의 리드제어장치의 블록도를 도시하고 있다.8 is a block diagram of a read control device of a semiconductor memory device according to the present invention.

데이터 입출력 패드와 메모리 셀 영역 사이의 데이터 전송을 위한 입출력 데이터라인인 글로벌 데이터라인(GIO)과, 메모리 셀 영역 내에서 출력되는 비트라인감지증폭기의 출력을 전송받는 로컬 데이터라인(LIO) 사이에 데이터 전송을 위한 회로가 필요하다. 이를 위해서 리드 동작시에 LIO라인에 실린 데이터를 GIO라인으로 전송하기 위하여 도 7에 도시하고 있는 입출력센스엠프(IOSA)를 사용한다. 이 때 사용되는 컬럼 어드레스신호 및 컬럼 어드레스 인에이블신호, 그리고 입출력센스엠프 제어신호 등을 발생시키기 위한 회로가 리드제어장치의 구성이다.Data between the global data line (GIO), an input / output data line (GIO) for data transfer between the data input / output pad and the memory cell region, and the local data line (LIO) receiving the output of the bit line sensing amplifier output in the memory cell region. There is a need for circuitry for transmission. To this end, an input / output sense amplifier (IOSA) shown in FIG. 7 is used to transmit data loaded on the LIO line to the GIO line during the read operation. The circuit for generating the column address signal, the column address enable signal, the input / output sense amplifier control signal, and the like used in this case is the configuration of the read control device.

도시하고 있는 바와 같이, 컬럼 경로에는 N+1 비트의 어드레스신호(COL_ADD)를 버퍼링하기 위한 어드레스 버퍼(Add_buf ; 110), 어드레스 버퍼(110)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 어드레스 래치(ADD_Latch ; 112), 어드레스 래치(112)의 출력신호를 카운팅하여 순차적인 어드레싱을 가능하게 하는 컬럼 어드레스 카운터(Yadd_CNT ; 114), 칼럼 어드레스 인에이블 신호(BYP Yi)에 응답하여 컬럼 어드레스 카운터(114)의 출력신호를 디코딩하여 컬럼 어드레스 신호(Yi)를 생성하기 위한 컬럼 어드레스 디코더(Yadd_dec ;116)을 포함하여 구성된다.As shown in the figure, an address buffer Add_buf 110 for buffering an N + 1 bit address signal COL_ADD and an address for latching an output signal of the address buffer 110 with an internal clock CLKp4 are shown in the column path. The column address counter (Yadd_CNT; 114) which enables sequential addressing by counting the output signal of the latch (ADD_Latch) 112, the address latch 112, and the column address counter (BYP Yi) in response to the column address counter (BYP Yi). And a column address decoder (Yadd_dec) 116 for decoding the output signal of 114 to generate the column address signal Yi.

또한, 전술한 바와 같이 컬럼 어드레스 인에이블 신호(BYP Yi)는 커맨드 신호를 받아 생성되는데, /RAS,/CAS,/WE 등의 커맨드신호(COMAND)를 버퍼링하기 위한 커맨드 버퍼(CMN_buf ;122), 커맨드 버퍼(122)의 출력신호를 내부 클럭(CLKp4)으로 래치하기 위한 커맨드 래치(CMD_latch ; 124), 커맨드 래치(124)의 출력신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 디코더(YCMD_CTRL ;126) 및 상기 커맨드 디코더(126)로부터 출력된 내부 커맨드 신호를 입력받아 컬럼 어드레스 인에이블 신호(BYP_Yi)를 생성하기 위한 컬럼 어드레스 인에이블 신호 생성기가 커맨드의 경로를 형성한다. 상기 컬럼 어드레스 인에이블 신호 생성기의 구성은, 상기 커맨드 디코더(126)로부터 생성된 신호를 내부 펄스를 적용하여 펄스 폭(pulse width)을 결정하는 펄스 발생기(YCMD_PULSE_GEN ; 128), 상기 펄스 발생기(128)에서 발생된 AYP16 신호가 각각의 뱅크로 뿌려지게 되고, 뱅크에서는 뱅크 어드레스(Bank_add)와 만나 해당 뱅크만을 동작시키는 뱅크 제어부(YBANK_CTRL ;130), 상기 뱅크 제어부(130)에서 출력되는 컬럼 어드레스 인에이블 신호(BYP_Yi)가 상기 컬럼 어드레스 신호(Yi)와 만나도록 준비시키는 지연부(YCMD_DLY ; 132)로 구성된다. 따라서 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 컬럼 어드레스 디코더(116)에서 컬럼 어드레스신호(Yi)를 인에이블시키게 된다.Also, as described above, the column address enable signal BYP Yi is generated by receiving a command signal, and includes a command buffer CMN_buf 122 for buffering a command signal COMAND such as / RAS, / CAS, / WE, etc. Command latch CMD_latch 124 for latching the output signal of the command buffer 122 to the internal clock CLKp4, and command decoder YCMD_CTRL for generating the internal command signal by decoding the output signal of the command latch 124; ) And a column address enable signal generator for generating a column address enable signal BYP_Yi by receiving an internal command signal output from the command decoder 126 to form a command path. The column address enable signal generator includes a pulse generator (YCMD_PULSE_GEN; 128) and a pulse generator (128) for determining a pulse width by applying an internal pulse to a signal generated from the command decoder 126. The AYP16 signal generated by the AQ16 signal is scattered to each bank, and in the bank, the bank control unit YBANK_CTRL 130 that operates only the bank by meeting the bank address Bank_add and the column address enable signal output from the bank control unit 130. And a delay unit YCMD_DLY 132 which prepares BYP_Yi to meet the column address signal Yi. Accordingly, the column address enable signal BYP_Yi enables the column address signal Yi at the column address decoder 116.

한편, 상기와 같은 과정을 통해서 생성된 컬럼 어드레스 인에이블 신호(BYP_Yi)는, 리드 동작시에 IOSA 동작 제어를 위한 IOSTBp 신호를 발생시키기 위해 이용되어진다. 즉, 도시하고 있는 바와 같이 상기 컬럼 어드레스 인에이블 신호(BYP_Yi)가 컬럼 어드레스 펄스 검출기(Yi_PULSE_WIDTH_DETECTOR:140)에 입력되어, 컬럼 어드레스 펄스 폭이 검출되고, 상기 컬럼 어드레스 펄스 검출기(140)에서 펄스 폭이 검출되어진 다. 그리고 상기 컬럼 어드레스 펄스 검출기(140)에서 검출된 신호에 기초해서 IOSA 제어신호 펄스 발생기(IOSTB_EGDE_DET_PULSE_GEN :142)에서 IOSA 제어신호인 IOSTBp의 펄스가 조정되어 발생된다. 상기 IOSA 제어신호 펄스 발생기(142)에서 발생된 IOSA 제어신호는 소정의 지연회로(YCMD_DLY2 ; 146)를 거쳐서 발생되어진다. Meanwhile, the column address enable signal BYP_Yi generated through the above process is used to generate an IOSTBp signal for IOSA operation control during a read operation. That is, as illustrated, the column address enable signal BYP_Yi is input to the column address pulse detector Yi_PULSE_WIDTH_DETECTOR 140 so that the column address pulse width is detected, and the pulse width in the column address pulse detector 140 is detected. Is detected. On the basis of the signal detected by the column address pulse detector 140, the pulse of the IOSTBp, which is an IOSA control signal, is adjusted by the IOSA control signal pulse generator IOSTB_EGDE_DET_PULSE_GEN: 142. The IOSA control signal generated by the IOSA control signal pulse generator 142 is generated through a predetermined delay circuit YCMD_DLY2 146.

도 9는 본 발명의 리드 제어장치에서 컬럼 어드레스 펄스 검출기(140)와, IOSA 제어신호 펄스 발생기(IOSTB_EGDE_DET_PULSE_GEN :142)의 상세 구성도를 도시하고 있다.9 shows a detailed configuration diagram of the column address pulse detector 140 and the IOSA control signal pulse generator IOSTB_EGDE_DET_PULSE_GEN: 142 in the read control device of the present invention.

컬럼 어드레스 펄스 검출기(140)는, 지연부(132)에서 발생된 컬럼 어드레스 인에이블신호(BYP YI)를 입력하고, 소정시간 지연시키는 지연소자(150)와, 상기 지연소자(150)에서 소정시간 지연 된 신호를 인버팅시키는 인버터(152), 그리고 상기 인버터(152)에서 반전된 신호와 상기 컬럼 어드레스 인에이블신호를 노아 연산하는 노아연산기(154); 상기 노아 연산기(154)의 출력을 다시 반전시키는 인버터(156)로 포함된다.The column address pulse detector 140 inputs a column address enable signal BYP YI generated by the delay unit 132 and delays the predetermined time by a predetermined time, and a predetermined time by the delay element 150. An inverter (152) for inverting the delayed signal, and a noah operator (154) for performing a NOR operation on the signal inverted by the inverter (152) and the column address enable signal; It is included as an inverter 156 that inverts the output of the NOR operator 154 again.

그리고 IOSA 제어신호 펄스 발생기(142)는, 상기 컬럼 어드레스 펄스 검출기(140)에서 검출되는 신호를 래치시키는 래치부(158,160), 상기 래치부(158,160)의 출력을 이용하여 PMOS 트랜지스터 및 NMOS 트랜지스터 등을 이용하여 소정량 지연시키는 지연부(170), 그리고 상기 래치부의 출력과 지연부(170)의 출력을 낸드 연산하는 낸드 연산기(162), 그리고 상기 낸드 연산기(162)의 출력을 반전하는 인버터(164)를 포함한다.The IOSA control signal pulse generator 142 uses the latch units 158 and 160 to latch the signal detected by the column address pulse detector 140, and outputs the PMOS transistor and the NMOS transistor using the outputs of the latch units 158 and 160. A delay unit 170 for delaying a predetermined amount by using the NAND, a NAND calculator 162 for NAND calculating the output of the latch unit, and an output of the delay unit 170, and an inverter 164 for inverting the output of the NAND calculator 162. ).

상기와 같은 구성으로 이루어진 본 발명에 따른 반도체 메모리장치의 리드제어장치의 동작과정을 살펴보면 다음과 같다.Looking at the operation of the read control device of the semiconductor memory device according to the present invention having the above configuration as follows.

도 10은 본 발명에 따른 리드제어장치의 동작 타이밍도를 도시하고 있다.10 shows an operation timing diagram of the read control device according to the present invention.

반도체 메모리장치의 리드 제어장치의 동작과정을 살펴보면, 외부에서 리드 커맨드와 컬럼 어드레스가 입력되면, 커맨드는 커맨드 버퍼와 커맨드 래치(122,124)를 거쳐서 읽기 또는 쓰기 동작시에 인에이블, 즉 하이레벨 펄스를 발생시키는 신호(Casp6_rd, Casp6_wt)를 발생한다. Referring to the operation of the read control device of the semiconductor memory device, when a read command and a column address are externally inputted, the command may enable, that is, a high level pulse, during a read or write operation through the command buffer and the command latches 122 and 124. Generates the generated signals (Casp6_rd, Casp6_wt).

컬럼 어드레스 신호(Yi)가 발생되야 하는 경우는, 리드/라이트 두 경우이다. 따라서 라이트 커맨드가 입력되었을 때, 커맨드 디코딩이 이루어져서 Casp6_wt와 Casp12를 만들고, 이 신호가 내부 펄스 발생기(128)에서 펄스폭이 결정되어 AYP16신호를 발생한다. 상기 AYP16 신호는 각각의 뱅크로 뿌려지게 되고, 이때 뱅크 제어부(130)에서 해당 뱅크만이 동작되도록 제어하는 신호(BYP_Yi)를 발생한다. 이렇게 발생된 BYP_Yi 신호는 지연부(312)에서 커맨드와 어드레스가 만날 준비를 한다.The column address signal Yi should be generated in both cases of read / write. Therefore, when the write command is input, command decoding is performed to produce Casp6_wt and Casp12, and the pulse width is determined by the internal pulse generator 128 to generate the AYP16 signal. The AYP16 signal is scattered to each bank, and at this time, the bank controller 130 generates a signal BYP_Yi for controlling only the corresponding bank. The generated BYP_Yi signal prepares the command and address to meet in the delay unit 312.

그리고 리드 커맨드시 함께 입력된 컬럼 어드레스는, 어드레스버퍼(110), 어드레스 래치(112), 그리고 카운터(114)를 거쳐 컬럼 어드레스 디코더(116)에 입력된다. 상기 컬럼 어드레스 디코더(116)는, 상기 지연부(132)에서 제공되는 컬럼 어드레스 인에이블신호(BYP_Yi)에 제어되어 컬럼 어드레스 신호(Yi)를 인에이블시킨다.The column addresses input together at the time of the read command are input to the column address decoder 116 via the address buffer 110, the address latch 112, and the counter 114. The column address decoder 116 is controlled by the column address enable signal BYP_Yi provided by the delay unit 132 to enable the column address signal Yi.

한편, 컬럼 어드레스 디코더(116)에서 컬럼 어드레스 신호(Yi)가 출력될 때, 비트라인(bit)/비트라인바(bitb)에 실려있던 데이터가 SIO 라인/SIOB 라인을 거쳐서 LIO 라인/ LIOB 라인까지 전달되어진다. 이후 다시 LIO 라인/ LIOB 라인에 전달된 데이터는 IOSA에서 증폭되어 GIO 라인/GIOB 라인으로 전달되어진다.On the other hand, when the column address signal Yi is output from the column address decoder 116, data carried on the bit line / bit line bar is passed through the SIO line / SIOB line to the LIO line / LIOB line. Delivered. After that, the data transferred to the LIO line / LIOB line is amplified in IOSA and transferred to the GIO line / GIOB line.

따라서 도 10은 LIO 라인/ LIOB 라인에 실린 데이터가 IOSA에서 증폭되어진 후, GIO 라인/GIOB 라인에 실리게 되는 과정의 동작 타이밍도를 나타낸다.Accordingly, FIG. 10 shows an operation timing diagram of a process in which data carried on the LIO line / LIOB line is amplified in the IOSA and then loaded on the GIO line / GIOB line.

즉, IOSA 제어신호인 IOSTBp 신호가 인에이블되면, 에지 트리거(edge trigger)인 IOSA가 LIO 라인/ LIOB 라인에 실린 데이터를 감지해서 충분하게 로우 또는 하이상태로 증폭하게 되고, 이 증폭된 신호가 GIO 라인/GIOB 라인에 실리게 된다. That is, when the IOSTBp signal, which is an IOSA control signal, is enabled, the edge trigger IOSA senses data on the LIO line / LIOB line and amplifies it sufficiently low or high, and the amplified signal is GIO. Will be on the line / GIOB line.

여기서 상기 IOSA를 인에이블시키기 위한 IOSTBp 신호는, 도 10에 도시하고 있는 바와 같이, 컬럼 어드레스 인에이블 신호(BYP_Yi)의 펄스폭을 컬럼 어드레스 펄스 검출기(140)에서 우선 검출한다. 따라서 컬럼 어드레스 펄스 검출기(140)는, 컬럼 어드레스 인에이블 신호(BYP_Yi)와, 이를 소정량 지연하여 반전시킨 신호(BYPYb)를 연산해서, 컬럼 어드레스 인에이블신호의 폴링 에지가 검출되어지는 펄스 폭을 검출한다(BUPYI_edgeb). 즉, 상기 컬럼 어드레스 펄스 검출기(140)는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 것을 특징으로 한다.In the IOSTBp signal for enabling the IOSA, the pulse width of the column address enable signal BYP_Yi is first detected by the column address pulse detector 140 as shown in FIG. 10. Accordingly, the column address pulse detector 140 calculates the pulse width at which the falling edge of the column address enable signal is detected by calculating the column address enable signal BYP_Yi and the signal BYPYb which is inverted by a predetermined delay. Detect (BUPYI_edgeb). That is, the column address pulse detector 140 has a pulse width as long as the column address enable signal is delayed for a predetermined time, and controls to generate a low pulse at the falling edge of the column address enable signal. do.

그 다음 IOSA 제어신호 펄스 발생기(142)는, 상기 검출된 컬럼 어드레스 인에이블신호의 펄스폭을 이용해서, 신호를 래치시키고, 래치된 값과 소정만큼 지연된 값을 연산하여 IOSA 제어를 위한 신호를 발생한다. 이때, 래치(158,160)는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 신호를 발생한다. 그리고 상기 래치(158,160)의 펄스 폭은, 상기 래치에 로우신호를 제공 하는 지연부(170)에 의해 결정된다. 즉, 상기 지연부(170)에서 상기 로우 펄스를 기결정된 시정수만큼 지연시키는 값에 의해 결정된다. 그리고 상기 래치의 출력과 상기 지연부의 출력이 앤드 연산되어져서 입출력센스엠프의 제어신호를 발생한다.The IOSA control signal pulse generator 142 then latches the signal using the detected pulse width of the column address enable signal, calculates the latched value and the delayed value by a predetermined amount, and generates a signal for IOSA control. do. At this time, the latches 158 and 160 generate a signal using a low pulse generated at the falling edge of the column address enable signal. The pulse widths of the latches 158 and 160 are determined by the delay unit 170 that provides a low signal to the latch. That is, the delay unit 170 is determined by a value for delaying the low pulse by a predetermined time constant. An output of the latch and an output of the delay unit are ANDed to generate a control signal of an input / output sense amplifier.

따라서 상기 IOSA 제어신호인 IOSTBp PU는 컬럼 어드레스 인에이블신호의 펄스폭을 검출한 후에 상기 검출된 값을 이용하여 발생되어진다. 즉, 상기 IOSA 제어신호 펄스 발생기(142)는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 것을 특징으로 한다. 그러므로 회로 소자의 스큐로 인하여 발생될 수 있는 상기 컬럼 어드레스 인에이블신호의 펄스 폭 변화가 그대로 적용된 IOSA 제어신호가 발생될 수 있는 것이다.Therefore, the IOSTBp PU, which is the IOSA control signal, is generated using the detected value after detecting the pulse width of the column address enable signal. That is, the IOSA control signal pulse generator 142 generates a pulse width of the input / output sense amplifier control signal using a low pulse generated at the falling edge of the column address enable signal. Therefore, an IOSA control signal to which the pulse width change of the column address enable signal, which may be generated due to skew of a circuit element, is applied.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 리드 동작시에 입출력센스앰프(IOSA)를 동작시키는 제어신호의 타이밍을 제어하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. The above-described preferred embodiment of the present invention is disclosed for the purpose of illustration, and is applied to the case of controlling the timing of a control signal for operating the input / output sense amplifier (IOSA) during a read operation. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 기술에 따른 반도체 메모리장치의 리드제어장치의 블록도,1 is a block diagram of a read control device of a semiconductor memory device according to the prior art;

도 2는 종래 입출력센스엠프의 제어신호를 발생하는 발생기의 상세 구성도,2 is a detailed configuration diagram of a generator for generating a control signal of a conventional input / output sense amplifier;

도 3 내지 도 6은 종래 입출력센스엠프의 제어신호의 동작 타이밍도,3 to 6 is an operation timing diagram of a control signal of a conventional input and output sense amplifier,

도 7은 일반적인 입출력센스엠프의 회로도,7 is a circuit diagram of a general input / output sense amplifier,

도 8은 본 발명에 따른 반도체 메모리장치의 리드제어장치의 블록도,8 is a block diagram of a read control device of a semiconductor memory device according to the present invention;

도 9는 본 발명에 따른 리드제어장치에서 입출력센스엠프의 제어신호를 발생하는 발생기의 상세 구성도,9 is a detailed configuration diagram of a generator for generating a control signal of an input / output sense amplifier in a read control device according to the present invention;

도 10은 본 발명에 따른 입출력센스엠프의 제어신호의 동작 타이밍도.10 is an operation timing diagram of a control signal of an input / output sense amplifier according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110 : 컬럼 어드레스 버퍼 112 : 컬럼 어드레스 래치110: column address buffer 112: column address latch

114 : 컬럼 어드레스 카운터 116 : 컬럼 어드레스 디코더114: column address counter 116: column address decoder

122 : 커맨드 버퍼 124 : 커맨드 래치122: command buffer 124: command latch

126 : 커맨드 디코더 130 : 뱅크 제어부126: command decoder 130: bank control unit

132,146 : 지연부 140 : 컬럼 어드레스 펄스폭 검출기132,146: delay unit 140: column address pulse width detector

128 : 컬럼 어드레스 인에이블 펄스 발생기128: Column Address Enable Pulse Generator

142 : 입출력센스엠프 펄스 발생기 142: input and output sense amplifier pulse generator

Claims (21)

컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; 및Column address enable signal generation means for inputting a column command and generating a column address enable signal; And 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And an input / output sense amplifier control signal generating means for detecting a pulse width of the column address enable signal and generating a control signal of the input / output sense amplifier based on the detected signal. 제 1 항에 있어서,The method of claim 1, 상기 입출력센스엠프 제어신호 생성수단에서 생성된 입출력센스엠프 제어신호를 기결정된 일정량만큼 지연시키는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And delay means for delaying the input / output sense amplifier control signal generated by the input / output sense amplifier control signal generating means by a predetermined amount. 제 1 항에 있어서,The method of claim 1, 상기 입출력센스엠프 제어신호 생성수단은, 컬럼 어드레스의 펄스폭을 검출하기 위한 검출부와;The input / output sense amplifier control signal generating means includes: a detector for detecting a pulse width of a column address; 상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And a pulse generator for generating a control signal of an input / output sense amplifier by using the pulse width after the pulse width is detected. 제 3 항에 있어서, The method of claim 3, wherein 상기 펄스 검출부는, 컬럼 어드레스 인에이블신호와, 상기 컬럼 어드레스 인에이블신호를 반전시키고 일정시간 지연시킨 신호를 노아 연산하는 노아연산기;The pulse detection unit may include a NOA operator for performing a NOR operation on a column address enable signal and a signal inverting the column address enable signal and delaying the predetermined time; 상기 노아연산기의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And an inverter for inverting the output of the NO operation. 제 4 항에 있어서,The method of claim 4, wherein 상기 펄스 검출부는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.The pulse detection unit has a pulse width as long as the column address enable signal is delayed for a predetermined time and controls to generate a low pulse at a falling edge of the column address enable signal. Device. 제 3 항에 있어서, The method of claim 3, wherein 상기 펄스 발생부는, 검출된 펄스폭 만큼 지연 후에 입출력센스엠프 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And the pulse generating unit generates an input / output sense amplifier control signal after a delay by the detected pulse width. 제 6 항에 있어서,The method of claim 6, 상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And the pulse generator generates a pulse width of an input / output sense amplifier control signal using a low pulse generated at a falling edge of a column address enable signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 래치시키는 래치;The pulse generator may include: a latch configured to latch a low pulse generated at the falling edge of the column address enable signal; 상기 로우 펄스를 기결정된 시정수만큼 지연시키고, 상기 래치에 제공되는 지연부;A delay unit delaying the low pulse by a predetermined time constant and provided to the latch; 상기 래치의 출력과 상기 지연부의 출력으로부터 입출력센스엠프의 제어신호를 발생하는 연산기를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And an operator for generating a control signal of an input / output sense amplifier from an output of the latch and an output of the delay unit. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 컬럼 커맨드는, 리드 커맨드인 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And said column command is a read command. 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 발생수단;Column address signal generating means for inputting a column address and controlling the column address enable signal to decode the column address signal; 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생수단; Column address enable signal generation means for inputting a column command and generating a column address enable signal; 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성수단을 포함하여 구성되고, And an input / output sense amplifier control signal generating means for detecting a pulse width of the column address enable signal and generating a control signal of the input / output sense amplifier based on the detected signal. 상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되고, 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.The data of the bit line is transmitted to the local data line by the column address signal, and the data of the local data line is controlled to be amplified by the input / output sense amplifier enabled by the control signal of the input / output sense amplifier and transmitted to the global line. A lead control device for a semiconductor memory device. 제 10 항에 있어서,The method of claim 10, 상기 입출력센스엠프 제어신호 생성수단에서 생성된 입출력센스엠프 제어신호를 기결정된 일정량만큼 지연시키는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And delay means for delaying the input / output sense amplifier control signal generated by the input / output sense amplifier control signal generating means by a predetermined amount. 제 10 항에 있어서,The method of claim 10, 상기 입출력센스엠프 제어신호 생성수단은, 컬럼 어드레스의 펄스폭을 검출하기 위한 검출부와;The input / output sense amplifier control signal generating means includes: a detector for detecting a pulse width of a column address; 상기 펄스폭이 검출된 후 이를 이용하여 입출력센스엠프의 제어신호를 발생하기 위한 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And a pulse generator for generating a control signal of an input / output sense amplifier by using the pulse width after the pulse width is detected. 제 12항에 있어서, The method of claim 12, 상기 펄스 검출부는, 컬럼 어드레스 인에이블신호와, 상기 컬럼 어드레스 인 에이블신호를 반전시키고 일정시간 지연시킨 신호를 노아 연산하는 노아연산기;The pulse detection unit may include a NOR operator for performing a NOR operation on a column address enable signal and a signal inverting the column address enable signal and delaying the predetermined time; 상기 노아연산기의 출력을 반전시키는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And an inverter for inverting the output of the NO operation. 제 13항에 있어서,The method of claim 13, 상기 펄스 검출부는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.The pulse detection unit has a pulse width as long as the column address enable signal is delayed for a predetermined time and controls to generate a low pulse at a falling edge of the column address enable signal. Device. 제 12 항에 있어서, The method of claim 12, 상기 펄스 발생부는, 검출된 펄스폭 만큼 지연 후에 입출력센스엠프 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And the pulse generating unit generates an input / output sense amplifier control signal after a delay by the detected pulse width. 제 15 항에 있어서,The method of claim 15, 상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And the pulse generator generates a pulse width of an input / output sense amplifier control signal using a low pulse generated at a falling edge of a column address enable signal. 제 16 항에 있어서,The method of claim 16, 상기 펄스 발생부는, 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 래치시키는 래치;The pulse generator may include: a latch configured to latch a low pulse generated at the falling edge of the column address enable signal; 상기 로우 펄스를 기결정된 시정수만큼 지연시키고, 상기 래치에 제공되는 지연부;A delay unit delaying the low pulse by a predetermined time constant and provided to the latch; 상기 래치의 출력과 상기 지연부의 출력으로부터 입출력센스엠프의 제어신호를 발생하는 연산기를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어장치.And an operator for generating a control signal of an input / output sense amplifier from an output of the latch and an output of the delay unit. 제 10 항 내지 제 17 항 중 어느 한 항에 있어서,The method according to any one of claims 10 to 17, 상기 컬럼 커맨드는, 리드 커맨드인 것을 특징으로 하는 반도체 메모리장치의 리드 제어장치.And said column command is a read command. 컬럼 어드레스를 입력하고, 상기 컬럼 어드레스 인에이블신호에 제어되어 컬럼 어드레스 신호를 디코딩하는 컬럼 어드레스 신호 디코딩 단계;A column address signal decoding step of inputting a column address and controlling the column address enable signal to decode the column address signal; 컬럼 커맨드를 입력하고, 컬럼 어드레스 인에이블신호를 발생하는 컬럼 어드레스 인에이블 신호 발생 단계;A column address enable signal generation step of inputting a column command and generating a column address enable signal; 상기 컬럼 어드레스 인에이블신호의 펄스폭을 검출하고, 검출된 신호에 기초하여 입출력센스엠프의 제어신호를 생성하는 입출력센스엠프 제어신호 생성 단계;An input / output sense amplifier control signal generation step of detecting a pulse width of the column address enable signal and generating a control signal of the input / output sense amplifier based on the detected signal; 상기 컬럼 어드레스신호에 의해 비트라인의 데이터가 로컬데이터라인으로 전송되는 제 1 전송단계;A first transmission step of transmitting data of a bit line to a local data line by the column address signal; 상기 로컬데이터라인의 데이터가 상기 입출력센스엠프의 제어신호에 의해 인에이블된 입출력센스엠프에서 증폭되어 글로벌라인으로 전송되도록 제어하는 제 2 전송단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어방법. And a second transfer step of controlling the data of the local data line to be amplified by the input / output sense amplifier enabled by the control signal of the input / output sense amplifier to be transmitted to the global line. . 제 19 항에 있어서,The method of claim 19, 상기 입출력센스엠프 제어신호 생성단계는, 상기 컬럼 어드레스 인에이블 신호를 일정시간 지연시킨 만큼의 펄스폭을 갖고, 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 로우 펄스를 발생하도록 제어하는 펄스폭 검출 단계; The input / output sense amplifier control signal generation step may include: a pulse width detection step of controlling the generation of a low pulse at a falling edge of the column address enable signal, having a pulse width as long as a delay of the column address enable signal; 상기 컬럼 어드레스 인에이블 신호의 폴링 에지에서 발생된 로우 펄스를 이용해서 입출력센스엠프 제어신호의 펄스폭을 생성하는 펄스 생성 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 리드제어방법.And generating a pulse width of the input / output sense amplifier control signal by using a low pulse generated at the falling edge of the column address enable signal. 제 19항 또는 제 20 항에 있어서,The method of claim 19 or 20, 상기 컬럼 커맨드는, 리드 커맨드인 것을 특징으로 하는 반도체 메모리장치의 리드 제어방법.And said column command is a read command.
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