[go: up one dir, main page]

KR100908849B1 - Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same - Google Patents

Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same Download PDF

Info

Publication number
KR100908849B1
KR100908849B1 KR1020020046532A KR20020046532A KR100908849B1 KR 100908849 B1 KR100908849 B1 KR 100908849B1 KR 1020020046532 A KR1020020046532 A KR 1020020046532A KR 20020046532 A KR20020046532 A KR 20020046532A KR 100908849 B1 KR100908849 B1 KR 100908849B1
Authority
KR
South Korea
Prior art keywords
layer
gate
wiring
electrode
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020020046532A
Other languages
Korean (ko)
Other versions
KR20040013548A (en
Inventor
홍형기
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020020046532A priority Critical patent/KR100908849B1/en
Publication of KR20040013548A publication Critical patent/KR20040013548A/en
Application granted granted Critical
Publication of KR100908849B1 publication Critical patent/KR100908849B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/134309Electrodes characterised by their geometrical arrangement
    • G02F1/134363Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/133345Insulating layers
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136209Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/67Thin-film transistors [TFT]
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Geometry (AREA)

Abstract

본 발명에서는, 서로 일정간격 이격되고, 대향되게 배치된 제 1, 2 기판과; 상기 제 1 기판 내부면에, 절연층이 개재된 상태에서 서로 교차되게 형성된 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점에 형성된 박막트랜지스터와; 상기 데이터 배선과 일정간격 이격되게 형성되고, 하부층을 불투명 금속물질로 하고, 상부층을 투명 도전성 물질로 하는 이중층 구조로 이루어진 다수 개의 공통 전극과; 상기 공통 전극과 서로 엇갈리게 위치하며, 상기 공통 전극과 동일한 이중층 금속물질로 이루어진 화소 전극과; 상기 제 2 기판의 내부면에 형성된 컬러필터층과; 상기 컬러필터층의 컬러별 경계부에서, 상기 데이터 배선과 공통 전극간 이격 구간을 덮는 위치를 포함하여 형성된 블랙매트릭스를 포함하는 횡전계형 액정표시장치를 제공함으로써, 공정 수를 단순화시키고 상부 기판의 블랙매트릭스의 형성폭을 줄이거나 생략할 수 있어, 기존의 데이터 배선부에서의 수직 크로스토크 발생을 최소화할 수 있기 때문에 블랙매트릭스를 금속계 물질로 형성하는 것이 가능하여, 블랙매트릭스의 재료선택폭을 넓힐 수 있어, 제품경쟁력을 높이고 생산수율을 향상시킬 수 있으며, 특히, 본 발명에서는 고개구율 구조 횡전계형 액정표시장치에 이중층 구조 공통 전극 및 화소 전극 구조를 적용하여, 저 마스크 구조로 개구율 특성을 더욱 향상시킬 수 있는 장점을 가진다. According to the present invention, there are provided first and second substrates spaced apart from each other by a predetermined distance and disposed to face each other; A gate wiring and a data wiring formed on an inner surface of the first substrate so as to cross each other with an insulating layer interposed therebetween; A thin film transistor formed at an intersection of the gate line and the data line; A plurality of common electrodes formed in a two-layer structure, the lower layer being made of an opaque metal material and the upper layer made of a transparent conductive material; A pixel electrode formed on the common electrode and made of the same double layer metal material as the common electrode; A color filter layer formed on an inner surface of the second substrate; And a black matrix formed at a boundary of each color of the color filter layer, the black matrix including a position covering a gap between the data line and the common electrode, thereby simplifying the number of steps and reducing the number of black matrix The formation width of the black matrix can be reduced or omitted, and the generation of vertical crosstalk in the existing data wiring portion can be minimized, so that the black matrix can be formed of a metal-based material, In particular, in the present invention, a double-layer structure common electrode and a pixel electrode structure are applied to a high-aperture-ratio, transverse-electric-field-type liquid crystal display device, .

Description

횡전계형 액정표시장치용 어레이 기판, 이의 제조방법 및 이를 포함하는 한 횡전계형 액정표시장치{Array substrate for In-Plane Switching mode Liquid Crystal Display Device, Method for fabricating the same and In-Plane Switching mode Liquid Crystal Display Device including the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a transverse electric field type liquid crystal display device, a method of manufacturing the same, and a transverse electric field type liquid crystal display device including the same. Device including the same}

도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 단면도. 1 is a cross-sectional view showing a cross section of a general transverse electric field type liquid crystal display device.

도 2는 일반적인 횡전계형 액정표시장치용 어레이 기판의 한 서브픽셀 영역에 대한 평면도.Fig. 2 is a plan view of a sub-pixel region of a general transverse electric field type liquid crystal display array substrate. Fig.

도 3은 기존의 고개구율 구조 횡전계형 액정표시장치에 대한 평면도. FIG. 3 is a plan view of a conventional high-aperture-ratio, transverse-electric-field-type liquid crystal display device. FIG.

도 4는 본 발명의 일실시예에 따른 고개구율 구조 횡전계형 액정표시장치용 어레이 기판의 하나의 서브픽셀 영역에 대한 평면도. 4 is a plan view of one sub-pixel region of an array substrate for a high-aperture-ratio, transverse-electric-field-mode liquid crystal display according to an embodiment of the present invention.

도 5는 상기 도 4의 절단선 I-I에 따라 절단된 단면을 기준으로 한 상부 및 하부 기판의 적층구조를 나타낸 단면도. 5 is a cross-sectional view showing a laminated structure of an upper substrate and a lower substrate with reference to a section cut along the line I-I in FIG.

도 6은 본 발명에 따른 이중층 구조 공통 전극 및 화소 전극이 적용된 일반모드 횡전계형 액정표시장치에서의 수직 크로스토크의 감소 정도를 나타낸 도면. 6 is a view showing a degree of reduction of vertical crosstalk in a normal mode transverse electric field type liquid crystal display device to which a double layer structure common electrode and a pixel electrode according to the present invention are applied.

도 7은 본 발명에 따른 횡전계형 액정표시장치의 제조공정을 마스크 공정 순으로 나타낸 공정흐름도. FIG. 7 is a flow chart showing a manufacturing process of a transverse electric field type liquid crystal display device according to the present invention in the order of mask process. FIG.

도 8a 내지 8f는 본 발명에 따른 이중층 구조 금속층의 패터닝 공정을 단계별로 나타낸 단면도. 8A to 8F are cross-sectional views illustrating a step of patterning a bilayer metal layer according to the present invention.                 

<도면의 주요부분에 대한 부호의 설명>Description of the Related Art

210 : 게이트 전극 212 : 제 1 캐패시터 전극210: gate electrode 212: first capacitor electrode

214 : 게이트 배선 216 : 반도체층214: gate wiring 216: semiconductor layer

218 : 데이터 배선 220 : 소스 전극218: data line 220: source electrode

222 : 드레인 전극 224 : 제 2 캐패시터 전극222: drain electrode 224: second capacitor electrode

226 : 캐패시터 콘택홀 228 : 공통 배선 226: Capacitor contact hole 228: Common wiring

230 : 공통 전극 232 : 인출 배선230: common electrode 232: lead-out wiring

234 : 화소 전극 CST : 스토리지 캐패시턴스 234: pixel electrode C ST : storage capacitance

T : 박막트랜지스터
T: thin film transistor

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것이며, 특히 횡전계형(IPS ; In-Plane Switching) 액정표시장치 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display (IPS) device and a method of manufacturing the same.

일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. Generally, the driving principle of a liquid crystal display device utilizes the optical anisotropy and polarization properties of a liquid crystal. Since the liquid crystal is thin and long in structure, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.                         

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Therefore, when the molecular alignment direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular alignment direction of the liquid crystal due to optical anisotropy, so that image information can be expressed.

현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix LCD 이하,액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. At present, an active matrix liquid crystal display (AM-LCD, hereinafter abbreviated as a liquid crystal display) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner has excellent resolution and video realization capability, It is attracting attention.

일반적으로 액정표시장치는 공통 전극이 형성된 컬러필터 기판(상부기판)과 화소 전극이 형성된 어레이 기판(하부기판)과, 상부 및 하부 기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극 간의 상-하로 걸리는 수직 전기장에 의해 액정을 구동시키는 방식으로, 투과율과 개구율 등의 특성이 우수하다. In general, a liquid crystal display device includes a color filter substrate (upper substrate) on which a common electrode is formed, an array substrate (lower substrate) on which pixel electrodes are formed, and liquid crystals filled between upper and lower substrates. And the liquid crystal is driven by a vertical electric field which is applied between the pixel electrode and the pixel electrode. The characteristics such as the transmittance and the aperture ratio are excellent.

그러나, 전술한 수직 전기장에 의한 액정구동은 시야각 특성이 우수하지 못하므로, 이를 개선하기 위해 수평 전기장에 의해 액정을 구동시켜 광시야각 특성을 가지는 횡전계형 액정표시장치가 제안되고 있다. However, since the liquid crystal driving by the vertical electric field described above is not excellent in view angle characteristics, a transverse electric field type liquid crystal display device having a wide viewing angle characteristic by driving a liquid crystal by a horizontal electric field has been proposed.

도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 단면도이다. 1 is a cross-sectional view showing a cross-section of a general transverse electric field type liquid crystal display device.

도시한 바와 같이, 컬러필터 기판인 상부 기판(10)과 어레이 기판인 하부 기판(20)이 서로 이격되어 대향하고 있으며, 이 상부 기판(10) 및 하부 기판(20) 사이에는 액정층(30)이 개재되어 있는 구조에서, 상기 하부 기판(20) 내부면에는 공통 전극(22) 및 화소 전극(24)이 모두 형성되어 있다. The upper substrate 10 as a color filter substrate and the lower substrate 20 as an array substrate face each other and face each other with a liquid crystal layer 30 interposed between the upper substrate 10 and the lower substrate 20, The common electrode 22 and the pixel electrode 24 are all formed on the inner surface of the lower substrate 20.

상기 액정층(30)은 상기 공통 전극(22)과 화소 전극(24)의 수평전계(26)에 의해 작동되고, 액정층(30)내 액정분자가 수평전계에 의해 이동하므로 시야각이 넓어지는 특성을 띠게 된다. The liquid crystal layer 30 is operated by the horizontal electric field 26 between the common electrode 22 and the pixel electrode 24 and the liquid crystal molecules in the liquid crystal layer 30 are moved by the horizontal electric field, .

한 예로, 상기 횡전계형 액정표시장치를 정면에서 보았을 때, 상/하/좌/우 방향으로 약 80~85°방향에서 가시할 수 있다. For example, when the transverse electric field type liquid crystal display device is viewed from the front, it can be seen from the direction of about 80 to 85 degrees in the up / down / left / right direction.

도 2는 일반적인 횡전계형 액정표시장치용 어레이 기판의 한 서브픽셀 영역에 대한 평면도이다. 2 is a plan view of a sub-pixel region of a general transverse electric field type liquid crystal display array substrate.

도시한 바와 같이, 서로 직교하는 방향으로 게이트 배선(66) 및 데이터 배선(70)이 형성되어 있고, 게이트 배선(66) 및 데이터 배선(70)이 교차하는 지점에는 박막트랜지스터(T)가 형성되어 있다. A gate wiring 66 and a data wiring 70 are formed in directions perpendicular to each other and a thin film transistor T is formed at a position where the gate wiring 66 and the data wiring 70 intersect with each other have.

그리고, 상기 게이트 배선(66)과 평행한 방향으로 공통배선(64)이 형성되어 있고, 이 공통배선(64)에서는 다수 개의 공통 전극(62)이 분기되어 있고, 상기 박막트랜지스터(T)에서 연장된 인출배선(72)에서는 다수 개의 화소 전극(74)이 전술한 공통 전극(62)과 서로 엇갈리게 분기되어 있다. A common wiring line 64 is formed in a direction parallel to the gate wiring line 66. A plurality of common electrodes 62 are branched from the common wiring line 64, A plurality of pixel electrodes 74 are diverged from the above-described common electrode 62 in a staggered manner.

또한, 상기 게이트 배선(66) 및 데이터 배선(70) 각각의 양 끝단에는 외부회로(미도시)와의 연결을 위해 게이트 패드(67) 및 데이터 패드(71)가 형성되어 있고, 이 게이트 패드(67) 및 데이터 패드(71)를 덮는 영역에는 게이트 패드전극 콘택홀(83) 및 데이터 패드전극 콘택홀(73)을 통해 게이트 패드(67) 및 데이터 패드(71)와 연결되는 게이트 패드전극(75) 및 데이터 패드전극(77)이 각각 형성되어 있다. A gate pad 67 and a data pad 71 are formed at both ends of each of the gate wiring 66 and the data wiring 70 for connection to an external circuit A gate pad electrode 75 connected to the gate pad 67 and the data pad 71 through the gate pad electrode contact hole 83 and the data pad electrode contact hole 73 is formed in an area covering the data pad 71 and the data pad 71, And a data pad electrode 77 are formed.

상기 게이트 배선(66)과 데이터 배선(70)이 교차되는 영역은 하나의 서브픽 셀 영역으로 정의되고, 상기 서브픽셀 내에서 공통 전극(62)과 화소 전극(74) 사이 구간은 전압인가시 수평전계를 형성하여 액정을 구동시키는 실질적인 화면 구현 영역에 해당되므로 일반적인 액정표시장치보다 개구율이 떨어지는 단점이 있었다. A region where the gate line 66 and the data line 70 intersect is defined as one subpixel cell region and an interval between the common electrode 62 and the pixel electrode 74 in the subpixel is horizontal Since the display area corresponds to a real screen realization area for driving the liquid crystal by forming an electric field, the aperture ratio is lower than that of a general liquid crystal display device.

최근에는, 데이터 배선 주변의 누설 전류(leak current) 영역을 차폐하기 위하여 데이터 배선을 덮는 영역에 공통 전극이 위치하고, 이에 따라 개구율을 높이는 구조의 횡전계형 액정표시장치가 제안되고 있다. Recently, a transverse electric field type liquid crystal display device having a structure in which a common electrode is positioned in a region covering a data line in order to shield a leakage current region around the data line, thereby increasing the aperture ratio, has been proposed.

도 3은 기존의 고개구율 구조 횡전계형 액정표시장치에 대한 평면도이다. FIG. 3 is a plan view of a conventional high-aperture-ratio lateral electric field type liquid crystal display device.

도시한 바와 같이, 제 1 방향으로 게이트 배선(110)이 형성되어 있고, 게이트 배선(110)과 교차되는 제 2 방향으로 데이터 배선(112)이 형성되어 있고, 상기 게이트 배선(110)과 일정간격 이격되어, 동일 방향으로 공통 배선(114)이 형성되어 있고, 공통 배선(114)에서는 전술한 데이터 배선(112)과 동일한 방향으로 다수 개의 공통 전극(116)이 분기되어 있으며, 상기 데이터 배선(112)에서는 소스 전극(118)이 분기되어 있고, 소스 전극(118)과 일정간격 이격되게 드레인 전극(120)이 형성되어 있고, 드레인 전극(120)에는 인출배선(122)이 연장형성되어 있으며, 인출배선(122)에서는 다수 개의 화소 전극(124)이 상기 공통 전극(116)과 엇갈리게 분기되어 있다. A gate line 110 is formed in a first direction and a data line 112 is formed in a second direction intersecting the gate line 110. The gate line 110 is spaced apart from the gate line 110 by a predetermined interval And a plurality of common electrodes 116 are branched in the same direction as the above-described data lines 112 in the common lines 114. The data lines 112 The source electrode 118 is branched and the drain electrode 120 is formed at a predetermined distance from the source electrode 118. The drain electrode 120 is formed with an extension wiring 122 extending therefrom, In the wiring 122, a plurality of pixel electrodes 124 are branched from the common electrode 116 in a staggered manner.

상기 소스 전극(118) 및 드레인 전극(120)을 덮는 영역에는 반도체층(126)이 형성되어 있고, 상기 소스 전극(118) 및 드레인 전극(120) 그리고 반도체층(126)은 전술한 게이트 배선(110)과 중첩되게 위치하며, 상기 소스 전극(118) 및 드레인 전극(120), 반도체층(126) 그리고 반도체층(126)과 중첩되게 위치하는 게이트 배선(110) 영역은 박막트랜지스터(T)를 이룬다. The source electrode 118 and the drain electrode 120 are formed in a region covering the source electrode 118 and the drain electrode 120. The source electrode 118 and the drain electrode 120 and the semiconductor layer 126 are formed in the above- The region of the gate line 110 overlapped with the source electrode 118 and the drain electrode 120, the semiconductor layer 126 and the semiconductor layer 126 overlaps the thin film transistor T It accomplishes.

이때, 상기 반도체층(126)은 비정질 실리콘(a-Si)으로 이루어진다. At this time, the semiconductor layer 126 is made of amorphous silicon (a-Si).

상기 공통 배선(114)에서 분기된 다수 개의 공통 전극(116) 중 일부는 데이터 배선(112)을 덮는 위치에 형성되는 것을 특징으로 한다. A part of the plurality of common electrodes 116 branched from the common wiring 114 is formed at a position covering the data wiring 112. [

도면으로 상세히 도시하지는 않았지만, 상기 공통 전극(116)과 데이터 배선(112) 그리고, 공통 전극(116)과 화소 전극(124)은 각각 절연체가 개재된 상태에서 서로 다른 층에 형성된다. The common electrode 116 and the data line 112 and the common electrode 116 and the pixel electrode 124 are formed in different layers with an insulator interposed therebetween.

그리고, 상기 공통 전극(116)이 데이터 배선(112)을 덮도록 형성하는 것은, 데이터 배선(112)으로부터 형성되는 누설 전계를 차단하기 위함과, 개구율(aperture ratio)을 높이기 위함이다. The common electrode 116 is formed so as to cover the data line 112 in order to block the leakage electric field formed from the data line 112 and to increase the aperture ratio.

또한, 상기 박막트랜지스터(T)를 덮는 영역에는 광누설 전류를 차단하기 위한 목적으로 광차단 필름(128)이 형성되어 있다. In addition, a light blocking film 128 is formed in a region covering the thin film transistor T for the purpose of blocking light leakage current.

이러한 기존의 고개구율 구조 횡전계형 액정표시장치에서는, 전술한 공통 전극(116)이 화소 전극(124)보다 후반 공정에서 제작되지만, 불투명 금속물질로 이루어져 외부회로와 연결되는 패드부의 패드전극을 형성하기 위해서는 ITO(indium tin oxide)와 같은 투명 도전성 물질을 이용한 별도의 마스크 공정이 요구되었다. In such a conventional high-aperture-ratio transversal-electric-field-type liquid crystal display device, the above-described common electrode 116 is formed in a later process than the pixel electrode 124. However, the common electrode 116 is formed of an opaque metal material to form a pad electrode A separate mask process using a transparent conductive material such as indium tin oxide (ITO) has been required.

한편, 전술한 공통 전극(116)을 ITO로 형성하면 빛의 차단이 충분하지 않아 이와 대응되는 위치에서 블랙매트릭스를 완전히 제거할 수 없기 때문에, 수직 크로스토크 발생을 방지하기 위해서는 블랙매트릭스를 레진계 물질에서만 선택해야 하므로, 재료선택폭이 좁아져 공정 효율이 떨어지는 문제점이 있었다. On the other hand, when the common electrode 116 is formed of ITO, blocking of light is not sufficient and the black matrix can not be completely removed at the corresponding position. Therefore, in order to prevent vertical crosstalk, Therefore, there is a problem that the material selection width is narrowed and the process efficiency is inferior.

이러한 문제점을 해결하기 위하여, 본 발명에서는 공정이 단순화되고 블랙매트릭스의 형성 영역을 줄이거나 생략할 수 있는 고개구율 구조 횡전계형 액정표시장치를 제공하는 것을 목적으로 한다.
In order to solve such a problem, the present invention aims to provide a high-aperture-ratio transverse-electric-field-type liquid crystal display device in which the process is simplified and the formation region of the black matrix can be reduced or omitted.

상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 기판 내부면에 제 1 방향으로 형성된 게이트 배선과; 제 1 절연층을 개재하여 상기 게이트 배선과 교차되는 제 2 방향으로 형성된 데이터 배선과; 상기 게이트 배선과 데이터 배선의 교차지점에 형성된 박막트랜지스터와; 상기 박막트랜지스터 및 상기 데이터 배선을 덮으며 형성된 제 2 절연층과; 상기 제 2 절연층 상부로 상기 제 1, 2 방향 중 어느 한 방향으로 형성되며, 하부층을 불투명 금속물질로 하고, 상부층을 투명 도전성 물질로 하는 이중층 구조로 이루어진 공통 배선과; 상기 공통 배선에서 분기되어, 상기 공통 배선과 동일한 층에 동일한 이중층 구조로 상기 데이터 배선과 동일한 방향으로 형성된 다수 개의 공통 전극과; 상기 박막트랜지스터와 연결되며, 상기 공통 배선과 동일한 층에 동일한 이중층 구조로 이루어진 인출 배선과; 상기 인출 배선에서 분기되어, 상기 인출 배선과 동일한 층에 동일한 이중층 구조로 상기 다수의 공통 전극과 서로 엇갈리게 분기된 다수 개의 화소 전극을 포함하는 횡전계형 액정표시장치용 어레이 기판을 제공한다. In order to achieve the above object, according to a first aspect of the present invention, there is provided a semiconductor device comprising: a gate wiring formed on a substrate inner surface in a first direction; A data line formed in a second direction intersecting the gate line via a first insulating layer; A thin film transistor formed at a point of intersection of the gate line and the data line; A second insulating layer covering the thin film transistor and the data line; A common wiring formed in one of the first and second directions above the second insulating layer, the common wiring having a bilayer structure in which the lower layer is made of an opaque metal material and the upper layer is made of a transparent conductive material; A plurality of common electrodes branched from the common wiring and formed in the same layer as the common wiring in the same direction as the data wiring in the same double layer structure; An outgoing wiring connected to the thin film transistor and having the same double layer structure in the same layer as the common wiring; And a plurality of pixel electrodes branched from the lead wiring and branched in a staggered manner from the plurality of common electrodes in the same layer as the lead wiring in the same double layer structure.

상기 불투명 금속물질은 몰리브덴(Mo)인 것을 특징으로 한다.And the opaque metal material is molybdenum (Mo).

그리고, 상기 투명 도전성 물질은, ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 중 어느 하나에서 선택되는 것을 특징으로 한다. The transparent conductive material may be selected from indium tin oxide (ITO), indium tin zinc oxide (ITZO), and indium zinc oxide (IZO).

상기 게이트 배선 및 데이터 배선의 끝단에는 외부회로와 연결되는 게이트 패드 및 데이터 패드가 형성되고, 상기 게이트 패드 및 데이터 패드와 연결되어 상기 공통 배선과 동일한 이중층 물질로 이루어진 게이트 패드전극 및 데이터 패드전극이 형성되는 것을 특징으로 하고, 상기 다수 개의 공통 전극 중 일부 공통 전극은 상기 데이터 배선부를 덮는 위치에 형성되는 것을 특징으로 한다. A gate pad and a data pad are formed at the ends of the gate wiring and the data wiring and connected to the gate pad and the data pad to form a gate pad electrode and a data pad electrode made of the same double layer material as the common wiring And some common electrodes among the plurality of common electrodes are formed at positions covering the data wiring portion.

본 발명의 제 2 특징에서는, 서로 일정간격 이격되고, 대향되게 배치된 제 1, 2 기판과; 상기 제 1 기판 내부면에, 제 1 절연층이 개재된 상태에서 서로 교차되게 형성된 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점에 형성된 박막트랜지스터와; 상기 데이터 배선을 덮는 기판 전면에 형성된 제 2 절연층과; 상기 제 2 절연층 상부에 위치하며, 상기 데이터 배선 및 상기 데이터 배선의 주변부를 덮는 위치에 형성되는 패턴을 포함하고, 하부층을 불투명 금속물질로 하고, 상부층을 투명 도전성 물질로 하는 이중층 구조로 이루어진 공통 전극과; 상기 공통 전극과 서로 엇갈리게 위치하며, 상기 공통 전극과 동일한 이중층 금속물질로 이루어진 화소 전극과; 상기 제 2 기판의 내부면에 형성된 컬러필터층과; 상기 컬러필터층의 컬러별 경계부에 위치하며, 상기 데이터 배선부를 덮는 공통 전극 형성부에서는 별도의 패턴이 생략되어 있는 블랙매트릭스를 포함하는 횡전계형 액정표시장치를 제공한다. According to a second aspect of the present invention, there is provided a plasma display panel comprising: first and second substrates spaced apart from each other by a predetermined distance; A gate wiring and a data wiring formed on the inner surface of the first substrate so as to cross each other with the first insulating layer interposed therebetween; A thin film transistor formed at an intersection of the gate line and the data line; A second insulating layer formed on the entire surface of the substrate covering the data line; And a pattern formed at a position above the second insulating layer and covering a periphery of the data line and the data line, wherein the lower layer is made of an opaque metal material and the upper layer is made of a transparent conductive material An electrode; A pixel electrode formed on the common electrode and made of the same double layer metal material as the common electrode; A color filter layer formed on an inner surface of the second substrate; And a black matrix in which a separate pattern is omitted in a common electrode forming portion that is located at a border of each color of the color filter layer and covers the data wiring portion.

상기 제 2 절연층을 이루는 물질은, BCB(benzocyclobutene), 포토아크릴(photo acryl) 중 어느 하나에서 선택되는 것을 특징으로 한다. The material forming the second insulation layer is selected from any one of BCB (benzocyclobutene) and photo acryl.

본 발명의 제 3 특징에서는, 서로 일정간격 이격되고, 대향되게 배치된 제 1, 2 기판과; 상기 제 1 기판 내부면에, 절연층이 개재된 상태에서 서로 교차되게 형성된 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 데이터 배선의 교차지점에 형성된 박막트랜지스터와; 상기 데이터 배선과 일정간격 이격되게 형성되고, 하부층을 불투명 금속물질로 하고, 상부층을 투명 도전성 물질로 하는 이중층 구조로 이루어진 다수 개의 공통 전극과; 상기 공통 전극과 서로 엇갈리게 위치하며, 상기 공통 전극과 동일한 이중층 금속물질로 이루어진 화소 전극과; 상기 제 2 기판의 내부면에 형성된 컬러필터층과; 상기 컬러필터층의 컬러별 경계부에서, 상기 데이터 배선과 공통 전극간 이격 구간을 덮는 위치를 포함하여 형성된 블랙매트릭스를 포함하는 횡전계형 액정표시장치를 제공한다. According to a third aspect of the present invention, there is provided a plasma display panel comprising: first and second substrates spaced apart from each other by a predetermined distance; A gate wiring and a data wiring formed on an inner surface of the first substrate so as to cross each other with an insulating layer interposed therebetween; A thin film transistor formed at an intersection of the gate line and the data line; A plurality of common electrodes formed in a two-layer structure, the lower layer being made of an opaque metal material and the upper layer made of a transparent conductive material; A pixel electrode formed on the common electrode and made of the same double layer metal material as the common electrode; A color filter layer formed on an inner surface of the second substrate; And a black matrix formed at a boundary of each color of the color filter layer and including a position covering a gap between the data line and the common electrode.

상기 블랙매트릭스는, 상기 데이터 배선과 이웃하는 공통 전극과 일정 간격 중첩되게 형성되고, 상기 블랙매트릭스를 이루는 물질은 불투명 금속물질에서 선택되며, 상기 불투명 금속물질은 크롬(Cr)계 금속물질에서 선택되는 것을 특징으로 한다. Wherein the black matrix is formed to overlap a common electrode adjacent to the data line at a predetermined interval, the material forming the black matrix is selected from an opaque metal material, and the opaque metal material is selected from a chromium (Cr) .

본 발명의 제 4 특징에서는, 기판 상에, 감광성 물질인 포토레지스트(photoresist)를 이용한 노광, 현상 공정을 통해 패터닝(patterning)하는 공정으로 정의되는 제 1 마스크 공정에 의해 제 1 방향으로 다수 개의 게이트 전극을 포함하는 게이트 배선 및 상기 게이트 배선의 일 끝단에 위치하는 게이트 패드를 형성하는 단계와; 상기 게이트 배선 및 게이트 패드를 덮는 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부의 게이트 전극을 덮는 위치에, 제 2 마스크 공정에 의해 반도체층을 형성하는 단계와; 상기 반도체층 상부에 제 3 마스크 공정에 의해, 서로 이격되게 위치하는 소스 전극을 포함하며, 상기 게이트 배선과 교차되는 제 2 방향으로 위치하는 데이터 배선 및 상기 소스 전극과 이격되게 위치하는 드레인 전극 그리고, 상기 데이터 배선의 일 끝단에 위치하는 데이터 패드를 형성하는 단계와; 상기 데이터 배선 및 데이터 패드 상부에, 제 4 마스크 공정에 의해 상기 드레인 전극 그리고, 게이트 패드 및 데이터 패드 일부를 각각 노출시키는 드레인 콘택홀, 게이트 패드콘택홀, 데이터 패드콘택홀을 가지는 보호층을 형성하는 단계와; 상기 보호층 상부에 불투명 금속물질, 투명 도전성 금속물질을 차례대로 형성한 다음, 제 5 마스크 공정에 의해 일방향으로 공통 배선과, 상기 공통 배선에서 분기되어 상기 데이터 배선과 동일 방향으로 다수 개의 공통 전극과, 상기 드레인 콘택홀과 연결되는 인출 배선과, 상기 인출 배선에서 분기되어 상기 공통 전극과 서로 엇갈리게 분기된 다수 개의 화소 전극과, 상기 게이트 패드콘택홀 및 데이터 패드콘택홀을 통해 게이트 패드 및 데이터 패드와 연결되는 게이트 패드전극 및 데이터 패드전극을 형성하는 단계를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법을 제공한다. According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a plurality of gates in a first direction by a first mask process, which is defined as a process of patterning on a substrate through exposure and development using a photoresist as a photosensitive material; Forming a gate wiring including an electrode and a gate pad located at one end of the gate wiring; Forming a gate insulating film on the entire surface of the substrate covering the gate wiring and the gate pad; Forming a semiconductor layer by a second mask process at a position covering the gate electrode above the gate insulating film; A data line disposed in a second direction intersecting with the gate line and a drain electrode spaced apart from the source electrode, the source line including a source electrode spaced apart from the gate line by a third mask process, Forming a data pad located at one end of the data line; Forming a protective layer having a drain contact hole, a gate pad contact hole, and a data pad contact hole exposing the drain electrode and a portion of the gate pad and the data pad, respectively, on the data line and the data pad by a fourth mask process ; An opaque metal material and a transparent conductive metal material are sequentially formed on the protective layer and then a common wiring is formed in one direction by a fifth mask process and a plurality of common electrodes branched in the common wiring and in the same direction as the data wiring, A drain electrode connected to the drain contact hole, a plurality of pixel electrodes branched from the lead wiring and diverging from the common electrode, and a gate pad and a data pad through the gate pad contact hole and the data pad contact hole, And forming a gate pad electrode and a data pad electrode to be connected to each other.

상기 불투명 금속물질은 몰리브덴(Mo)이고, 상기 투명 도전성 물질은, ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 중 어느 하나에서 선택되는 것을 특징으로 한다. The opaque metal material is molybdenum (Mo), and the transparent conductive material is selected from indium tin oxide (ITO), indium tin zinc oxide (ITZO), and indium zinc oxide (IZO).                     

그리고, 상기 다수 개의 공통 전극 중 일부 공통 전극 패턴은 상기 데이터 배선 및 상기 데이터 배선의 주변부를 덮는 위치에 형성되는 것을 특징으로 한다.
A portion of the plurality of common electrodes is formed at a position covering a periphery of the data line and the data line.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the drawings.

도 4는 본 발명의 일실시예에 따른 고개구율 구조 횡전계형 액정표시장치용 어레이 기판의 하나의 서브픽셀 영역에 대한 평면도이다. 4 is a plan view of one sub-pixel region of an array substrate for a high-aperture-ratio structure lateral-type liquid-crystal display device according to an embodiment of the present invention.

도시한 바와 같이, 제 1 방향으로 게이트 배선(214)이 형성되어 있고, 게이트 배선(214)과 교차되는 제 2 방향으로 데이터 배선(218)이 형성되어 있으며, 상기 게이트 배선(214) 및 데이터 배선(218)이 교차되는 지점에는 박막트랜지스터(T)가 형성되어 있다. As shown in the figure, a gate wiring 214 is formed in a first direction, and a data wiring 218 is formed in a second direction crossing the gate wiring 214. The gate wiring 214, A thin film transistor T is formed at a point where the gate electrode 218 intersects.

상기 박막트랜지스터(T)에는, 상기 게이트 배선(214)에서 분기된 게이트 전극(210)과, 데이터 배선(218)에서 분기되어 게이트 전극(210)과 일정 간격 중첩되게 위치하는 소스 전극(220)과, 소스 전극(220)과 일정간격 이격되게 위치하는 드레인 전극(222)과, 게이트 전극(210), 소스 전극(220), 드레인 전극(222)을 덮는 위치에 형성된 아일랜드 패턴의 반도체층(216)으로 이루어진다. The thin film transistor T includes a gate electrode 210 branched from the gate wiring 214 and a source electrode 220 branched from the data wiring 218 and overlapped with the gate electrode 210 at a constant interval. A drain electrode 222 positioned at a predetermined distance from the source electrode 220 and an island pattern semiconductor layer 216 formed at a position covering the gate electrode 210, the source electrode 220, and the drain electrode 222, Lt; / RTI &gt;

도면으로 제시하지는 않았지만, 상기 박막트랜지스터(T)의 단면적 구조는, 기판 상에 게이트 전극(210)이 형성되어 있고, 게이트 전극(210) 상부에 게이트 절연막이 형성되고, 게이트 절연막 상부의 게이트 전극(210)을 덮는 위치에 반도체층(216)이 형성되어 있으며, 반도체층(216) 상부에서 서로 일정간격 이격되게 소스 전극(220) 및 드레인 전극(222)이 형성되어 있다. Although not shown in the drawing, the cross-sectional structure of the thin film transistor T is such that a gate electrode 210 is formed on a substrate, a gate insulating film is formed on the gate electrode 210, A source electrode 220 and a drain electrode 222 are formed on the semiconductor layer 216 to be spaced apart from each other by a predetermined distance.                     

그리고, 상기 드레인 전극(222)에는 제 1 캐패시터 전극(212)이 형성되어 있고, 제 1 캐패시터 전극(212)을 덮는 위치에 인출 배선(232)이 형성되어 있으며, 인출 배선(232)에서는 상기 제 2 방향으로 공통 전극(230)과 서로 엇갈리게 다수 개의 화소 전극(234)이 분기되어 있다. A first capacitor electrode 212 is formed on the drain electrode 222 and a lead wiring 232 is formed in a position covering the first capacitor electrode 212. In the lead wiring 232, And a plurality of pixel electrodes 234 are diverged from the common electrode 230 in two directions.

그리고, 상기 제 1 캐패시터 전극(212)과 대응되는 위치에는 절연체가 개재된 상태에서 전술한 게이트 배선(214)과 동일 물질로 이루어진 제 2 캐패시터 전극(224)이 형성되어 있으며, 제 1 캐패시터 전극(212)은 전술한 인출 배선(232)과 콘택홀(226)을 통해 전기적으로 연결되어, 제 2 캐패시터 전극(224)과 대응되게 위치하는 제 1 캐패시터 전극(212) 및 인출 배선(232) 영역은 스토리지 캐패시턴스(CST ; storage capacitance)를 이룬다. A second capacitor electrode 224 made of the same material as the gate wiring 214 is formed in a position corresponding to the first capacitor electrode 212 with an insulator interposed therebetween. 212 are electrically connected to the outgoing wiring 232 through the contact hole 226 and the first capacitor electrode 212 and the outgoing wiring 232 region corresponding to the second capacitor electrode 224, Resulting in storage capacitance (C ST ).

본 발명에서는 상기 공통 전극(230)의 일부가 데이터 배선(218)을 덮는 위치에 형성되어 고개구율 구조를 가지며, 특히 상기 공통 전극(230)을 포함한 공통 배선(228) 및 화소 전극(234)을 포함한 인출 배선(232)은 서로 동일물질로 이루어지고, 이중층 구조를 가지는 것을 특징으로 한다. A part of the common electrode 230 is formed at a position covering the data line 218 to have a high aperture ratio structure and a common wiring 228 including the common electrode 230 and a pixel electrode 234 And the outgoing wiring 232 including the same are made of the same material and have a double layer structure.

대표적으로, 상기 공통 전극(230) 및 화소 전극(234)은 각각 제 1, 2 공통 전극물질층(230a, 230b) 및 제 1, 2 화소 전극물질층(234a, 234b)로 이루어짐에 있어서, 제 1 공통 전극물질층(230a) 및 제 1 화소 전극물질층(234a)은 불투명 금속물질로 이루어진 하부층에 해당되고, 제 2 공통 전극물질층(230b) 및 제 2 화소 전극물질층(234b)은 투명 도전성 물질로 이루어진 상부층에 해당되는 것을 특징으로 한다. 그리고, 바람직하게는 전술한 제 1 공통 전극물질층(230a) 및 제 1 화소 전극물질층(234a)을 이루는 불투명 금속층은 비저항값이 낮고 투명 도전성 물질층과 접착특성이 우수한 금속물질에서 선택되는 것이며, 이러한 불투명 금속물질로는 몰리브덴(Mo)을 들 수 있고, 상기 제 2 공통 전극물질층(230b) 및 제 2 화소 전극물질층(234b)을 이루는 투명 도전성 물질로는 ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide)를 예로 들 수 있고, 이 중 ITO로 하는 것이 바람직하다. The common electrode 230 and the pixel electrode 234 are formed of the first and second common electrode material layers 230a and 230b and the first and second pixel electrode material layers 234a and 234b. The first common electrode material layer 230a and the first pixel electrode material layer 234a correspond to a lower layer made of an opaque metal material and the second common electrode material layer 230b and the second pixel electrode material layer 234b correspond to a transparent And an upper layer made of a conductive material. Preferably, the opaque metal layer constituting the first common electrode material layer 230a and the first pixel electrode material layer 234a is selected from a metal material having a low specific resistance and an excellent adhesion property with the transparent conductive material layer (Mo) may be used as the opaque metal material, and indium tin oxide (ITO) may be used as the transparent conductive material forming the second common electrode material layer 230b and the second pixel electrode material layer 234b. Indium tin zinc oxide (ITZO), and indium zinc oxide (IZO). Of these, ITO is preferable.

상기 다수 개의 공통 전극(230) 중 일부 공통 전극(230)으로 데이터 배선(218)을 덮는 것은, 데이터 배선(218)으로부터 발생되는 누설 전류를 차단하기 위한 목적과, 비화소 영역까지 공통 전극(230)을 연장형성함에 따라 개구율을 높이기 위해서이다. The reason why the data line 218 is covered with the common electrode 230 among the plurality of common electrodes 230 is that the leakage current generated from the data line 218 is blocked and that the common electrode 230 To increase the aperture ratio.

또한, 상기 공통 전극(230)과 화소 전극(234)의 하부층을 불투명 금속층으로 하고, 상부층을 투명 도전성 금속층으로 구성하는 이유는, 우선 상부층의 투명 도전성 금속층은 별도의 패드전극 공정을 생략하기 위함과, 불투명 금속층의 경우 공기 중에 노출시 산화되기 쉬우므로 이를 방지하기 위한 버퍼 금속층으로 이용하는 것이고, 하부 불투명 금속층은 전술한 상부층을 이루는 투명 도전성 금속층의 비저항값을 낮추는 역할 및 자체 빛차단 특성에 의해 컬러필터 기판에 형성되는 블랙매트릭스의 형성면적을 감소시키거나 축소시키기 위함이다. The reason why the lower layer of the common electrode 230 and the pixel electrode 234 is made of an opaque metal layer and the upper layer is made of a transparent conductive metal layer is that the transparent conductive metal layer of the upper layer is omitted, And the opaque metal layer is used as a buffer metal layer to prevent oxidation because it is easily oxidized when exposed to air. The lower opaque metal layer serves to lower the resistivity value of the transparent conductive metal layer forming the upper layer, Thereby reducing or reducing the formation area of the black matrix formed on the substrate.

도면 상의 박막트랜지스터(T) 및 스토리지 캐패시턴스 구조는 다양하게 변경될 수도 있다. The thin film transistor T and the storage capacitance structure on the drawing may be variously changed.                     

그리고, 상기 데이터 배선(218)을 덮는 공통 전극(230)의 형성폭은 데이터 배선(218)보다 양측으로 각각 5 ~ 10 ㎛정도 크게 하는 것이 바람직하다. It is preferable that the formation width of the common electrode 230 covering the data line 218 is 5 to 10 탆 each on both sides of the data line 218.

도 5는 상기 도 4의 절단선 I-I에 따라 절단된 단면을 기준으로 한 상부 및 하부 기판의 적층구조를 나타낸 단면도이다. FIG. 5 is a cross-sectional view illustrating a stacked structure of upper and lower substrates with reference to a section cut along the line I-I in FIG.

도시한 바와 같이, 서로 일정간격 이격되어 대향되게 제 1, 2 기판(250, 270)이 배치되어 있고, 제 1, 2 기판(250, 270) 사이에는 액정층(290)이 개재되어 있는 구조에서, 제 1 기판(250)의 내부면에는 제 1 절연층(213)이 형성되어 있고, 제 1 절연층(213) 상부에는 데이터 배선(218)이 형성되어 있으며, 데이터 배선(218)을 덮는 기판 전면에는 제 2 절연층(227)이 형성되어 있고, 제 2 절연층(227) 상부의 데이터 배선(218)을 덮는 위치에 공통 전극(230)이 형성되어 있고, 공통 전극(230)과 일정간격 이격되게 전술한 서브픽셀 영역 내에 화소 전극(234)이 형성되어 있다.As shown in the drawing, the first and second substrates 250 and 270 are disposed to face each other with a predetermined gap therebetween, and the liquid crystal layer 290 is interposed between the first and second substrates 250 and 270 A first insulating layer 213 is formed on the inner surface of the first substrate 250 and a data line 218 is formed on the first insulating layer 213. The data line 218 is formed on the substrate 210 covering the data line 218, A common electrode 230 is formed on the entire surface of the second insulation layer 227 to cover the data line 218. The common electrode 230 and the common electrode 230 are spaced apart from each other by a predetermined distance The pixel electrode 234 is formed within the sub pixel region described above so as to be spaced apart.

그리고, 상기 제 1 절연층(213)은 실리콘 절연물질에서 선택되는 것이 바람직하며, 더욱 바람직하게는 실리콘 질화막(SiNx)으로 하는 것이다. The first insulating layer 213 is preferably made of a silicon-insulating material, and more preferably a silicon nitride (SiNx) layer.

상기 제 2 절연층(227)은 데이터 배선(218)과 공통 전극(230) 간의 전기적 간섭을 줄이기 위하여 유전율값이 낮고 투광성이 높은 절연물질에서 선택되는 것이 바람직하며, 이러한 절연물질은 BCB(benzocyclobutene), 포토아크릴(photo acryl) 등을 들 수 있다. The second insulating layer 227 is preferably selected from insulating materials having a low dielectric constant and high light transmittance in order to reduce electrical interference between the data line 218 and the common electrode 230. The insulating material may be selected from benzocyclobutene (BCB) , Photo acryl, and the like.

상기 제 2 기판(270)의 내부면에는 컬러필터층(272)이 형성되어 있다. A color filter layer 272 is formed on the inner surface of the second substrate 270.

도면으로 상세히 제시하지는 않았지만, 상기 컬러필터층(272)은 전술한 서브 픽셀 단위로 적, 녹, 청 컬러필터(272a, 272b, 272c)가 순서대로 배열되어 구성되며, 적, 녹, 청 서브픽셀은 하나의 픽셀을 이룬다. 상기 컬러필터층(272)의 컬러별 경계부에는 블랙매트릭스가 위치하는데, 본 발명에서는 공통 전극(230) 및 화소 전극(234)의 하부층을 이루는 불투명 금속물질이 일종의 블랙매트릭스 역할을 하므로, 상기 데이터 배선(218)과 대응되는 위치에서의 블랙매트릭스 패턴이 생략될 수 있다. Although not shown in detail in the drawings, the color filter layer 272 includes red, green, and blue color filters 272a, 272b, and 272c arranged in that order, One pixel. In the present invention, the opaque metal material forming the lower layer of the common electrode 230 and the pixel electrode 234 serves as a black matrix, The black matrix pattern at the position corresponding to the black matrix pattern 218 may be omitted.

상기 공통 전극(230) 및 화소 전극(234)은 동일 공정에서 동일 물질로 이루어지고, 각각 이중층 구조의 제 1, 2 공통 전극물질층(230a, 230b) 및 제 1, 2 화소 전극물질층(234a, 234b)을 이루어지는 것을 특징으로 한다. The common electrode 230 and the pixel electrode 234 are made of the same material in the same process and have first and second common electrode material layers 230a and 230b and first and second pixel electrode material layers 234a And 234b.

좀 더 상세히 설명하면, 제 1 공통 전극물질층(230a) 및 제 1 화소 전극물질층(234a)은 불투명 금속물질로 이루어진 하부층에 해당되고, 제 2 공통 전극물질층(230b) 및 제 2 화소 전극물질층(234b)은 투명 도전성 물질로 이루어진 상부층에 해당되는 것을 특징으로 한다. 그리고, 바람직하게는 전술한 제 1 공통 전극물질층(230a) 및 제 1 화소 전극물질층(234a)을 이루는 불투명 금속층은 비저항값이 낮고 투명 도전성 물질층과 접착특성이 우수한 금속물질에서 선택되는 것으로, 이러한 불투명 금속물질로는 몰리브덴(Mo)을 들 수 있고, 상기 제 2 공통 전극물질층(230b) 및 제 2 화소 전극물질층(234b)을 이루는 투명 도전성 물질로는 ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide)을 예로 들 수 있고, 이 중 ITO로 하는 것이 바람직하다. More specifically, the first common electrode material layer 230a and the first pixel electrode material layer 234a correspond to a lower layer made of an opaque metal material, and the second common electrode material layer 230b and the second pixel electrode layer And the material layer 234b corresponds to an upper layer made of a transparent conductive material. Preferably, the opaque metal layer constituting the first common electrode material layer 230a and the first pixel electrode material layer 234a is selected from a metal material having a low specific resistance and an excellent adhesion property with the transparent conductive material layer (Mo) may be used as the opaque metal material, and indium tin oxide (ITO) may be used as the transparent conductive material forming the second common electrode material layer 230b and the second pixel electrode material layer 234b. ITO (indium tin zinc oxide), and IZO (indium zinc oxide). Of these, ITO is preferable.

이와 같이, 본 발명에서는 불투명 금속물질을 하부층으로 하고, 투명 도전성 물질을 상부층으로 하는 이중층 구조로 공통 전극 및 화소 전극을 형성함에 따라 하기와 같은 장점을 가진다. As described above, according to the present invention, the common electrode and the pixel electrode are formed in a double-layer structure in which an opaque metal material is a lower layer and a transparent conductive material is an upper layer.

첫째, 비저항값이 낮은 불투명 금속물질과의 이중층 구조에 의해 비교적 높은 비저항값을 가지는 투명 도전성 물질을 포함하지만, 전체 비저항값을 낮출 수 있으며, 상기 불투명 금속층은 블랙매트릭스의 형성 영역을 감소시키는 역할을 하게 되고, 상기 상부층을 투명 도전성 물질층으로 구성함에 따라 별도의 패드전극 공정 생략시킬 수 있다. First, a transparent conductive material having a relatively high resistivity value by a bilayer structure with a low opacity metal material having a low resistivity value can be reduced, but the total resistivity value can be lowered, and the opaque metal layer has a role of reducing the formation area of the black matrix And the upper layer is formed of a layer of a transparent conductive material, so that a separate pad electrode process can be omitted.

둘째, 전술한 바와 같이 서로 상보적인 관계를 가지는 불투명 금속물질과 투명 도전성 물질로 이루어진 이중층 금속층을 이용하여, 공통 전극 및 화소 전극 공정을 한 공정에서 형성하는 것이 가능하고, 상기 공정으로 인해 별도의 블랙매트릭스 공정이 생략되거나 블랙매트릭스 패턴 면적이 감소되는 효과를 가질 수 있다. Secondly, it is possible to form the common electrode and the pixel electrode process in one process using the opaque metal material having a complementary relationship with each other and the double-layer metal layer made of the transparent conductive material as described above, The matrix process may be omitted or the black matrix pattern area may be reduced.

셋째, 상기 데이터 배선 및 데이터 배선의 주변부를 덮는 위치에 전술한 바와 같이 불투명 금속물질을 포함하는 이중층 구조의 공통 배선을 형성함에 따라, 데이터 배선부와 대응되는 위치에서 블랙매트릭스의 형성면적을 줄이거나 생략할 수 있어 개구율을 향상시킬 수 있다. Third, by forming a common wiring of a double-layer structure including opaque metal materials at positions covering the peripheral portions of the data wiring and the data wiring, the formation area of the black matrix is reduced at the position corresponding to the data wiring portion The aperture ratio can be improved.

도 6은 본 발명에 따른 이중층 구조 공통 전극 및 화소 전극이 적용된 일반모드 횡전계형 액정표시장치에서의 수직 크로스토크의 감소 정도를 나타낸 도면으로서, 설명의 편의상 컬러필터층에 대한 도시는 생략하였다. FIG. 6 is a view showing a degree of reduction of vertical crosstalk in a normal mode transverse electric field type liquid crystal display device to which a double layer structure common electrode and a pixel electrode according to the present invention are applied, and a color filter layer is not shown for the sake of explanation.

도시한 바와 같이, 제 1 기판(310) 내부면에는 데이터 배선(312) 및 데이터 배선(312)과 절연층(314)이 개재된 상태에서 서로 일정간격 이격되게 공통 전극(316) 및 화소 전극(318)이 차례대로 형성되어 있다. The data line 312 and the insulating layer 314 are interposed between the common electrode 316 and the pixel electrode 314 so as to be spaced apart from each other by a predetermined distance on the inner surface of the first substrate 310, 318 are formed in this order.

상기 제 2 기판(350) 내부면에는, 전술한 데이터 배선(312) 및 데이터 배선(312)과 공통 전극(316)간 이격구간을 덮는 위치에 블랙매트릭스(352)가 형성되어 있다. A black matrix 352 is formed on the inner surface of the second substrate 350 at a position covering the data line 312 and the gap between the data line 312 and the common electrode 316.

본 발명에서는, 상기 공통 전극(316) 및 화소 전극(318)이 이중층 구조로 이루어지고, 공통 전극(316) 및 화소 전극(318) 각각의 하부층을 이루는 제 1 공통 전극물질층(316a) 및 제 1 화소 전극물질층(318a)은 비저항값이 낮은 불투명 금속물질로 이루어지고, 상부층을 이루는 제 2 공통 전극물질층(316b) 및 제 2 화소 전극물질층(318b)은 투명 도전성 물질로 이루어진 것을 특징으로 한다. In the present invention, the first common electrode material layer 316a and the second common electrode material layer 316b, which form a lower layer of each of the common electrode 316 and the pixel electrode 318, One pixel electrode material layer 318a is made of an opaque metal material having a low resistivity and the second common electrode material layer 316b and the second pixel electrode material layer 318b forming the upper layer are made of a transparent conductive material .

이에 따라, 상기 공통 전극(316) 및 화소 전극(318)을 이중층 구조로 구성하고, 공통 전극(316) 및 화소 전극(318)의 하부층 금속인 제 1 공통 전극 물질층(316a) 및 제 1 화소 전극물질층(318a)을 불투명 금속물질로 구성함에 따라, 기존에는 데이터 배선 인접부근에서 발생되는 노이즈 필드(noise field)를 차단하기 위하여, 상기 데이터 배선(312)과 인접하게 위치하는 공통 전극(316)을 덮는 영역까지 블랙매트릭스(352)를 형성하였으나, 본 발명에서는 공통 전극(316)의 하부층을 이루는 제 1 공통 전극물질층(316a)을 불투명 금속물질로 형성함에 따라, 전술한 제 2 기판(350)의 블랙매트릭스(352)의 형성면적을 줄일 수 있다. The common electrode 316 and the pixel electrode 318 are formed in a bilayer structure and the first common electrode material layer 316a and the first common electrode material layer 316a, which are the lower layer metal of the common electrode 316 and the pixel electrode 318, The electrode material layer 318a is made of an opaque metal material so that a common electrode 316 located adjacent to the data line 312 is formed in order to block a noise field, The first common electrode material layer 316a forming the lower layer of the common electrode 316 may be formed of an opaque metal material to form the black matrix 352 on the second substrate The area of the black matrix 352 of the black matrix 352 can be reduced.

이에 따라, 기존의 횡전계형 액정표시장치에서는 제 2 기판에 별도의 공통 전극없이 블랙매트릭스를 형성하기 때문에, 블랙매트릭스를 크롬계 금속물질과 같은 전도성 물질로 형성할 경우, 동일 전압이 인가되는 데이터 배선 및 화소 전극간 에 수직방향 크로스토크가 발생될 우려가 있어서, 레진(resin)계 물질로 한정하였다. Accordingly, in the conventional transverse electric field type liquid crystal display device, since the black matrix is formed on the second substrate without a separate common electrode, when the black matrix is formed of a conductive material such as a chromium-based metal material, And vertical crosstalk may occur between the pixel electrodes, so that the material is limited to a resin-based material.

그러나, 본 발명에서는 전술한 바와 같이 블랙매트릭스(352)의 형성면적을 감소시킴에 따라 블랙매트릭스(352)와 화소 전극(318)간의 이격거리를 넓힘에 따라 수직 크로스토크 발생을 최소화할 수 있게 되므로, 상기 블랙매트릭스(352)의 재료 선택폭을 넓힐 수 있다. However, in the present invention, since the formation area of the black matrix 352 is reduced as described above, the vertical crosstalk can be minimized by increasing the separation distance between the black matrix 352 and the pixel electrode 318 , The material selection range of the black matrix 352 can be widened.

좀 더 상세히 설명하면, 해당 화소가 전압 무인가 상태일 때, 데이터 배선으로는 데이터 펄스 전압이 인가됨에 따라, 이와 대응되게 위치하는 블랙매트릭스에는 데이터 배선으로부터 유도된 전기장에 생성되고, 이러한 유도 전기장은 인접되게 위치하는 화소 전극에 영향을 주게 된다. More specifically, as the data pulse voltage is applied to the data line when the pixel is in the voltage unapplied state, the black matrix is generated in an electric field derived from the data line in the black matrix corresponding to the data pulse voltage. Thereby affecting the pixel electrode positioned so as to be positioned.

이때, 블랙매트릭스와 화소 전극간의 거리가 멀어지면 유도 전기장의 세기를 약화시킬 수 있다. At this time, if the distance between the black matrix and the pixel electrode is increased, the intensity of the induced electric field can be weakened.

도면 상에서, 상기 데이터 배선(312)과 블랙매트릭스(352)간의 제 1 화살표(360)는 데이터 배선(312)과 블랙매트릭스(352) 간의 유도 전기장 형성부를 나타낸 것이고, 상기 화소 전극(318)과 블랙매트릭스(352) 간의 제 2 화살표(362)는, 화소 전극(318)과 블랙매트릭스(352) 간의 유도 전기장 형성부를 나타낸 것이고, 상기 화소 전극(318)과 영역"II" 간의 제 3 화살표(364)는 화소 전극(318)과 기존의 블랙매트릭스 간의 유도 전기장 형성부를 나타낸 것으로서, 전술한 바와 같이 본 발명에 따른 구조에서는 블랙매트릭스(352)와 화소 전극(318) 간의 이격 거리가 기존보다 멀어짐에 따라 수직 크로스토크 발생률을 줄일 수 있다. A first arrow 360 between the data line 312 and the black matrix 352 indicates an induced electric field forming portion between the data line 312 and the black matrix 352. The first electrode 360 is connected to the pixel electrode 318 and the black matrix 352, The second arrow 362 between the matrix 352 shows an induced electric field forming portion between the pixel electrode 318 and the black matrix 352 and a third arrow 364 between the pixel electrode 318 and the region & The distance between the black matrix 352 and the pixel electrode 318 in the structure according to the present invention is greater than that of the conventional pixel electrode 318, The crosstalk incidence rate can be reduced.                     

그리고, 상기 일반적인 구조에서는 합착 마진을 고려하여, 상기 블랙매트릭스(352)가 데이터 배선(312)과 이웃하는 공통 전극(316)과도 일정간격 중첩되게 형성되는 것이 바람직하다. In the general structure, it is preferable that the black matrix 352 is formed so as to be overlapped with the common electrode 316 adjacent to the data line 312 at a constant interval in consideration of the cohesion margin.

도 7은 본 발명에 따른 횡전계형 액정표시장치의 제조공정을 마스크 공정 순으로 나타낸 공정흐름도이다. 7 is a process flow chart showing the manufacturing process of the transverse electric field type liquid crystal display device according to the present invention in the order of the mask process.

상기 마스크 공정은, 감광성 물질인 포토레지스트(photoresist) 및 일정 패턴이 형성된 마스크를 이용하여 노광, 현상 공정을 거쳐 패터닝(patterning)하는 사진식각공정(photolithography)으로서, 각 사진식각공정별로 마스크 패턴이 달라지므로 마스크 공정으로 약칭된다. The mask process is a photolithography process that performs patterning through exposure and development processes using a photoresist as a photosensitive material and a mask having a predetermined pattern. The mask pattern is different for each photolithography process So it is abbreviated as a mask process.

ST1에서는, 기판 전면에 제 1 금속물질을 증착한 다음, 제 1 마스크 공정에 의해, 기판 상에 게이트 배선과, 게이트 배선에서 분기된 게이트 전극과, 게이트 배선의 끝단에서 분기된 게이트 패드와, 제 1 캐패시터 전극을 형성하는 단계이다. In ST1, a first metal material is deposited on the entire surface of the substrate, and then, by a first mask process, a gate wiring, a gate electrode branched at the gate wiring, a gate pad branched at the end of the gate wiring, 1 &lt; / RTI &gt; capacitor electrode.

상기 제 1 금속물질은 비저항값이 낮은 금속물질에서 선택되는 것이 바람직하며, 바람직하게는 알루미늄을 포함하는 금속물질에서 선택하는 것이다. The first metal material is preferably selected from a metal material having a low specific resistance value, and is preferably selected from metal materials including aluminum.

상기 제 1 캐패시터 전극은 공통 배선과 동일한 공통 전압이 인가되는 공통 배선 방식의 캐패시터 전극이거나, 또는 전단 게이트 방식으로 형성될 수도 있는데, 후자의 경우 게이트 마스크 공정에서 공통 전극과 캐패시터 전극 패턴이 생략되어 5번째 마스크에서 형성한 공통 전극과 게이트 배선간 간격을 좁힐 수 있다. The first capacitor electrode may be a capacitor electrode of a common wiring scheme to which the same common voltage as the common wiring is applied, or may be formed by a front-end gate method. In the latter case, the common electrode and the capacitor electrode pattern are omitted in the gate mask process The distance between the common electrode and the gate wiring formed in the second mask can be narrowed.

한 예로, 기존의 6 ~ 10 ㎛에서 3 ~ 5 ㎛으로 좁혀 개구율을 향상시킬 수 있다. For example, the aperture ratio can be improved by narrowing the thickness from 6 to 10 μm to 3 to 5 μm.                     

ST2에서는, 상기 게이트 배선 및 제 1 캐패시터 전극을 덮는 기판 전면에 제 1 절연물질, 비정질 실리콘 물질, 불순물 비정질 실리콘 물질을 연속으로 증착한 다음, 상기 제 1 절연물질은 게이트 절연막으로 이용하고, 제 2 마스크 공정에 의해 상기 게이트 전극을 덮는 위치에 아일랜드 패턴의 반도체층을 형성하는 단계이다. In ST2, a first insulating material, an amorphous silicon material, and an impurity amorphous silicon material are continuously deposited on the entire surface of the substrate covering the gate wiring and the first capacitor electrode. Then, the first insulating material is used as a gate insulating film, And forming an island pattern semiconductor layer at a position covering the gate electrode by a mask process.

상기 반도체층은, 비정질 실리콘 물질로 이루어진 액티브층과, 액티브층 상부에 위치하며 불순물 비정질 실리콘 물질로 이루어진 오믹콘택층으로 이루어진다. The semiconductor layer is composed of an active layer made of an amorphous silicon material and an ohmic contact layer made of an impurity amorphous silicon material located on the active layer.

상기 제 1 절연물질은 실리콘 절연물질에서 선택되며, 더욱 바람직하게는 실리콘 질화막(SiNx)으로 하는 것이다. The first insulating material is selected from a silicon insulating material, more preferably a silicon nitride film (SiNx).

ST3에서는, 상기 반도체층을 덮는 기판 전면에 제 2 금속물질을 증착하고, 제 3 마스크 공정에 의해, 데이터 배선과 데이터 배선에서 분기된 소스 전극, 데이터 배선의 끝단에 위치하는 데이터 패드, 소스 전극과 일정간격 이격되게 위치하는 드레인 전극 그리고, 드레인 전극과 일체형으로 이루어진 제 2 캐패시터 전극을 형성하는 단계이다. In ST3, a second metal material is deposited on the entire surface of the substrate covering the semiconductor layer, and a source electrode branched at the data wiring and the data wiring, a data pad positioned at the end of the data wiring, A drain electrode positioned to be spaced apart by a predetermined distance, and a second capacitor electrode formed integrally with the drain electrode.

상기 제 2 금속물질은 화학적 내식성이 강한 금속물질에서 선택되며, 한 예로 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티탄(Ti) 중 어느 하나에서 선택될 수 있다. The second metal material is selected from a metal material having high chemical resistance and may be selected from among Mo, Cr, Ni, W, and Ti .

참고로, 상기 도 4의 제 2 캐패시터 전극(224)은 상기 제 1 캐패시터 전극에 해당되고, 도 4의 제 1 캐패시터 전극(212)은 상기 제 2 캐패시터 전극에 해당된다. 4, the second capacitor electrode 224 corresponds to the first capacitor electrode, and the first capacitor electrode 212 corresponds to the second capacitor electrode.                     

ST4에서는, 상기 데이터 배선 및 제 2 캐패시터 전극을 덮는 기판 전면에 제 2 절연물질을 형성하고, 제 4 마스크 공정에 의해 상기 제 2 캐패시터 전극을 일부 노출시키는 캐패시터 콘택홀 및 전술한 게이트 패드 및 데이터 패드를 일부 노출시키는 게이트 패드콘택홀 및 데이터 패드콘택홀을 가지는 보호층을 형성하는 단계이다. In ST4, a second insulating material is formed on the entire surface of the substrate covering the data line and the second capacitor electrode, a capacitor contact hole exposing a part of the second capacitor electrode by a fourth mask process, Forming a protective layer having gate pad contact holes and data pad contact holes partially exposed.

상기 제 2 절연물질은 저유전율값을 가지는 절연물질에서 선택되는 것이 바람직하며, 한 예로 BCB, 포토 아크릴 중 어느 하나에서 선택하는 것이 바람직하다. The second insulating material is preferably selected from an insulating material having a low dielectric constant. For example, the second insulating material is preferably selected from BCB and photoacryl.

ST5에서는, 상기 보호층이 형성된 기판 전면에 불투명 금속물질, 투명 도전성 물질을 차례대로 증착한 다음, 제 5 마스크 공정에 의해 이중층 구조를 가지는 공통 배선과, 상기 공통 배선에서 분기된 다수 개의 공통 전극과, 전술한 캐패시터 콘택홀을 통해 제 2 캐패시터 전극과 연결되는 인출 배선과, 상기 인출 배선에서 분기된 다수 개의 화소 전극과, 전술한 게이트 패드콘택홀 및 데이터 패드콘택홀을 통해 게이트 패드 및 데이터 패드와 연결되는 게이트 패드전극 및 데이터 패드전극을 형성하는 단계이다. In ST5, an opaque metal material and a transparent conductive material are sequentially deposited on the entire surface of the substrate on which the protective layer is formed, and then a common wiring having a bilayer structure is formed by a fifth mask process, A plurality of pixel electrodes branched from the outgoing wiring, and a gate pad and a data pad through the gate pad contact hole and the data pad contact hole, respectively, through the capacitor contact hole, Forming a gate pad electrode and a data pad electrode to be connected.

상기 불투명 금속물질은 비저항값이 낮으며, 투명 도전성 물질과 접촉특성이 우수한 금속물질에서 선택되는 것이 바람직하며, 이러한 대표적인 금속물질로는 몰리브덴(Mo)을 들 수 있다. The opaque metal material is preferably selected from a metal material having a low specific resistance and an excellent contact property with a transparent conductive material, and examples of such a metal material include molybdenum (Mo).

상기 투명 도전성 물질로는 ITO, ITZO, IZO를 들 수 있으며, 이 중에서 외부회로와의 접착특성이 가장 우수한 ITO로 하는 것이 바람직하다. Examples of the transparent conductive material include ITO, ITZO, and IZO. Among them, ITO having the best adhesion property to an external circuit is preferable.

상기 불투명 금속물질은 블랙매트릭스의 역할을 겸하는 것을 특징으로 하며, 이에 따라 대향 기판인 컬러필터 기판에서의 블랙매트릭스 형성영역을 줄이거나 생략할 수 있어, 기존의 블랙매트릭스와 화소 전극간의 수직 크로스토크 발생을 최소화하여 블랙매트릭스의 재료선택폭을 넓힐 수 있다. The opaque metal material also serves as a black matrix. This makes it possible to reduce or eliminate the black matrix formation region in the color filter substrate, which is an opposing substrate, and to eliminate vertical cross-talk between the black matrix and the pixel electrode Can be minimized to widen the material selection range of the black matrix.

통상적으로, 블랙매트릭스를 금속계 물질로 형성할 경우 미세한 패터닝이 용이하고, 레진계 물질보다 박막으로 형성할 수 있으며, 별도의 장비가 요구되지 않으므로 생산성을 향상시킬 수 있는 장점을 가지므로, 블랙매트릭스의 재료 선택폭이 넓어지게 되면, 제품 경쟁력을 높이고 생산수율을 향상시킬 수 있다. Generally, when a black matrix is formed of a metal material, fine patterning is easy, a thin film can be formed from a resin-based material, no additional equipment is required, and productivity can be improved. As the choice of material becomes wider, it can increase the product competitiveness and improve the production yield.

이와 같이, 5 마스크 공정에서 공통 전극, 화소 전극, 패드 전극을 동시에 형성함으로써 마스크 공정수를 감소시킬 수 있다. As described above, the number of mask processes can be reduced by simultaneously forming the common electrode, the pixel electrode, and the pad electrode in the 5-mask process.

도 8a 내지 8f는 본 발명에 따른 이중층 구조 금속층의 패터닝 공정을 단계별로 나타낸 단면도이다. 8A to 8F are cross-sectional views illustrating a step of patterning a bilayer metal layer according to the present invention.

도 8a는 기판(410) 상에 불투명 금속층(412)을 증착하는 단계이고, 도 8b는 상기 불투명 금속층(412) 상부에 투명 도전성 물질층(414)을 증착하는 단계이며, 도 8c는 상기 투명 도전성 물질층(414) 상부에 포토레지스트층(416)을 형성하는 단계이고, 도 8d에서는, 미도시한 일정 패턴이 형성된 마스크를 배치하고, 상기 포토레지스트(416)를 노광, 현상하여 포토레지스트 패턴(418)을 완성하는 단계이다. 8A is a step of depositing an opaque metal layer 412 on the substrate 410, FIG. 8B is a step of depositing a transparent conductive material layer 414 on the opaque metal layer 412, FIG. 8D, a mask having a predetermined pattern (not shown) is disposed and the photoresist 416 is exposed and developed to form a photoresist pattern 416. The photoresist pattern 416 is formed on the material layer 414, 418).

도 8e에서는, 상기 포토레지스트 패턴(418)을 이용하여 전술한 투명 도전성 물질층(414)을 식각하여, 제 1 층(420)을 형성하는 단계이다. 8E, the photoresist pattern 418 is used to etch the transparent conductive material layer 414 to form the first layer 420. Referring to FIG.

상기 식각 방법은, 식각 용액인 에천트(etchant)를 이용한 습식식각 방법과, 진공챔버 내에서 반응가스를 이용한 건식식각 방법 중 어느 하나에서 선택될 수 있 다. The etching method may be selected from a wet etching method using an etchant as an etching solution and a dry etching method using a reaction gas in a vacuum chamber.

도 8f에서는, 상기 투명 도전성 물질층(414)의 식각을 통해 노출된 불투명 금속층(412)을 식각하여 제 2 층(422)을 형성하는 단계이다. In FIG. 8F, the second layer 422 is formed by etching the opaque metal layer 412 exposed through the etching of the transparent conductive material layer 414.

이때, 상기 투명 도전성 물질층(414)과 불투명 금속층(412)을 각각 식각하는 이유는, 서로 다른 식각법에 의해 식각되거나 또는 서로 다른 에천트 또는 서로 다른 반응가스에 의해 식각되기 때문이다. At this time, the reason why the transparent conductive material layer 414 and the opaque metal layer 412 are etched is that they are etched by different etching methods or etched by different etchants or different reaction gases.

그러나, 상기 두 금속층은 하나의 식각 공정을 통해 일괄 식각될 수도 있다. However, the two metal layers may be batch-etched through one etching process.

도 8g에서는, 상기 포토레지스트 패턴(418)을 스트립(strip)하고, 제 1, 2 층(420, 422)으로 이루어진 이중층(424)을 완성하는 단계이다. 8G, the step of stripping the photoresist pattern 418 and completing the double layer 424 of the first and second layers 420 and 422 is shown.

전술한 공정에 의해 완성된 이중층(424)은, 공통 전극 또는 화소 전극으로 이용된다. The double layer 424 completed by the above-described process is used as a common electrode or a pixel electrode.

이와 같이, 본 발명에서는 하나의 마스크 공정을 통해 이중층 구조 공통 전극 및 화소 전극을 패터닝하는 것을 특징으로 한다. As described above, in the present invention, the double-layer structure common electrode and the pixel electrode are patterned through one mask process.

그러나, 본 발명의 상기 실시예로 한정되지 않으며, 본 발명의 취지에 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
However, the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the present invention.

이와 같이, 본 발명에 따른 횡전계형 액정표시장치에 의하면, 하부층이 블랙매트릭스 역할을 할 수 있는 불투명 금속물질로 이루어지고, 상부층이 투명 도전성 물질로 이루어진 이중층 금속물질을 동일 공정에서 공통 전극, 화소 전극, 패드 전 극을 동시에 형성함에 따라, 공정 수를 단순화시키고 상부 기판의 블랙매트릭스의 형성폭을 줄이거나 생략할 수 있어, 기존의 데이터 배선부에서의 수직 크로스토크 발생을 최소화할 수 있기 때문에 블랙매트릭스를 금속계 물질로 형성하는 것이 가능하여, 블랙매트릭스의 재료선택폭을 넓힐 수 있어, 제품경쟁력을 높이고 생산수율을 향상시킬 수 있는 효과를 가진다. As described above, according to the transverse electric field type liquid crystal display device of the present invention, the lower layer is made of an opaque metal material that can serve as a black matrix, and the upper layer is made of a transparent conductive material, And the pad electrode are formed at the same time, the number of process steps can be simplified, and the formation width of the black matrix of the upper substrate can be reduced or omitted. Therefore, occurrence of vertical crosstalk in the existing data wiring portion can be minimized, It is possible to broaden the selection range of the material of the black matrix, thereby enhancing the product competitiveness and improving the production yield.

특히, 본 발명에서는 고개구율 구조 횡전계형 액정표시장치에 이중층 구조 공통 전극 및 화소 전극 구조를 적용하여, 저 마스크 구조로 개구율 특성을 더욱 향상시킬 수 있다. In particular, the present invention can further improve the aperture ratio characteristics with a low mask structure by applying a bilayer structure common electrode and a pixel electrode structure to a high-aperture-ratio, transverse-electric-field-type liquid crystal display device.

Claims (17)

기판 내부면에 제 1 방향으로 형성된 다수의 게이트 배선과; A plurality of gate wirings formed on a substrate inner surface in a first direction; 제 1 절연층을 개재하여 상기 게이트 배선과 교차되는 제 2 방향으로 형성되며, 상기 다수의 게이트 배선과 교차하여 다수의 화소영역을 정의하고, 상기 제 1 방향으로 제 1 폭을 갖는 다수의 데이터 배선과; A plurality of pixel regions formed in a second direction intersecting with the gate wiring via a first insulating layer and intersecting the plurality of gate wirings to define a plurality of pixel regions, and; 상기 게이트 배선과 데이터 배선의 교차지점에 형성된 박막트랜지스터와; A thin film transistor formed at a point of intersection of the gate line and the data line; 상기 박막트랜지스터 및 상기 데이터 배선을 덮으며 형성된 제 2 절연층과; A second insulating layer covering the thin film transistor and the data line; 상기 제 2 절연층 상부로 상기 제 1, 2 방향 중 어느 한 방향으로 형성되며, 하부층을 불투명 금속물질로 하고, 상부층을 투명 도전성 물질로 하는 이중층 구조로 이루어진 공통 배선과; A common wiring formed in one of the first and second directions above the second insulating layer, the common wiring having a bilayer structure in which the lower layer is made of an opaque metal material and the upper layer is made of a transparent conductive material; 상기 공통 배선에서 분기되어, 상기 공통 배선과 동일한 층에 동일한 이중층 구조로 상기 데이터 배선과 동일한 방향으로 형성된 다수 개의 공통 전극과; A plurality of common electrodes branched from the common wiring and formed in the same layer as the common wiring in the same direction as the data wiring in the same double layer structure; 상기 박막트랜지스터와 연결되며, 상기 공통 배선과 동일한 층에 동일한 이중층 구조로 이루어진 인출 배선과; An outgoing wiring connected to the thin film transistor and having the same double layer structure in the same layer as the common wiring; 상기 인출 배선에서 분기되어, 상기 인출 배선과 동일한 층에 동일한 이중층 구조로 상기 다수의 공통 전극과 서로 엇갈리게 분기된 다수 개의 화소 전극을 포함하고,And a plurality of pixel electrodes branching from the outgoing wiring and branched in a staggered manner from the plurality of common electrodes in the same double layer structure as the outgoing wiring, 상기 다수 개의 공통 전극 중 어느 하나는 상기 제 1 방향으로 인접한 두 개의 화소영역을 가로지르는 상기 데이터 배선을 완전히 덮으며, 상기 제 1 폭보다 큰 제 2 폭을 갖는 것을 특징으로 하는 횡전계형 액정표시장치용 어레이 기판.Wherein one of the plurality of common electrodes completely covers the data line crossing two pixel regions adjacent to each other in the first direction and has a second width larger than the first width. / RTI &gt; 삭제delete 제 1 항에 있어서, The method according to claim 1, 상기 불투명 금속물질은 몰리브덴(Mo)인 횡전계형 액정표시장치용 어레이 기판. Wherein the opaque metal material is molybdenum (Mo). 제 1 항에 있어서, The method according to claim 1, 상기 투명 도전성 물질은, ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 중 어느 하나에서 선택되는 횡전계형 액정표시장치용 어레이 기판. Wherein the transparent conductive material is selected from the group consisting of ITO (indium tin oxide), ITZO (indium tin zinc oxide), and IZO (indium zinc oxide). 제 1 항에 있어서, The method according to claim 1, 상기 게이트 배선 및 데이터 배선의 끝단에는 외부회로와 연결되는 게이트 패드 및 데이터 패드가 형성되고, 상기 게이트 패드 및 데이터 패드와 연결되어 상기 공통 배선과 동일한 이중층 물질로 이루어진 게이트 패드전극 및 데이터 패드전극이 형성되는 것을 특징으로 하는 횡전계형 액정표시장치용 어레이 기판. A gate pad and a data pad are formed at the ends of the gate wiring and the data wiring and connected to the gate pad and the data pad to form a gate pad electrode and a data pad electrode made of the same double layer material as the common wiring Wherein the first and second electrodes are electrically connected to each other. 삭제delete 서로 일정간격 이격되고, 대향되게 배치된 제 1, 2 기판과; First and second substrates spaced apart from each other by a predetermined distance and disposed opposite to each other; 상기 제 1 기판 내부면에 제 1 방향으로 형성된 다수의 게이트 배선과;A plurality of gate wirings formed on the inner surface of the first substrate in a first direction; 제 1 절연층이 개재된 상태에서 서로 교차하여 다수의 화소영역을 정의하며, 상기 제 1 방향을 따라 제 1 폭을 갖는 다수의 데이터 배선과;A plurality of data lines crossing each other with a first insulating layer interposed therebetween and defining a plurality of pixel regions and having a first width along the first direction; 상기 게이트 배선 및 데이터 배선의 교차지점에 형성된 박막트랜지스터와; A thin film transistor formed at an intersection of the gate line and the data line; 상기 데이터 배선을 덮는 기판 전면에 형성된 제 2 절연층과; A second insulating layer formed on the entire surface of the substrate covering the data line; 상기 제 2 절연층 상부에 위치하며, 상기 데이터 배선을 완전히 덮으며 상기 제 1 폭보다 큰 제 2 폭을 갖고, 하부층을 불투명 금속물질로 하고, 상부층을 투명 도전성 물질로 하는 이중층 구조로 이루어진 공통 전극과; A common electrode which is disposed on the second insulating layer and completely covers the data wiring and has a second width larger than the first width, the lower layer is made of an opaque metal material and the upper layer is made of a transparent conductive material, and; 상기 공통 전극과 서로 엇갈리게 위치하며, 상기 공통 전극과 동일한 이중층 금속물질로 이루어진 화소 전극과; A pixel electrode formed on the common electrode and made of the same double layer metal material as the common electrode; 상기 제 2 기판의 내부면에 형성된 컬러필터층과;A color filter layer formed on an inner surface of the second substrate; 상기 컬러필터층의 컬러별 경계부에 위치하며, 상기 데이터 배선을 덮는 공통 전극 형성부에서는 별도의 패턴이 생략되어 있는 블랙매트릭스And a common electrode forming portion which is located at a border of each color of the color filter layer and covers the data line, 를 포함하는 횡전계형 액정표시장치. The liquid crystal display device comprising: 삭제delete 제 7 항에 있어서, 8. The method of claim 7, 상기 제 2 절연층을 이루는 물질은, BCB(benzocyclobutene), 포토아크릴(photo acryl) 중 어느 하나에서 선택되는 횡전계형 액정표시장치. Wherein the material of the second insulation layer is selected from any one of BCB (benzocyclobutene) and photo acryl. 삭제delete 삭제delete 제 7 항에 있어서, 8. The method of claim 7, 상기 블랙매트릭스를 이루는 물질은 불투명 금속물질에서 선택되는 횡전계형 액정표시장치. Wherein the black matrix material is selected from an opaque metal material. 제 12 항 중 어느 하나의 항에 있어서, 13. The method according to any one of claims 12 to 12, 상기 불투명 금속물질은 크롬(Cr)계 금속물질에서 선택되는 횡전계형 액정표시장치. Wherein the opaque metal material is selected from a chromium (Cr) based metal material. 기판 상에, 감광성 물질인 포토레지스트(photoresist)를 이용한 노광, 현상 공정을 통해 패터닝(patterning)하는 공정으로 정의되는 제 1 마스크 공정에 의해 제 1 방향으로 다수 개의 게이트 전극을 포함하는 다수의 게이트 배선 및 상기 게이트 배선의 일 끝단에 위치하는 게이트 패드를 형성하는 단계와; A plurality of gate wirings including a plurality of gate electrodes in a first direction by a first mask process defined as a process of patterning on a substrate through exposure and development using photoresist as a photosensitive material, And forming a gate pad located at one end of the gate wiring; 상기 다수의 게이트 배선 및 게이트 패드를 덮는 기판 전면에 게이트 절연막을 형성하는 단계와; Forming a gate insulating film on the entire surface of the substrate covering the plurality of gate wirings and the gate pad; 상기 게이트 절연막 상부의 게이트 전극을 덮는 위치에, 제 2 마스크 공정에 의해 반도체층을 형성하는 단계와; Forming a semiconductor layer by a second mask process at a position covering the gate electrode above the gate insulating film; 상기 반도체층 상부에 제 3 마스크 공정에 의해, 서로 이격되게 위치하는 소스 전극을 포함하며, 상기 다수의 게이트 배선과 교차하여 다수의 화소영역을 정의하는 다수의 데이터 배선 및 상기 소스 전극과 이격되게 위치하는 드레인 전극 그리고, 상기 데이터 배선의 일 끝단에 위치하는 데이터 패드를 형성하는 단계와; And a plurality of data lines which intersect the plurality of gate lines and define a plurality of pixel regions and a plurality of data lines which are spaced apart from the source electrodes by a third mask process, And forming a data pad at one end of the data line; 상기 다수의 데이터 배선 및 데이터 패드 상부에, 제 4 마스크 공정에 의해 상기 드레인 전극 그리고, 게이트 패드 및 데이터 패드 일부를 각각 노출시키는 드레인 콘택홀, 게이트 패드콘택홀, 데이터 패드콘택홀을 가지는 보호층을 형성하는 단계와; A protective layer having a drain contact hole, a gate pad contact hole, and a data pad contact hole exposing the drain electrode and a portion of the gate pad and the data pad, respectively, by a fourth mask process is formed on the plurality of data wirings and the data pad, ; &Lt; / RTI &gt; 상기 보호층 상부에 불투명 금속물질, 투명 도전성 금속물질을 차례대로 형성한 다음, 제 5 마스크 공정에 의해 일방향으로 공통 배선과, 상기 공통 배선에서 분기되어 상기 데이터 배선과 동일 방향으로 다수 개의 공통 전극과, 상기 드레인 콘택홀과 연결되는 인출 배선과, 상기 인출 배선에서 분기되어 상기 공통 전극과 서로 엇갈리게 분기된 다수 개의 화소 전극과, 상기 게이트 패드콘택홀 및 데이터 패드콘택홀을 통해 게이트 패드 및 데이터 패드와 연결되는 게이트 패드전극 및 데이터 패드전극을 형성하는 단계를 포함하고,An opaque metal material and a transparent conductive metal material are sequentially formed on the protective layer and then a common wiring is formed in one direction by a fifth mask process and a plurality of common electrodes branched in the common wiring and in the same direction as the data wiring, A drain electrode connected to the drain contact hole, a plurality of pixel electrodes branched from the lead wiring and diverging from the common electrode, and a gate pad and a data pad through the gate pad contact hole and the data pad contact hole, Forming a gate pad electrode and a data pad electrode to be connected, 상기 다수의 데이터 배선 각각은 상기 제 1 방향을 따라 제 1 폭을 갖고, 상기 다수 개의 공통 전극 중 어느 하나는 상기 제 1 방향으로 인접한 두 개의 화소영역을 가로지르는 상기 데이터 배선을 완전히 덮으며, 상기 제 1 폭보다 큰 제 2 폭을 갖는 것을 특징으로 하는 횡전계형 액정표시장치용 어레이 기판의 제조 방법. Wherein each of the plurality of data lines has a first width along the first direction and one of the plurality of common electrodes completely covers the data line crossing two adjacent pixel regions in the first direction, And a second width larger than the first width. The method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to claim 1, 제 14 항에 있어서, 15. The method of claim 14, 상기 불투명 금속물질은 몰리브덴(Mo)인 횡전계형 액정표시장치용 어레이 기판의 제조 방법. Wherein the opaque metal material is molybdenum (Mo). 제 14 항에 있어서, 15. The method of claim 14, 상기 투명 도전성 물질은, ITO(indium tin oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 중 어느 하나에서 선택되는 횡전계형 액정표시장치용 어레이 기판의 제조 방법. Wherein the transparent conductive material is selected from any one of indium tin oxide (ITO), indium tin zinc oxide (ITZO), and indium zinc oxide (IZO). 삭제delete
KR1020020046532A 2002-08-07 2002-08-07 Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same Expired - Fee Related KR100908849B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020046532A KR100908849B1 (en) 2002-08-07 2002-08-07 Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020046532A KR100908849B1 (en) 2002-08-07 2002-08-07 Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same

Publications (2)

Publication Number Publication Date
KR20040013548A KR20040013548A (en) 2004-02-14
KR100908849B1 true KR100908849B1 (en) 2009-07-21

Family

ID=37320866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020046532A Expired - Fee Related KR100908849B1 (en) 2002-08-07 2002-08-07 Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same

Country Status (1)

Country Link
KR (1) KR100908849B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102955301A (en) * 2011-08-19 2013-03-06 乐金显示有限公司 Array substrate for liquid crystal display device and method of manufacturing the same
US20220087034A1 (en) * 2020-09-17 2022-03-17 Azotek Co., Ltd. Method of manufacturing circuit board structure

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101252082B1 (en) * 2004-06-30 2013-04-12 엘지디스플레이 주식회사 Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR20060032034A (en) 2004-10-11 2006-04-14 엘지.필립스 엘시디 주식회사 Transverse electric field liquid crystal display device
KR100679100B1 (en) * 2004-10-29 2007-02-06 엘지.필립스 엘시디 주식회사 Horizontal field applied liquid crystal display panel and manufacturing method thereof
KR101354598B1 (en) * 2005-03-10 2014-01-22 엘지디스플레이 주식회사 An array substrate for In-Plane switching mode LCD and method of fabricating of the same
KR101154243B1 (en) * 2005-03-31 2012-07-03 엘지디스플레이 주식회사 An array substrate for In-Plane Switching mode LCD and method of fabricating of the same
KR101137861B1 (en) * 2005-06-20 2012-04-20 엘지디스플레이 주식회사 Thin film transister of fringe field switching type and fabricating method thereof
KR101461030B1 (en) * 2007-10-30 2014-11-14 엘지디스플레이 주식회사 Liquid crystal display device of an in-plane switching mode and manufacturing method thereof
KR101650198B1 (en) * 2009-12-31 2016-08-30 엘지디스플레이 주식회사 Liquid crystal display device having low pre-tilt angle and manufacturing method of the same
KR101924473B1 (en) * 2010-12-28 2018-12-03 엘지디스플레이 주식회사 Thin film transistor array substrate and method thereof
KR101921163B1 (en) * 2011-07-30 2018-11-23 엘지디스플레이 주식회사 In-Plane switching mode liquid crystal display device and method of fabricating the same
CN112310044B (en) * 2020-10-29 2024-04-02 合肥京东方显示技术有限公司 A display substrate and its preparation method and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033012A (en) * 1996-10-21 1998-07-25 윤종용 Flat Drive Liquid Crystal Display
KR19990031218A (en) * 1997-10-09 1999-05-06 구자홍 Transverse electric field liquid crystal display device
KR20010010518A (en) * 1999-07-21 2001-02-15 구본준 IPS mode Liquid crystal display and method for fabricating the same
KR20010063295A (en) * 1999-12-22 2001-07-09 박종섭 Method for manufacturing in-plane field switching mode lcd
KR20010106862A (en) * 2000-05-23 2001-12-07 구본준, 론 위라하디락사 IPS mode Liquid crystal display device and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033012A (en) * 1996-10-21 1998-07-25 윤종용 Flat Drive Liquid Crystal Display
KR19990031218A (en) * 1997-10-09 1999-05-06 구자홍 Transverse electric field liquid crystal display device
KR20010010518A (en) * 1999-07-21 2001-02-15 구본준 IPS mode Liquid crystal display and method for fabricating the same
KR20010063295A (en) * 1999-12-22 2001-07-09 박종섭 Method for manufacturing in-plane field switching mode lcd
KR20010106862A (en) * 2000-05-23 2001-12-07 구본준, 론 위라하디락사 IPS mode Liquid crystal display device and method for fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102955301A (en) * 2011-08-19 2013-03-06 乐金显示有限公司 Array substrate for liquid crystal display device and method of manufacturing the same
KR101373750B1 (en) * 2011-08-19 2014-03-13 엘지디스플레이 주식회사 Array substrate for In-Plane switching mode liquid crystal display device and method of fabricating the same
US20220087034A1 (en) * 2020-09-17 2022-03-17 Azotek Co., Ltd. Method of manufacturing circuit board structure

Also Published As

Publication number Publication date
KR20040013548A (en) 2004-02-14

Similar Documents

Publication Publication Date Title
KR101905757B1 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR101125254B1 (en) Thin Film Transistor Substrate of Fringe Field Switching Type And Fabricating Method Thereof, Liquid Crystal Display Panel Using The Same And Fabricating Method Thereof
KR101250319B1 (en) Fringe field switching mode liquid crystal display device and Method of fabricating the same
US8754415B2 (en) High light transmittance in-plane switching liquid crystal display device and method for manufacturing the same
KR100930919B1 (en) Lateral electric field type liquid crystal display device and manufacturing method thereof
US8599336B2 (en) Liquid crystal display device and method of fabricating the same
KR20130014290A (en) In-plane switching mode liquid crystal display device and method of fabricating the same
KR20060079040A (en) Fringe-field switching type thin film transistor substrate and its manufacturing method
KR100908849B1 (en) Array substrate for transverse electric field type liquid crystal display device, method of manufacturing same, and transverse electric field type liquid crystal display device including the same
KR20110054727A (en) Array substrate for liquid crystal display and liquid crystal display including the same
US7894010B2 (en) Liquid crystal display panel and method for fabricating the same
KR101955992B1 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR20090104146A (en) Horizontal field thin film transistor substrate and its manufacturing method, liquid crystal panel using the same, and its manufacturing method
KR101799032B1 (en) Array substrate for liquid crystal display and Method for fabricating the same
KR101758834B1 (en) In-plane switching mode liquid crystal display device and the method of fabricating the same
US7416926B2 (en) Liquid crystal display device and method for fabricating the same
KR101228538B1 (en) Array substrate for liquid crystal display device and method of fabricating the same
KR101969429B1 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR20130033676A (en) Fringe field switching mode liquid crystal display device
KR20060079034A (en) Thin-film transistor substrate, its manufacturing method, liquid crystal panel using the same, and its manufacturing method
KR101366537B1 (en) Array substrate in liquid crystal display device and Method for fabricating the same
KR20150046893A (en) Method of fabricating the thin film transistor substrate
KR101777839B1 (en) Liquid crystal display and manufacturing method thereof
KR101408687B1 (en) An Array Substrate of Liquid Crystal Display Device and the method for fabricating thereof
KR20070063754A (en) Array substrate for liquid crystal display device and manufacturing method thereof

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020807

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20070727

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20020807

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080421

Patent event code: PE09021S01D

AMND Amendment
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20081024

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20090430

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20081024

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20080421

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20090520

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20090430

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20090714

Appeal identifier: 2009101004549

Request date: 20090520

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20090520

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20090520

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20081222

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20080530

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20090714

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20090622

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20090715

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20090716

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20120628

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20130619

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20140630

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20150629

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20150629

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20160630

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20190617

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20210426