[go: up one dir, main page]

KR100899517B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR100899517B1
KR100899517B1 KR1020070048041A KR20070048041A KR100899517B1 KR 100899517 B1 KR100899517 B1 KR 100899517B1 KR 1020070048041 A KR1020070048041 A KR 1020070048041A KR 20070048041 A KR20070048041 A KR 20070048041A KR 100899517 B1 KR100899517 B1 KR 100899517B1
Authority
KR
South Korea
Prior art keywords
circuit
power supply
state
supply circuit
response
Prior art date
Application number
KR1020070048041A
Other languages
English (en)
Other versions
KR20070112018A (ko
Inventor
요시아끼 오꾸야마
아쯔시 다께우찌
도모히로 가와꾸보
Original Assignee
후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 마이크로일렉트로닉스 가부시키가이샤 filed Critical 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Publication of KR20070112018A publication Critical patent/KR20070112018A/ko
Application granted granted Critical
Publication of KR100899517B1 publication Critical patent/KR100899517B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Dc-Dc Converters (AREA)

Abstract

본 발명은, 메모리 코어 회로가 액티브 상태에서 데이터 기입 동작의 개시를 대기하고 있는 기간에서, 전원 회로에서의 전류의 소비를 삭감하는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다. 반도체 기억 장치는, 워드선을 포함하는 DRAM 메모리 코어 회로와, 제1 상태와 제2 상태 중 어느 하나 선택된 한쪽에서 동작함으로써 소정의 전원 전압을 생성하여 DRAM 메모리 코어 회로에 공급하고, 제2 상태에서보다도 제1 상태에서의 쪽이 보다 큰 전류를 소비하는 전원 회로와, DRAM 메모리 코어 회로의 워드선이 활성화되고 나서 비활성될 때까지의 기간에 전원 회로를 제1 상태로부터 제2 상태로 이행시키고 다시 제1 상태로 되돌리도록 전원 회로를 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
Figure R1020070048041
메모리 코어 회로, 전원 회로, 제어 회로, 입출력 버퍼, 상태 검출 회로, 펄스 발생 회로, 지연 회로

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 따른 반도체 기억 장치의 구성의 일례를 도시하는 도면.
도 2는 전원 회로의 구성의 일례를 도시하는 도면.
도 3은 상태 검출 회로의 구성의 일례를 도시하는 도면.
도 4는 펄스 발생 회로의 입출력을 도시하는 파형도.
도 5는 지연 회로의 입출력을 도시하는 파형도.
도 6은 도 1의 반도체 기억 장치의 판독 동작을 설명하기 위한 타이밍차트.
도 7은 도 1의 반도체 기억 장치의 기입 동작을 설명하기 위한 타이밍차트.
도 8은 도 1의 반도체 기억 장치의 리프레시 동작을 설명하기 위한 타이밍차트.
도 9는 기입 동작에서의 반도체 기억 장치, 메모리 코어 회로, 및 전원 회로의 상태에 대해서 설명하기 위한 도면.
도 10은 본 발명에 따른 반도체 기억 장치의 구성의 일례를 도시하는 도면.
도 11은 상태 검출 회로의 구성의 일례를 도시하는 도면.
도 12는 도 10의 반도체 기억 장치의 판독 동작을 설명하기 위한 타이밍차트.
도 13은 도 10의 반도체 기억 장치의 기입 동작을 설명하기 위한 타이밍차 트.
도 14는 도 10의 반도체 기억 장치의 리프레시 동작을 설명하기 위한 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기억 장치
11, 101 : 코어 제어 회로
12, 102 : 메모리 코어 회로
13, 103 : 상태 검출 회로
14, 104 : 전원 회로
15, 105 : 입출력 버퍼
31, 131 : 펄스 발생 회로
32, 132 : 지연 회로
[특허 문헌1] 일본 특개평 07-105682호 공보
본 발명은, 일반적으로 반도체 기억 장치에 관한 것으로, 상세하게는 DRAM(Dynamic Random Access Memory)에 관한 것이다.
종래부터 휴대 전화 등의 이러한 전자 기기에는 SRAM(Static Random Access Memory)이 메모리 장치로서 주로 사용되고 있지만, 일반적으로는 SRAM은 집적도가 낮아, 용량을 크게 하면 코스트가 대폭 증가하게 된다고 하는 문제가 있다. 이에 대하여 DRAM은, 저코스트이며 대기억 용량을 실현하는 데에 적합하다. 따라서, SRAM을 사용한 시스템 구성의 과거의 자산을 활용하기 위해서, SRAM과 호환성이 있는 인터페이스를 구비한 SRAM 호환 DRAM이 이용된다.
DRAM과 SRAM에서는, 제어 방법이 상이한 점이 몇가지 있지만, 그와 같은 차이 중 하나로, 데이터 기입/판독 시에서의 어드레스의 타이밍 규정이 있다. DRAM 의 메모리 셀은, 액세스하면 데이터 내용이 소실되게 되는 파괴 판독이므로, 데이터 액세스 시에 센스 앰프의 데이터를 메모리 셀에 재기입(리스토어)하는 처리가 필요하다. 이 재기입 처리 중에는, 어드레스를 변화시켜 다른 메모리 셀에 액세스하는 것은 허용되지 않는다.
그에 대하여 SRAM에서는, 메모리 셀은 기본적으로 플립플롭이므로, 액세스해도 데이터 내용이 소실되지 않는 비파괴의 데이터 판독이 가능하다. 따라서, 판독/기입 액세스의 대상으로 되는 메모리 셀 위치는, 입력 어드레스의 변화에 추종하여 수시 변화시키는 것이 원리적으로는 가능하다. 그러나 의도하지 않은 어드레스에의 의도하지 않은 데이터의 기입을 방지할 필요가 있으므로, SRAM에서의 기입 동작에서는, 소정 시간 어드레스가 보유되어 데이터 입력이 확정된 시점에서, 유효한 액세스로서 기입 동작을 개시하도록 하고 있다.
따라서, SRAM의 동작과 호환성을 갖게 한 DRAM에서는, 판독 동작에 대해서는 커맨드 입력 후에 즉시 메모리 코어에 대한 동작을 실행하고, 기입 동작에 대해서 는 해당 기입 커맨드 사이클의 종료 시에 메모리 코어에 대한 동작을 개시하는 구성으로 된다. 구체적으로는, 칩 인에이블 신호 /CE 및 라이트 인에이블 신호 /WE가 모두 LOW로 어서트되면, 이에 응답하여, 메모리 코어 회로에 대한 블록 선택, 워드선 활성화, 센스 앰프 활성화가 실행된다. 그 후, 칩 인에이블 신호 /CE 및 라이트 인에이블 신호 /WE가 모두 HIGH로 디어서트되면, 라이트 인에이블 신호 /WE의 상승 엣지를 트리거로 하여 기입 데이터를 확정시켜, 지정 어드레스에의 지정 데이터의 기입 동작이 메모리 코어 회로에 대하여 실행된다.
상기한 바와 같은 기입 동작에서는, 라이트 인에이블 신호 /WE가 어서트되고 나서 라이트 인에이블 신호 /WE의 디어서트에 응답하여 기입 동작이 실행될 때까지의 기간, 메모리 코어 회로는 액티브 상태로 대기하고 있을 필요가 있다. 또한 이 기간, 메모리 코어 회로에 전원 전압을 공급하는 전원 회로도 마찬가지로, 액티브 상태로 설정된다.
일반적으로 DRAM에서는, 외부 전원 전압 Vdd로부터 승압 전압 Vpp나 강압 전압 Vii 등을 생성하여, 메모리 코어 회로에 공급한다. 승압 전압 Vpp는 워드선을 구동하거나 하기 위해 이용되고, 강압 전압 Vii는 메모리 코어 회로의 전원 전압으로서 이용된다. 승압 전압이나 강압 전압을 생성하기 위해서는, 승압 전압 생성 회로나 강압 전압 생성 회로 등의 전원 회로가 사용된다.
승압 전압 생성 회로는 검출 회로와 펌프 회로를 포함하고, 검출 회로가 승압 전압의 하강을 검출하면, 이에 응답하여 펌프 회로가 구동하여 승압 전압을 승압한다. 검출 회로는, 승압 전압 Vpp를 분압한 전압값과 기준 전압 Vref의 차를 차동 증폭기에 의해 검출하고, 그 검출 결과를 펌프 회로에 공급한다. 승압 전압 Vpp가 하강하면, 승압 전압 Vpp를 분압한 전압값이 기준 전압 Vref보다도 작아지게 되고, 이에 응답하여 펌프 회로가 구동되어, 승압 전압 Vpp를 승압한다.
차동 증폭기를 흐르는 바이어스 전류는, 메모리 코어 회로가 구동 상태인지 비구동 상태인지에 따라서, 적절한 전류값으로 설정된다. 바이어스 전류가 크면 차동 증폭기의 동작 속도는 빨라, 급준한 승압 전압 Vpp의 변화에 응답하여 전위 검출할 수 있다. 따라서 메모리 코어 회로가 구동 상태인 경우에는, 바이어스 전류를 크게 하여 전원 회로의 응답 속도를 충분히 높게 한다. 또한 메모리 코어 회로가 비구동 상태인 경우에는, 바이어스 전류를 작게 하여 불필요한 전류 소비를 삭감한다.
혹은, 응답 속도 및 소비 전류가 서로 다른 2개의 검출기(차동 증폭기)를 설치하는 구성으로 하여도 된다. 메모리 코어 회로가 구동 상태인 경우에는, 응답 속도가 빠르고 소비 전류가 큰 검출기를 이용하여, 전원 회로의 응답 속도를 충분히 높게 한다. 또한 메모리 코어 회로가 비구동 상태인 경우에는, 응답 속도가 느리고 소비 전류가 작은 검출기를 이용하여, 불필요한 전류 소비를 삭감한다.
전술한 바와 같이, SRAM 호환 DRAM의 기입 동작에서는, 라이트 인에이블 신호 /WE가 어서트되고 나서 라이트 인에이블 신호 /WE의 디어서트에 응답하여 기입 동작이 실행될 때까지의 기간, 메모리 코어 회로에 전원 전압을 공급하는 전원 회로는 액티브 상태로 설정된다. 즉, 메모리 코어 회로의 메모리 셀에 대한 기입 동작이 실행되지 않고 대기 상태인 기간에서, 메모리 코어 회로에 전원 전압을 공급 하는 전원 회로가 액티브 상태로 설정되어, 불필요한 전류가 소비되게 된다. 커맨드 사이클이 롱 사이클로, 라이트 인에이블 신호 /WE의 어서트부터 디어서트까지의 간격이 비교적 긴 경우라도, 실제로 기입이 개시될 때까지의 장기간, 전원 회로에 의해 전류가 계속해서 소비되게 된다.
이상을 감안하여 본 발명은, 메모리 코어 회로가 액티브 상태에서 데이터 기입 동작의 개시를 대기하고 있는 기간에서, 전원 회로에서의 전류의 소비를 삭감하는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는, 워드선을 포함하는 DRAM 메모리 코어 회로와, 제1 상태와 제2 상태 중 어느 하나 선택된 한쪽에서 동작함으로써 소정의 전원 전압을 생성하여 그 DRAM 메모리 코어 회로에 공급하고, 그 제2 상태에서보다도 그 제1 상태에 서의 쪽이 보다 큰 전류를 소비하는 전원 회로와, 그 DRAM 메모리 코어 회로의 그 워드선이 활성화되고 나서 비활성화될 때까지의 기간에 그 전원 회로를 그 제1 상태로부터 그 제2 상태로 이행시키고 다시 그 제1 상태로 되돌리도록 그 전원 회로를 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
<실시예>
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세하게 설명한다.
도 1은 본 발명에 따른 반도체 기억 장치의 구성의 일례를 도시하는 도면이다. 도 1의 반도체 기억 장치(10)는, 코어 제어 회로(11), 메모리 코어 회로(12), 상태 검출 회로(13), 전원 회로(14), 및 입출력 버퍼(15)를 포함한다.
코어 제어 회로(11)는, 패드를 통해서 외부로부터 어드레스 신호 A0 내지 A20과 컨트롤 신호 /CE1, /OE, 및 /WE를 수취한다. /CE1, /OE, 및 /WE는 각각, 칩 인에이블 신호, 아웃풋 인에이블 신호, 및 라이트 인에이블 신호이다. 코어 제어 회로(11)는, 이들 어드레스 신호 및 컨트롤 신호를 디코드하고, 디코드 결과에 기초하여 다양한 제어 신호 rrz, wlz, saez, rstrz, clpz, readz, writez, refz를 생성한다. 이들 제어 신호는, 메모리 코어 회로(12) 및 상태 검출 회로(13)에 공급된다.
메모리 코어 회로(12)는, 메모리 어레이, 로우 디코더, 컬럼 디코더 등을 포함한다. 컬럼 디코더는, 외부로부터 공급되는 컬럼 어드레스를 디코드하여, 컬럼 어드레스로 지정되는 컬럼 선택선을 활성화한다. 로우 디코더는, 외부로부터 공급되는 로우 어드레스를 디코드하여, 로우 어드레스로 지정되는 워드선을 활성화한다.
활성화된 워드선 WL에 접속되는 메모리 셀 MC(메모리 용량)의 데이터는, 비트선에 판독되어 센스 앰프에서 증폭된다. 판독 동작의 경우, 센스 앰프에서 증폭된 데이터는, 활성화된 컬럼 선택선 CL에 의해 선택되어, 입출력 버퍼(15)를 통해서 반도체 기억 장치 외부에 출력된다. 기입 동작의 경우, 반도체 기억 장치 외부로부터 입출력 버퍼(15)를 통해서 기입 데이터가 공급되고, 활성화된 컬럼 선택선 CL에 의해 선택되는 컬럼 어드레스의 센스 앰프에 기입된다. 이 기입 데이터와 메모리 셀로부터 판독되어 재기입될 할 데이터가, 활성화된 워드선 WL에 접속되는 메 모리 셀에 기입된다.
상태 검출 회로(13)는, 코어 제어 회로(11)가 생성하는 제어 신호에 기초하여, 전원 회로 활성화 신호 powactz를 생성한다. 전원 회로 활성화 신호 powactz는 전원 회로(14)에 공급된다.
전원 회로(14)는, 전원 회로 활성화 신호 powactz의 HIGH(어서트 상태)에 응답하여 액티브 상태로 된다. 또한 전원 회로 활성화 신호 powactz의 LOW(디어서트 상태)에 응답하여 스탠바이 상태로 된다. 전원 회로(14)는, 액티브 상태 및 스탠바이 상태의 양방의 상태에서, 승압 전위 VPP, 승압 전위 VOO, 및 부전위 VNN을 생성하여 메모리 코어 회로(12)에 공급한다.
도 1의 반도체 기억 장치(10)는, SRAM 호환의 인터페이스를 제공하는 것이다. 반도체 기억 장치(10)는, 판독 동작에 대해서는 커맨드 입력 후에 즉시 메모리 코어에 대한 동작을 실행하고, 기입 동작에 대해서는 해당 기입 커맨드 사이클의 종료 시에 메모리 코어에 대한 동작을 개시한다. 구체적으로는, 칩 인에이블 신호 /CE1 및 라이트 인에이블 신호 /WE가 모두 LOW로 어서트되면, 이에 응답하여, 메모리 코어 회로(12)에 대한 블록 선택, 워드선 활성화, 센스 앰프 활성화가 실행된다. 그 후, 칩 인에이블 신호 /CE 및 라이트 인에이블 신호 /WE가 모두 HIGH로 디어서트되면, 라이트 인에이블 신호 /WE의 상승 엣지를 트리거로 하여 기입 데이터를 확정시켜, 지정 어드레스에의 지정 데이터의 기입 동작이 메모리 코어 회로(12)에 대하여 실행된다.
상기한 바와 같은 기입 동작에서, 라이트 인에이블 신호 /WE의 어서트에 응 답하여 메모리 코어 회로(12)의 기입 준비가 완료되어 프리차지 가능 상태로 되고나서, 라이트 인에이블 신호 /WE의 디어서트에 응답하여 실제의 기입 동작이 실행될 때까지의 기간, 메모리 코어 회로는 전류를 소비하지 않는다. 본 발명에서는, 메모리 코어 회로(12)의 기입 준비가 완료되어 프리차지 가능 상태로 되면, 실제의 기입 동작이 개시될 때까지의 동안, 전원 회로(14)를 스탠바이 상태로 하여 전원 회로(14)에서의 소비 전류를 삭감한다. 그 후, 실제의 기입 동작이 개시되면, 전원 회로(14)를 액티브 상태로 한다.
도 2는 전원 회로(14)의 구성의 일례를 도시하는 도면이다. 도 2에 도시하는 전원 회로(14)는 승압 전위 VPP를 생성하는 부분으로서, 액티브용 검출기(21), 스탠바이용 검출기(22), 액티브용 오실레이터(23), 스탠바이용 오실레이터(24), 오실레이터 셀렉터(25), 및 펌프 회로(26)를 포함한다.
액티브용 검출기(21) 및 스탠바이용 검출기(22)는, 승압 전위 VPP를 감시하여, 승압 전위 VPP가 소정의 전위보다도 작아지면 검출기 출력을 어서트한다. 액티브용 오실레이터(23) 및 스탠바이용 오실레이터(24)는, 액티브용 검출기(21) 및 스탠바이용 검출기(22)의 각각의 검출기 출력이 어서트되면, 발진 동작을 행하여 발진 신호 osca 및 oscb를 각각 출력한다. 오실레이터 셀렉터(25)는, 전원 회로 활성화 신호 powactz가 HIGH일 때에 발진 신호 osca를 선택하여 펌프 회로(26)에 공급하고, 전원 회로 활성화 신호 powactz가 LOW일 때에 발진 신호 oscb를 선택하여 펌프 회로(26)에 공급한다.
펌프 회로(26)는, 오실레이터 셀렉터(25)로부터 공급되는 발진 신호에 기초 하여, 외부 전원 전압 Vdd에 의한 용량에의 충방전을 반복하면서, 외부 전원 전압 Vdd에 의해 용량의 축적 전하의 전압을 밀어 올리는 효과에 의해, 외부 전원 전압 Vdd보다도 높은 승압 전위 VPP를 생성한다. 생성된 승압 전위 VPP는 메모리 코어 회로(12)에 공급되어, 예를 들면 워드선 WL의 활성화 전위로서 사용된다.
액티브용 검출기(21)는 스탠바이용 검출기(22)보다도 검출 속도가 빠르고 또한 소비 전류가 크다. 즉 예를 들면, 액티브용 검출기(21) 및 스탠바이용 검출기(22)의 각각은, 승압 전위 VPP를 분압한 값과 기준 전압을 비교하는 차동 증폭기를 포함하고, 차동 증폭기를 흐르는 바이어스 전류량이, 액티브용 검출기(21)와 스탠바이용 검출기(22)에서 서로 다르게 구성되어도 된다. 액티브용 오실레이터(23)는 스탠바이용 오실레이터(24)보다도 발진 주기가 짧고 또한 소비 전류가 크다.
스탠바이용 검출기(22) 및 스탠바이용 오실레이터(24)는 항상 동작하고 있어도 된다. 액티브용 검출기(21) 및 액티브용 오실레이터(23)는, 전원 회로 활성화 신호 powactz가 HIGH일 때만 동작한다.
따라서, 전원 회로 활성화 신호 powactz가 HIGH일 때에는, 액티브용 검출기(21) 및 액티브용 오실레이터(23)가 동작하고, 발진 주기가 짧은 발진 신호 osca가 오실레이터 셀렉터(25)에 의해 선택되어 펌프 회로(26)에 공급된다. 이와 같이 하여, 전원 회로 활성화 신호 powactz가 HIGH일 때에는, 승압 전위 VPP의 저하를 신속하게 검출하고, 높은 주파수에서의 펌프 동작에 의해 승압 전위 VPP를 급속하게 상승시켜, 승압 전위 VPP를 원하는 전위로 즉시 회복할 수 있다. 단 이 경우, 액티브용 검출기(21) 및 액티브용 오실레이터(23)가 동작함으로써, 큰 전류가 소비 된다.
반대로 전원 회로 활성화 신호 powactz가 LOW일 때에는, 액티브용 검출기(21) 및 액티브용 오실레이터(23)는 동작하지 않는다. 이 때, 발진 주기가 긴 발진 신호 oscb가 오실레이터 셀렉터(25)에 의해 선택되어 펌프 회로(26)에 공급된다. 이와 같이 하여, 전원 회로 활성화 신호 powactz가 LOW일 때에는, 승압 전위 VPP의 저하를 비교적 천천히 검출하고, 낮은 주파수에서의 펌프 동작에 의해 승압 전위 VPP를 비교적 천천히 상승시켜, 승압 전위 VPP를 원하는 전위로 회복한다. 단 이 경우, 액티브용 검출기(21) 및 액티브용 오실레이터(23)가 동작하지 않으므로, 전류 소비는 비교적 작아도 된다.
도 2에 도시하는 것과 마찬가지의 구성이, 승압 전위 VOO 및 부전위 VNN의 각각에 대하여 형성되어도 된다. 즉, 승압 전위 VOO 및 부전위 VNN에 대해서도, 전원 회로(14)를 액티브 상태와 스탠바이 상태로 절환하여 동작시켜도 된다. 이러한 구성에 의해, 상황에 따라서, 전류 소비를 작게 하거나 혹은 높은 응답 속도를 실현하거나 하는 것이 가능하게 된다.
도 3은 상태 검출 회로(13)의 구성의 일례를 도시하는 도면이다. 도 3에 도시하는 상태 검출 회로(13)는, 펄스 발생 회로(31), 지연 회로(32), NOR 회로(33 내지 36), NAND 회로(37 내지 38), 및 인버터(39)를 포함한다. 상태 검출 회로(13)에 입력되는 각종 제어 신호 saez, clpz, readz, writez, refz는, 코어 제어 회로(11)에 의해 생성되는 신호이다. 신호 saez는 센스 앰프를 활성화시킬 때에 HIGH로 되는 신호이고, 신호 clpz는 컬럼 선택선을 활성화할 때에 HIGH로 되는 신 호이며, 신호 readz는 판독 동작의 경우에 메모리 코어 회로(12)의 동작 기간 중에 HIGH인 신호이며, 신호 writez는 기입 동작의 경우에 메모리 코어 회로(12)의 동작 기간 중에 HIGH인 신호이고, 신호 refz는 리프레시 동작의 경우에 메모리 코어 회로(12)의 동작 기간 중에 HIGH인 신호이다. 또한 신호 sttz는, 초기화 신호로서, 반도체 기억 장치(10)의 전원 투입 시에 HIGH 펄스로서 생성된다.
도 4는 펄스 발생 회로(31)의 입출력을 도시하는 파형도이다. 도 4에 도시한 바와 같이, 펄스 발생 회로(31)는, 입력 신호의 하강 엣지에 응답하여 HIGH 펄스를 생성한다. 도 5는 지연 회로(32)의 입출력을 도시하는 파형도이다. 도 5에 도시한 바와 같이, 지연 회로(32)의 출력은, 입력 신호의 상승 엣지에 응답하여 즉시 HIGH로 되고, 입력 신호의 하강 엣지에 응답하여 소정의 지연 시간 후에 LOW로 된다. 즉, 지연 회로(32)는, 입력 신호의 하강 엣지만을 지연시켜, 입력 신호의 펄스 폭을 확장하도록 기능한다.
도 3으로 되돌아가서, 상태 검출 회로(13)에서，NOR 회로(35 및 36)로 이루어지는 래치는, 초기화 신호 sttz에 의해 NOR 회로(35)의 출력이 LOW인 상태를 래치하고 있다. 판독 동작 또는 리프레시 동작의 경우에는, NOR 회로(33)에 입력되는 readz 또는 refz가 HIGH로 됨으로써, NOR 회로(34)의 출력이 HIGH로 되어, 전원 회로 활성화 신호 powactz가 즉시 HIGH로 된다. 그 후, 판독 동작 또는 리프레시 동작이 종료되어 readz 또는 refz가 LOW로 되돌아가면, NOR 회로(34)의 출력이 LOW로 된다. 이에 응답하여, 전원 회로 활성화 신호 powactz가 소정의 지연 시간 후에 LOW로 된다.
기입 동작의 경우에는, NOR 회로(33)에 입력되는 writez의 HIGH에 응답하여, 전원 회로 활성화 신호 powactz가 즉시 HIGH로 된다. 그 후, 센스 앰프를 활성화시키기 위해서 신호 saez가 HIGH로 되면, NAND 회로(38)의 출력이 LOW로 되고, 이에 응답하여, 펄스 발생 회로(31)가 HIGH 펄스를 생성한다. 이 HIGH 펄스에 의해 상기 래치의 상태가 반전되어, NOR 회로(35)의 출력이 HIGH로 된다. 이에 응답하여, NOR 회로(34)의 출력이 LOW로 되어, 지연 회로(32)의 출력인 전원 회로 활성화 신호 powactz가 소정의 지연 시간 후에 LOW로 된다.
그 후, 실제의 기입 동작이 개시되어, 컬럼 선택선을 활성화하기 위해 신호 clpz가 HIGH로 되면, 인버터(39)의 출력이 HIGH로 된다. 이에 의해 상기 래치의 상태가 반전되어, NOR 회로(35)의 출력이 LOW로 된다. 이에 응답하여, NOR 회로(34)의 출력이 HIGH로 되어, 지연 회로(32)의 출력인 전원 회로 활성화 신호 powactz가 즉시 HIGH로 된다.
그 후, 메모리 코어 회로(12)에의 기입 동작이 종료되어 writez가 LOW로 된다. 이에 응답하여, NOR 회로(34)의 출력이 LOW로 되어, 지연 회로(32)의 출력인 전원 회로 활성화 신호 powactz가 소정의 지연 시간 후에 LOW로 된다.
도 6은 도 1의 반도체 기억 장치(10)의 판독 동작을 설명하기 위한 타이밍차트이다. 도 6을 이용하여, 반도체 기억 장치(10)의 판독 동작에 대해서 설명한다.
우선 칩 인에이블 신호 /CE1 및 아웃풋 인에이블 신호 /OE가 LOW로 되면, 이에 응답하여, 코어 제어 회로(11)가 입력 신호를 디코드하여 입력 커맨드를 판정한다. 아웃풋 인에이블 신호 /OE가 LOW이므로 판독 동작인 것으로 판정되어, 신호 readz가 HIGH로 설정된다. 이에 응답하여, powactz가 HIGH로 되어, 전원 회로(14)가 액티브 상태로 된다. 또한 블록 선택 신호 rrz가 HIGH로 되어, 메모리 코어 회로(12)의 복수 있는 블록 중 하나가 선택된다.
다음으로 rrz의 HIGH에 응답하여 워드선 활성화 신호 wlz가 HIGH로 되어, 선택된 블록 내의 1개의 워드선 WL이 활성화된다. 다음으로 wlz의 HIGH에 응답하여 센스 앰프 활성화 신호 saez가 HIGH로 되어, 선택되어 있는 블록의 센스 앰프가 활성화된다. 다음으로 saez의 HIGH에 응답하여 컬럼 선택선 활성화 신호 clpz의 HIGH 펄스가 생성되어, 컬럼 선택선 CL이 활성화된다. 컬럼 선택선 CL이 활성화된 것에 응답하여 데이터가 메모리 코어 회로(12)로부터 출력되어, 출력 데이터 DQ1 내지 DQ16이 확정된다.
saez의 HIGH에 응답하여 리스토어 종료 신호 rstrz가 HIGH로 된다. 이 예에서는 판독 동작이므로, rstrz의 HIGH에 응답하여 wlz가 LOW로 되어, 워드선 WL이 비활성화된다. 다음으로 wlz의 LOW에 응답하여 saez가 LOW로 되어, 센스 앰프가 비활성화된다. 또한 saez의 LOW에 응답하여 rrz가 LOW로 되어, 블록 선택이 해제된다. 그리고 rrz의 LOW에 응답하여 readz가 LOW로 되어, 판독 커맨드의 코어 동작이 종료된다. readz의 LOW에 응답하여, powactz가 LOW로 되어, 전원 회로(14)는 스탠바이 상태로 되돌아간다.
도 7은 도 1의 반도체 기억 장치(10)의 기입 동작을 설명하기 위한 타이밍차트이다. 도 7을 이용하여, 반도체 기억 장치(10)의 기입 동작에 대해서 설명한다.
우선 칩 인에이블 신호 /CE1 및 라이트 인에이블 신호 /WE가 LOW로 되면, 이 에 응답하여, 코어 제어 회로(11)가 입력 신호를 디코드하여 입력 커맨드를 판정한다. 라이트 인에이블 신호 /WE가 LOW이므로 기입 동작인 것으로 판정되어, 신호writez가 HIGH로 설정된다. 이에 응답하여, powactz가 HIGH로 되어, 전원 회로(14)가 액티브 상태로 된다. 또한 블록 선택 신호 rrz가 HIGH로 되어, 메모리 코어 회로(12)의 복수 있는 블록 중 하나가 선택된다.
다음으로 rrz의 HIGH에 응답하여 워드선 활성화 신호 wlz가 HIGH로 되어, 선택된 블록 내의 1개의 워드선 WL이 활성화된다. 다음으로 wlz의 HIGH에 응답하여 센스 앰프 활성화 신호 saez가 HIGH로 되어, 선택되어 있는 블록의 센스 앰프가 활성화된다.
센스 앰프가 활성화되면 컬럼 선택선 CL을 활성화할 수 있지만, 기입 동작 의 경우, 기입하는 데이터가 확정되어 있지 않으면 컬럼 선택선 CL을 활성화할 수 없다. 도 7에서는 롱 사이클의 경우를 상정하고 있기 때문에, 데이터 확정(DQ1-16의 valid)이 saez의 HIGH로의 변화보다도 상당히 후의 타이밍으로 되어 있다.
saez의 HIGH에 응답하여 리스토어 종료 신호 rstrz가 HIGH로 되지만, 이 예에서는 기입 동작이므로, 판독 동작의 경우와 달리 워드선 WL의 비활성화는 행해지지 않는다. 이 상태에서는, 메모리 코어 회로(12)에서 소비되는 전류가 없어지므로, saez의 HIGH로부터 소정의 지연 시간 후에 신호 powactz를 LOW로 함으로써, 전원 회로(14)를 스탠바이 상태로 한다. 또한 롱 사이클이 아닌 경우에는, 소정의 지연 시간을 두고 powactz가 LOW로 되기 전에 clpz가 HIGH로 되므로, powactz가 LOW로 변화되지 않아, 전원 회로(14)는 스탠바이 상태로 이행하지 않는다.
라이트 인에이블 신호 /WE가 HIGH로 되면 데이터가 확정되므로, clpz의 H 펄스가 생성되어, 메모리 코어 회로(12)에 데이터가 기입된다. 또한 clpz의 H 펄스에 응답하여 powactz가 HIGH로 되므로, 전원 회로(14)는 액티브 상태로 되돌아간다. 메모리 코어 회로(12)에 기입한 데이터의 리스토어량이 충분하게 된 것을 나타내는 신호 rstrwz가 HIGH로 되면, wlz가 LOW로 되어, 워드선 WL이 비활성화된다.
다음으로 wlz의 LOW에 응답하여 saez가 LOW로 되어, 센스 앰프가 비활성화된다. 또한 saez의 LOW에 응답하여 rrz가 LOW로 되어, 블록 선택이 해제된다. 그리고 rrz의 LOW에 응답하여 writez가 LOW로 되어, 기입 커맨드의 코어 동작이 종료된다. writez의 LOW에 응답하여 powactz가 LOW로 되어, 전원 회로(14)는 스탠바이 상태로 되돌아간다.
도 8은 도 1의 반도체 기억 장치(10)의 리프레시 동작을 설명하기 위한 타이밍차트이다. 도 8을 이용하여, 반도체 기억 장치(10)의 리프레시 동작에 대해서 설명한다.
리프레시 동작은, 반도체 기억 장치(10)의 내부에서 자동적으로 실행하므로 외부 커맨드의 입력은 필요로 하지 않는다. 우선 refz가 HIGH로 되면, 그에 응답하여 powactz가 HIGH로 되어, 전원 회로(14)가 액티브 상태로 된다.
또한 블록 선택 신호 rrz가 HIGH로 되어, 메모리 코어 회로(12)의 복수 있는 블록 중 하나가 선택된다. 다음으로 rrz의 HIGH에 응답하여 워드선 활성화 신호wlz가 HIGH로 되어, 선택된 블록 내의 1개의 워드선 WL이 활성화된다. 다음으로 wlz의 HIGH에 응답하여 센스 앰프 활성화 신호 saez가 HIGH로 되어, 선택되어 있는 블록의 센스 앰프가 활성화된다.
saez의 HIGH에 응답하여 리스토어 종료 신호 rstrz가 HIGH로 된다. 이 예에서는 리프레시 동작이므로, rstrz의 HIGH에 응답하여 wlz가 LOW로 되어, 워드선 WL이 비활성화된다. 다음으로 wlz의 LOW에 응답하여 saez가 LOW로 되어, 센스 앰프가 비활성화된다. 또한 saez의 LOW에 응답하여 rrz가 LOW로 되어, 블록 선택이 해제된다. 그리고 rrz의 LOW에 응답하여 refz가 LOW로 되어, 리프레시 동작의 코어 동작이 종료된다. refz의 LOW에 응답하여, powactz가 LOW로 되어, 전원 회로(14)는 스탠바이 상태로 되돌아간다.
상기한 바와 같이 하여, 도 1의 반도체 기억 장치(10)에서는, 판독 동작 및 리프레시 동작의 경우, 메모리 코어 회로(12)의 동작 중에서 전원 회로(14)를 항상 액티브 상태로 한다. 또한 기입 동작의 경우에는, 메모리 코어 회로(12)가 동작 중이어도, 워드선 및 센스 앰프가 활성화된 데이터 기입 대기의 상태로 되면, 전원 회로(14)를 액티브 상태로부터 스탠바이 상태로 추이시켜, 소비 전력의 삭감을 도모한다.
도 9는 기입 동작에서의 반도체 기억 장치(10), 메모리 코어 회로(12), 및 전원 회로(14)의 상태에 대해서 설명하기 위한 도면이다. 도 9에 도시한 바와 같이, 칩 인에이블 신호 /CE 및 라이트 인에이블 신호 /WE가 모두 LOW로 어서트되면, 이에 응답하여, 반도체 기억 장치(10), 메모리 코어 회로(12), 및 전원 회로(14)가 스탠바이 상태(stb)로부터 액티브 상태(active)로 된다. 액티브 상태인 메모리 코어 회로(12)에 대한 블록 선택, 워드선 WL 활성화, 센스 앰프 SA 활성화가 실행되 면, 메모리 코어 회로(12)의 기입 준비가 완료되어 프리차지 가능 상태(워드선 및 센스 앰프가 활성화되어 데이터량이 충분하게 된 상태)로 된다. 그 후, 실제의 기입 동작이 개시될 때까지의 동안, 전원 회로(14)를 스탠바이 상태(stb)로 설정하여 전원 회로(14)에서의 소비 전류를 삭감한다.
칩 인에이블 신호 /CE 및 라이트 인에이블 신호 /WE가 모두 HIGH로 디어서트되면, 라이트 인에이블 신호 /WE의 상승 엣지를 트리거로 하여 기입 데이터를 확정시켜, 지정 어드레스에의 지정 데이터의 기입 동작이 메모리 코어 회로(12)에 대하여 실행된다. 이 때, 전술한 설명과 같이 컬럼 선택선 활성화 신호를 트리거로 하여, 전원 회로(14)를 액티브 상태(active)로 되돌린다. 이에 의해, 메모리 코어 회로(12)에 대한 기입 동작에 의해 발생하는 전압 변동에 대하여, 충분한 응답 속도로 전원 회로(14)가 대응할 수 있다.
상기의 실시예에서는, 본원 발명을 SRAM 호환의 DRAM에 적용하는 경우에 대해서 설명하였지만, 본원 발명을 적용 가능한 반도체 기억 장치는 SRAM 호환의 DRAM에 한정되는 것이 아니라, 통상의 DRAM이어도 된다. 이하에, 본원 발명을 통상의 DRAM에 적용하는 경우에 대해서 설명한다.
도 10은 본 발명에 따른 반도체 기억 장치의 구성의 일례를 도시하는 도면이다. 도 10의 반도체 기억 장치(100)는 SDRAM(Synchronous Dynamic Random Access Memory), 코어 제어 회로(101), 메모리 코어 회로(102), 상태 검출 회로(103), 전원 회로(104), 및 입출력 버퍼(105)를 포함한다.
코어 제어 회로(101)는, 패드를 통해서 외부로부터 어드레스 신호 A0 내지 A20, 클럭 신호 CLK, 컨트롤 신호 /RAS, /CAS, 및 /WE를 수취한다. /RAS, /CAS, 및 /WE는 각각, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호이다. 코어 제어 회로(101)는, 이들 어드레스 신호 및 컨트롤 신호를 디코드하고, 디코드 결과에 기초하여 다양한 제어 신호 rrz, wlz, saez, rstrz, clpz, rasz, refz를 생성한다. 이들 제어 신호는, 메모리 코어 회로(102) 및 상태 검출 회로(103)에 공급된다.
메모리 코어 회로(102)의 구성 및 동작은, 도 1의 메모리 코어 회로(12)와 마찬가지이다. 상태 검출 회로(103)는, 코어 제어 회로(101)가 생성하는 제어 신호에 기초하여, 전원 회로 활성화 신호 powactz를 생성한다. 전원 회로 활성화 신호 powactz는 전원 회로(104)에 공급된다. 전원 회로(104)의 구성 및 동작은, 도 1의 전원 회로(14)와 마찬가지이며, 도 2에 도시하는 구성을 갖는다.
도 11은 상태 검출 회로(103)의 구성의 일례를 도시하는 도면이다. 도 11에 도시하는 상태 검출 회로(103)는, 펄스 발생 회로(131), 지연 회로(132), 인버터(133), NOR 회로(134 내지 136), NAND 회로(137 및 138), 및 인버터(139 및 140)를 포함한다. 상태 검출 회로(103)에 입력되는 각종 제어 신호 saez, clpz, rasz, refz는, 코어 제어 회로(101)에 의해 생성되는 신호이다. 신호 saez는 센스 앰프를 활성화시킬 때에 HIGH로 되는 신호이고, 신호 clpz는 컬럼 선택선을 활성화할 때에 HIGH로 되는 신호이며, 신호 rasz는 메모리 코어 회로(12)가 액티브 상태(워드선 WL이 활성화 상태)인 기간 중에 HIGH로 되는 신호이고, 신호 refz는 리프레시 동작의 경우에 메모리 코어 회로(102)의 동작 기간 중에 HIGH인 신호이다. 또한 신호 sttz는, 초기화 신호로서, 반도체 기억 장치(100)의 전원 투입 시에 HIGH 펄스로서 생성된다.
펄스 발생 회로(131)의 구성 및 동작은, 도 3의 펄스 발생 회로(31)와 마찬가지이며, 도 4에 도시한 바와 같이 입력 신호의 하강 엣지에 응답하여 HIGH 펄스를 출력으로서 생성한다. 또한 지연 회로(132)의 구성 및 동작은, 도 3의 지연 회로(32)와 마찬가지이며, 도 5에 도시한 바와 같이 입력 신호의 상승 엣지에 응답하여 즉시 출력이 HIGH로 되고, 입력 신호의 하강 엣지에 응답하여 소정의 지연 시간 후에 출력이 LOW로 된다.
상태 검출 회로(103)에서，NOR 회로(135 및 136)로 이루어지는 래치는, 초기화 신호 sttz에 의해 NOR 회로(135)의 출력이 LOW인 상태를 래치하고 있다. 리프레시 동작의 경우에는, 인버터(133)에 입력되는 rasz가 HIGH로 됨으로써, NOR 회로(134)의 출력이 HIGH로 되어, 전원 회로 활성화 신호 powactz가 즉시 HIGH로 된다. 그 후, 리프레시 동작이 종료되어 rasz가 LOW로 되돌아가면, NOR 회로(134)의 출력이 LOW로 된다. 이에 응답하여, 전원 회로 활성화 신호 powactz가 소정의 지연 시간 후에 LOW로 된다.
판독 동작 또는 기입 동작의 경우에는, 인버터(133)에 입력되는 rasz의 HIGH에 응답하여, 전원 회로 활성화 신호 powactz가 즉시 HIGH로 된다. 그 후, 센스 앰프를 활성화시키기 위해서 신호 saez가 HIGH로 되면, NAND 회로(138)의 출력이 LOW로 되고, 이에 응답하여, 펄스 발생 회로(131)가 HIGH 펄스를 생성한다. 이 HIGH 펄스에 의해 상기 래치의 상태가 반전되어, NOR 회로(135)의 출력이 HIGH로 된다. 이에 응답하여, NOR 회로(134)의 출력이 LOW로 되어, 지연 회로(132)의 출력인 전원 회로 활성화 신호 powactz가 소정의 지연 시간 후에 LOW로 된다.
그 후, 메모리 코어 회로(12)에 대한 판독 또는 기입 동작이 개시되어, 컬럼 선택선을 활성화하기 위해 신호 clpz가 HIGH로 되면, 인버터(139)의 출력이 HIGH로 된다. 이에 의해 상기 래치의 상태가 반전되어, NOR 회로(135)의 출력이 LOW로 된다. 이에 응답하여, NOR 회로(134)의 출력이 HIGH로 되어, 지연 회로(132)의 출력인 전원 회로 활성화 신호 powactz가 즉시 HIGH로 된다.
그 후, 메모리 코어 회로(102)에의 판독 또는 기입 동작이 종료되어 rasz가 LOW로 된다. 이에 응답하여, NOR 회로(134)의 출력이 LOW로 되어, 지연 회로(132)의 출력인 전원 회로 활성화 신호 powactz가 소정의 지연 시간 후에 LOW로 된다.
도 12는 도 10의 반도체 기억 장치(100)의 판독 동작을 설명하기 위한 타이밍차트이다. 도 12를 이용하여, 반도체 기억 장치(100)의 판독 동작에 대해서 설명한다.
우선 /RAS=L, /CAS=H, /WE=H의 액티브 커맨드에 의해 메모리 코어 회로(12)가 활성화된다. 메모리 코어 회로(12)의 활성화 시에는 신호 rasz가 HIGH로 설정된다. 이에 응답하여, powactz가 HIGH로 되어, 전원 회로(104)가 액티브 상태로 된다. 또한 블록 선택 신호 rrz가 HIGH로 되어, 메모리 코어 회로(102)의 복수 있는 블록 중 하나가 선택된다.
다음으로 rrz의 HIGH에 응답하여 워드선 활성화 신호 wlz가 HIGH로 되어, 선택된 블록 내의 1개의 워드선 WL이 활성화된다. 다음으로 wlz의 HIGH에 응답하여 센스 앰프 활성화 신호 saez가 HIGH로 되어, 선택되어 있는 블록의 센스 앰프가 활성화된다.
saez의 HIGH에 응답하여 리스토어 종료 신호 rstrz가 HIGH로 된다. 또한 saez의 HIGH로부터 소정의 지연 시간 후에 신호 powactz를 LOW로 함으로써, 전원 회로(104)를 스탠바이 상태로 한다.
다음으로 /RAS=H, /CAS=L, /WE=H의 판독 커맨드에 의해 신호 readz가 HIGH로 된다. 또한 컬럼 선택선 활성화 신호 clpz의 HIGH 펄스가 생성된다. 이 clpz의 HIGH에 응답하여 powactz가 HIGH로 되어, 전원 회로(104)는 액티브 상태로 된다. 판독 동작 중에는 클럭 신호 CLK로부터 clpz가 생성되어, 다음의 데이터를 메모리 코어 회로(12)로부터 판독한다.
마지막으로, /RAS=L, /CAS=H, /WE=L의 프리차지 커맨드에 의해 코어가 비활성화된다. 즉, wlz가 LOW로 되어, 워드선 WL이 비활성화된다. 다음으로 wlz의 LOW에 응답하여 saez가 LOW로 되어, 센스 앰프가 비활성화된다. 또한 saez의 LOW에 응답하여 rrz가 LOW로 되어, 블록 선택이 해제된다. 그리고 rrz의 LOW에 응답하여 readz가 LOW로 되어, 판독 커맨드의 코어 동작이 종료된다. rasz의 LOW에 응답하여, powactz가 LOW로 되어, 전원 회로(104)는 스탠바이 상태로 되돌아간다.
도 13은 도 10의 반도체 기억 장치(100)의 기입 동작을 설명하기 위한 타이밍차트이다. 도 13을 이용하여, 반도체 기억 장치(100)의 기입 동작에 대해서 설명한다.
우선 /RAS=L, /CAS=H, /WE=H의 액티브 커맨드에 의해 메모리 코어 회로(12) 가 활성화된다. 메모리 코어 회로(12)의 활성화 시에는 신호 rasz가 HIGH로 설정된다. 이에 응답하여, powactz가 HIGH로 되어, 전원 회로(104)가 액티브 상태로 된다. 또한 블록 선택 신호 rrz가 HIGH로 되어, 메모리 코어 회로(102)의 복수 있는 블록 중 하나가 선택된다.
다음으로 rrz의 HIGH에 응답하여 워드선 활성화 신호 wlz가 HIGH로 되어, 선택된 블록 내의 1개의 워드선 WL이 활성화된다. 다음으로 wlz의 HIGH에 응답하여 센스 앰프 활성화 신호 saez가 HIGH로 되어, 선택되어 있는 블록의 센스 앰프가 활성화된다.
saez의 HIGH에 응답하여 리스토어 종료 신호 rstrz가 HIGH로 된다. 또한 saez의 HIGH로부터 소정의 지연 시간 후에 신호 powactz를 LOW로 함으로써, 전원 회로(104)를 스탠바이 상태로 한다.
다음으로 /RAS=H, /CAS=L, /WE=L의 기입 커맨드에 의해 신호 writez가 HIGH로 된다. 또한 컬럼 선택선 활성화 신호 clpz의 HIGH 펄스가 생성된다. 이 clpz의 HIGH에 응답하여 powactz가 HIGH로 되어, 전원 회로(104)는 액티브 상태로 된다. 기입 동작 중에는 클럭 신호 CLK로부터 clpz가 생성되어, 다음의 데이터를 메모리 코어 회로(12)에 기입한다. 또한 clpz에 응답하여, 메모리 코어 회로(12)에 기입한 데이터의 리스토어량이 충분하게 된 것을 나타내는 신호 rstrwz가 HIGH로 된다.
마지막으로, /RAS=L, /CAS=H, /WE=L의 프리차지 커맨드에 의해 코어가 비활성화된다. 즉, wlz가 LOW로 되어, 워드선 WL이 비활성화된다. 다음으로 wlz의 LOW에 응답하여 saez가 LOW로 되어, 센스 앰프가 비활성화된다. 또한 saez의 LOW에 응답하여 rrz가 LOW로 되어, 블록 선택이 해제된다. 그리고 rrz의 LOW에 응답하여 writez가 LOW로 되어, 기입 커맨드의 코어 동작이 종료된다. rasz의 LOW에 응답하여, powactz가 LOW로 되어, 전원 회로(104)는 스탠바이 상태로 되돌아간다.
도 14는 도 10의 반도체 기억 장치(100)의 리프레시 동작을 설명하기 위한 타이밍차트이다. 도 14를 이용하여, 반도체 기억 장치(100)의 리프레시 동작에 대해서 설명한다.
우선 /RAS=L, /CAS=L, /WE=L의 리프레시 커맨드에 의해 refz, rasz가 HIGH로 된다. rasz의 HIGH에 응답하여 powactz가 HIGH로 되어, 전원 회로(104)가 액티브 상태로 된다.
또한 블록 선택 신호 rrz가 HIGH로 되어, 메모리 코어 회로(12)의 복수 있는 블록 중 하나가 선택된다. 다음으로 rrz의 HIGH에 응답하여 워드선 활성화 신호 wlz가 HIGH로 되어, 선택된 블록 내의 1개의 워드선 WL이 활성화된다. 다음으로 wlz의 HIGH에 응답하여 센스 앰프 활성화 신호 saez가 HIGH로 되어, 선택되어 있는 블록의 센스 앰프가 활성화된다.
saez의 HIGH에 응답하여 리스토어 종료 신호 rstrz가 HIGH로 된다. 이 예에서는 리프레시 동작이므로, rstrz의 HIGH에 응답하여 wlz가 LOW로 되어, 워드선 WL이 비활성화된다. 다음으로 wlz의 LOW에 응답하여 saez가 LOW로 되어, 센스 앰프가 비활성화된다. 또한 saez의 LOW에 응답하여 rrz가 LOW로 되어, 블록 선택이 해제된다. 그리고 rrz의 LOW에 응답하여 refz가 LOW로 되어, 리프레시 동작의 코어 동작이 종료된다. rasz의 LOW에 응답하여, powactz가 LOW로 되어, 전원 회로(104)는 스탠바이 상태로 되돌아간다.
상기한 바와 같이 하여, 도 10의 반도체 기억 장치(100)에서는, 리프레시 동작의 경우, 메모리 코어 회로(12)의 동작 중에서 전원 회로(104)를 항상 액티브 상태로 한다. 또한 판독 동작 및 기입 동작의 경우에는, 메모리 코어 회로(12)가 동작 중이어도, 워드선 및 센스 앰프가 활성화된 데이터 판독/데이터 기입 대기의 상태로 되면, 전원 회로(104)를 액티브 상태로부터 스탠바이 상태로 추이시켜, 소비 전력의 삭감을 도모한다. 이와 같이, 본원 발명을 적용 가능한 반도체 기억 장치는 SRAM 호환의 DRAM에 한정되는 것이 아니라, 도 10에 도시한 바와 같은 DRAM에도 적용할 수 있다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재된 범위 내에서 다양한 변형이 가능하다.
본 발명의 적어도 1개의 실시예에 따르면, 메모리 코어 회로가 동작 중이어도, 워드선이 활성화되어 데이터 기입 대기의 상태로 되면, 전원 회로를 액티브 상태로부터 스탠바이 상태로 추이시키므로, 소비 전력의 삭감을 도모할 수 있다.

Claims (10)

  1. 워드선을 포함하는 DRAM 메모리 코어 회로와,
    제1 상태와 제2 상태 중 어느 하나 선택된 한쪽에서 동작함으로써 소정의 전원 전압을 생성하여 상기 DRAM 메모리 코어 회로에 공급하고, 상기 제2 상태에서보다도 상기 제1 상태에서의 쪽이 보다 큰 전류를 소비하는 전원 회로와,
    상기 DRAM 메모리 코어 회로의 상기 워드선이 활성화되고 나서 비활성화될 때까지의 기간인 워드선이 활성화되어 있는 기간에 상기 전원 회로를 상기 제1 상태로부터 상기 제2 상태로 이행시키고 다시 상기 제1 상태로 되돌리도록 상기 전원 회로를 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 반도체 기억 장치는 SRAM 호환의 입출력 인터페이스를 갖고, 상기 제어 회로는, 기입 동작에서 상기 DRAM 메모리 코어 회로의 상기 워드선이 활성화되고 나서 비활성화될 때까지의 기간인 워드선이 활성화되어 있는 기간에 상기 전원 회로를 상기 제1 상태로부터 상기 제2 상태로 이행시키고 다시 상기 제1 상태로 되돌리도록 상기 전원 회로를 제어함과 함께, 판독 동작 및 리프레시 동작에서 상기 DRAM 메모리 코어 회로의 상기 워드선이 활성화되고 나서 비활성화될 때까지의 기간에 상기 전원 회로가 상기 제1 상태로 유지되도록 상기 전원 회로를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제어 회로는, 기입 동작 및 판독 동작에서 상기 DRAM 메모리 코어 회로의 상기 워드선이 활성화되고 나서 비활성화될 때까지의 기간인 워드선이 활성화되어 있는 기간에 상기 전원 회로를 상기 제1 상태로부터 상기 제2 상태로 이행시키고 다시 상기 제1 상태로 되돌리도록 상기 전원 회로를 제어함과 함께, 리프레시 동작에서 상기 DRAM 메모리 코어 회로의 상기 워드선이 활성화되고 나서 비활성화될 때까지의 기간에 상기 전원 회로가 상기 제1 상태로 유지되도록 상기 전원 회로를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 전원 회로는 상기 제2 상태에서보다도 상기 제1 상태에서의 쪽이 상기 전원 전압의 변동에 대하여 보다 신속하게 응답하여 상기 전원 전압을 보다 신속하게 소정값으로 회복시키도록 구성되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 전원 회로는,
    상기 전원 전압의 레벨에 응답하여 출력을 변화시키는 검출 회로와,
    상기 검출 회로의 출력에 응답하여 발진 신호를 출력하는 오실레이터 회로와,
    상기 오실레이터 회로의 발진 신호에 따라서 상기 전원 전압을 생성하는 펌 프 회로
    를 포함하고,
    상기 검출 회로는, 상기 제2 상태에서보다도 상기 제1 상태에서의 쪽이 보다 큰 전류를 소비함과 함께 응답 속도가 보다 빠르고, 상기 오실레이터 회로는 상기 제2 상태에서보다도 상기 제1 상태에서의 쪽이 보다 큰 전류를 소비함과 함께 상기 발진 신호의 발진 주기가 보다 짧은 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 검출 회로는,
    제1 전류를 소비하고 제1 응답 속도를 갖는 제1 검출기와,
    제2 전류를 소비하고 제2 응답 속도를 갖는 제2 검출기
    를 포함하고,
    상기 오실레이터 회로는,
    상기 제1 검출기의 출력에 응답하여 제1 발진 신호를 출력하는 제1 오실레이터와,
    상기 제2 검출기의 출력에 응답하여 제2 발진 신호를 출력하는 제2 오실레이터와,
    상기 제1 발진 신호와 상기 제2 발진 신호 중 어느 한쪽을 선택하여 출력하는 셀렉터
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제어 회로는, 상기 DRAM 메모리 코어 회로의 센스 앰프를 활성화하는 센스 앰프 활성화 신호에 응답하여 상기 전원 회로를 상기 제1 상태로부터 상기 제2 상태로 이행시키는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제어 회로는, 상기 센스 앰프 활성화 신호의 어서트로부터 소정의 지연 시간 후에 상기 전원 회로를 상기 제1 상태로부터 상기 제2 상태로 이행시키는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제어 회로는, 상기 센스 앰프 활성화 신호의 어서트로부터 상기 소정의 지연 시간이 경과하기 전에 상기 DRAM 메모리 코어 회로의 컬럼 선택선을 활성화하는 컬럼 선택선 활성화 신호가 활성화되면, 상기 전원 회로를 상기 제2 상태로 이행시키지 않고 상기 제1 상태로 유지하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제어 회로는, 상기 DRAM 메모리 코어 회로의 컬럼 선택선을 활성화하는 컬럼 선택선 활성화 신호에 응답하여 상기 전원 회로를 상기 제2 상태로부터 상기 제1 상태로 되돌리는 것을 특징으로 하는 반도체 기억 장치.
KR1020070048041A 2006-05-18 2007-05-17 반도체 기억 장치 KR100899517B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006139055A JP5261888B2 (ja) 2006-05-18 2006-05-18 半導体記憶装置
JPJP-P-2006-00139055 2006-05-18

Publications (2)

Publication Number Publication Date
KR20070112018A KR20070112018A (ko) 2007-11-22
KR100899517B1 true KR100899517B1 (ko) 2009-05-27

Family

ID=38330164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070048041A KR100899517B1 (ko) 2006-05-18 2007-05-17 반도체 기억 장치

Country Status (6)

Country Link
US (1) US7633825B2 (ko)
EP (1) EP1858026A1 (ko)
JP (1) JP5261888B2 (ko)
KR (1) KR100899517B1 (ko)
CN (1) CN101075479B (ko)
TW (1) TWI348703B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352649B2 (en) * 2005-07-21 2008-04-01 Micron Technology, Inc. High speed array pipeline architecture
JP5261888B2 (ja) 2006-05-18 2013-08-14 富士通セミコンダクター株式会社 半導体記憶装置
JP5116787B2 (ja) * 2009-03-05 2013-01-09 住友重機械工業株式会社 ハイブリッド型作業機械
CN103971729B (zh) * 2013-01-30 2016-12-28 旺宏电子股份有限公司 偏压提供电路、存储区段控制器与存储器电路
KR20160002106A (ko) * 2014-06-30 2016-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
CN105810233B (zh) * 2014-12-31 2018-05-15 北京兆易创新科技股份有限公司 一种低功耗存储器的装置和方法
US10199090B2 (en) * 2016-09-21 2019-02-05 Apple Inc. Low active power write driver with reduced-power boost circuit
CN107195322A (zh) * 2017-07-11 2017-09-22 高科创芯(北京)科技有限公司 一种基于忆阻器的动态电源管理系统
CN110905309B (zh) * 2019-11-18 2021-09-17 北京新能源汽车股份有限公司 电子锁的控制系统、方法和车辆
CN115603713B (zh) * 2022-12-01 2023-04-04 深圳市恒运昌真空技术有限公司 一种脉冲信号处理方法、装置及匹配电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008547A1 (en) * 2000-07-21 2002-01-24 Hiroki Shimano Semiconductor integrated circuit
US20040232451A1 (en) * 2001-06-05 2004-11-25 Hiroyuki Takahashi Semiconductor storage device
KR20070000959A (ko) * 2005-06-27 2007-01-03 후지쯔 가부시끼가이샤 전압 공급 회로 및 반도체 메모리

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63106993A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 半導体記憶装置
JPH03125394A (ja) * 1989-10-09 1991-05-28 Hitachi Micro Comput Eng Ltd 半導体記憶装置
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
JPH04129089A (ja) * 1990-09-19 1992-04-30 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JPH05159572A (ja) * 1991-12-04 1993-06-25 Hitachi Ltd 半導体装置
JPH07105682A (ja) 1993-10-06 1995-04-21 Nec Corp ダイナミックメモリ装置
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
JP2001067867A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
JP4271812B2 (ja) * 2000-01-31 2009-06-03 富士通マイクロエレクトロニクス株式会社 半導体装置の内部電源電圧生成回路の制御方法、半導体記憶装置の内部電源電圧生成回路の制御方法及び半導体記憶装置の内部電源電圧生成回路
US6381182B1 (en) * 2000-09-13 2002-04-30 Infineon Technologies Ag Combined tracking of WLL and VPP low threshold voltage in DRAM array
US6518834B2 (en) * 2001-05-14 2003-02-11 Semiconductor Components Industries Llc Circuit and method for reducing leakage current within an electronic system
US6515929B1 (en) * 2001-10-29 2003-02-04 Etron Technology, Inc. Partial refresh feature in pseudo SRAM
JP2003178584A (ja) * 2001-12-07 2003-06-27 Toshiba Corp 電圧発生回路
JP4249412B2 (ja) * 2001-12-27 2009-04-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP3959341B2 (ja) * 2002-02-18 2007-08-15 株式会社東芝 半導体集積回路装置
KR100691485B1 (ko) * 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
KR100534216B1 (ko) * 2004-06-18 2005-12-08 삼성전자주식회사 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법
JP4330516B2 (ja) * 2004-08-04 2009-09-16 パナソニック株式会社 半導体記憶装置
JP5261888B2 (ja) 2006-05-18 2013-08-14 富士通セミコンダクター株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020008547A1 (en) * 2000-07-21 2002-01-24 Hiroki Shimano Semiconductor integrated circuit
US20040232451A1 (en) * 2001-06-05 2004-11-25 Hiroyuki Takahashi Semiconductor storage device
KR20070000959A (ko) * 2005-06-27 2007-01-03 후지쯔 가부시끼가이샤 전압 공급 회로 및 반도체 메모리
US7251169B2 (en) 2005-06-27 2007-07-31 Fujitsu Limited Voltage supply circuit and semiconductor memory

Also Published As

Publication number Publication date
JP2007310963A (ja) 2007-11-29
US20070268769A1 (en) 2007-11-22
JP5261888B2 (ja) 2013-08-14
CN101075479A (zh) 2007-11-21
TW200744101A (en) 2007-12-01
EP1858026A1 (en) 2007-11-21
TWI348703B (en) 2011-09-11
US7633825B2 (en) 2009-12-15
KR20070112018A (ko) 2007-11-22
CN101075479B (zh) 2012-05-16

Similar Documents

Publication Publication Date Title
KR100899517B1 (ko) 반도체 기억 장치
JP4908560B2 (ja) 強誘電体メモリ及びメモリシステム
CN100590730C (zh) 用于动态随机存取存储器的低功耗自动刷新电路和方法
US5894446A (en) Semiconductor memory device operable with reduced current consumption immediately after power-on
JP2004134026A (ja) 半導体記憶装置及びその制御方法
KR100655288B1 (ko) 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
US6442095B1 (en) Semiconductor memory device with normal mode and power down mode
JP4962206B2 (ja) 半導体記憶装置及びワードデコーダ制御方法
WO2003056563A1 (fr) Dispositif de stockage a semi-conducteur et son procede de commande de regeneration
US20060285405A1 (en) Semiconductor memory and operation method for same
JPH11176156A (ja) 半導体集積回路装置
US6392958B1 (en) Asynchronous SRAM compatible memory device using DRAM cell and method for driving the same
KR20140002896A (ko) 메모리
JP2006294216A (ja) 半導体記憶装置
WO2002049037A1 (fr) Dispositif memoire a semi-conducteurs et circuit de commande de rafraichissement
JPWO2002082454A1 (ja) 半導体記憶装置
US20120127817A1 (en) Semiconductor device having reset function
JP2005158224A (ja) オートリフレッシュ動作時に安定した高電圧を提供する半導体メモリ素子及びその方法
JP4837357B2 (ja) 半導体記憶装置
JP2005302196A (ja) 半導体記憶装置及び半導体記憶システム
TWI582580B (zh) 記憶體儲存裝置及其操作方法
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
CN107799137A (zh) 存储器存储装置及其操作方法
JP2000222878A (ja) ダイナミックアクセスメモリ
KR100642395B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070517

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080526

Patent event code: PE09021S01D

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20080926

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20081209

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20080526

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20090309

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20081209

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20090429

Appeal identifier: 2009101002099

Request date: 20090309

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20090408

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20090309

Patent event code: PB09011R01I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20090429

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20090417

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20090519

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20090519

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20120423

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20130502

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20140418

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20150416

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20160419

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20170420

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20180417

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20190508

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20190508

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20210227