[go: up one dir, main page]

KR100896159B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100896159B1
KR100896159B1 KR1020077018145A KR20077018145A KR100896159B1 KR 100896159 B1 KR100896159 B1 KR 100896159B1 KR 1020077018145 A KR1020077018145 A KR 1020077018145A KR 20077018145 A KR20077018145 A KR 20077018145A KR 100896159 B1 KR100896159 B1 KR 100896159B1
Authority
KR
South Korea
Prior art keywords
layer
copper
copper seed
small
sputtering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020077018145A
Other languages
English (en)
Other versions
KR20070108869A (ko
Inventor
다카오 기노시타
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20070108869A publication Critical patent/KR20070108869A/ko
Application granted granted Critical
Publication of KR100896159B1 publication Critical patent/KR100896159B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

일렉트로마이그레이션 내성이 높은 구리 배선을 갖는 반도체 장치를 제공하는 것이다. 본 발명의 반도체 장치는 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
배경기술
실리콘 기판 상에 전계 효과 트랜지스터 등의 소자를 집적시킨 LSI 는 미세화에 의해 고속화 또는 저소비 전력화가 진행되고 있다. LSI 의 미세화는 스케일링 법칙을 기본으로 하면서 진행되어, 배선도 고밀도화, 다층화, 박층화되고 있다. 이 때문에, 배선에 가해지는 응력이나 배선을 흐르는 전류 밀도는 증가해, 일렉트로마이그레이션에 의한 배선의 파단이 문제가 되고 있다.
종래, LSI의 배선 재료로서 알루미늄 (Al) 이 이용되고, 그 일렉트로마이그레이션 내성 (耐性) 을 향상시키기 위해, Al에 구리, 규소 등의 불순물 첨가나 Al 배선층의 상하를 질화 티타늄 (TiN), 티타늄 (Ti) 등의 고융점 금속으로 개재한 적층화를 실시해 왔다.
그러나, Al의 저항률에 의존하는 신호 전파 지연이나 허용 전류 밀도의 문제로부터 대체 배선 재료로서, 구리를 도전 재료로서 채용한 배선이 형성되고 있다.
구리는 드라이 에칭에 의한 미세 가공이 곤란하기 때문에, Al 배선 형성에 이용되어 온 가공 방법을 적용할 수 없다. 그 때문에, 층간 절연막에 배선용 홈이나 배선간 접속 구멍을 형성하고, 이 홈이나 접속 구멍에 구리를 충전하고 CMP 법으로 불필요한 구리를 제거함으로써 매립 배선을 형성하는 다마신법이 채용되고 있다 (예를 들어, 특허 문헌 1 을 참조).
구리를 배선 재료로서 사용했을 경우, Al과 비교해 융점이 높고 자기 확산 에너지도 크기 때문에, 상하를 고융점 금속으로 개재한 적층 구조를 채용했을 경우, 일렉트로마이그레이션 내성이 우수한 것으로 예상된다. 그러나, 매립 배선 구조에서는 배리어층과 구리층의 계면 확산에 지배되기 때문에, 신뢰성의 향상을 얻는 것이 곤란해지고 있다.
또, 구리 다마신 배선 형성을 실시하는 경우에는, 높은 애스펙트비의 비아홀 이나 홈 내를 재현성 좋게 충전하는 것이 필요하고, 배리어층과 구리층을 적층 박막 형성한 후, 전해 도금법에 의해 구리막 형성을 실시하는 방법이 주로 이용되고 있는데, 전해 도금법에 의해 형성되는 구리막은 상온 하에서 보관했을 경우에 결정 사이즈나 불순물 농도가 변화하는 셀프 어닐링 현상을 수반하기 때문에, CMP 공정에서의 연마 속도 변화를 일으킨다. 그 때문에 열처리에 의한 막 개질이 필요하게 되지만, 이 열처리시에 구리의 결정 구조가 변화하여, 배리어층과 구리층의 밀착성이 나빠지는 경우가 있다. 이들의 층의 밀착성이 나빠지면 배리어층과 구리층의 계면 부근에서 구리 원자가 이동하기 쉬워져, 일렉트로마이그레이션 내성이 저하하는 경우가 있었다.
특허 문헌 1 : 일본 공개특허공보 평 11-297696 호
발명의 개시
발명이 해결하고자 하는 과제
본 발명은 이러한 사정을 감안하여 이루어진 것이며, 일렉트로마이그레이션 내성이 높은 구리 배선층을 갖는 반도체 장치를 제공하는 것이다.
과제를 해결하기 위한 수단 및 발명의 효과
본 발명의 반도체 장치는 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, 구리 시드층은 결정 입자 직경이 상이한 소립층 (小粒層) 과 대립층 (大粒層) 을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다.
본 발명은, 특히, 소립층이 배리어층에 접촉하고 있는 것을 특징으로 한다. 본 발명에 의해 일렉트로마이그레이션 내성이 높은 구리 배선층이 얻어지는 것은 다음의 작용에 의해서라고 생각된다.
소립층은 대립층보다도 입자 직경이 작고, 결정 입자 간의 간극이 작기 때문에, 소립층은 열처리 등을 할 때에 응집하기 어렵다. 따라서, 소립층은 열처리시에 체적 변화나 결정 구조의 변화를 일으키기 어렵다. 이 때문에, 배리어층과 소립층의 계면 상태는 열처리에 의해 영향을 받기 어려워, 양자의 밀착성이 높은 상태가 유지된다. 또, 다른 관점에서, 소립층은 입자 직경이 작기 때문에 배리어층과의 접촉 면적이 커져 양자의 밀착성이 높아진다.
이 때문에, 배리어층과 구리층의 계면 부근에서 구리 원자가 이동하기 어려 워 일렉트로마이그레이션 내성이 높은 구리 배선층을 얻을 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 2 는 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 3 은 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 4 는 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 5 는 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 6 은 본 발명의 실시예에 의한 배리어층 계면에서의 구리층의 단면을 나타내는 TEM 사진 (배율 100 만배) 이다.
도 7 은 본 발명의 실시예와 종래예에 의한 배선 신뢰성 실험의 결과를 나타내는 그래프이다.
부호의 설명
1 : 반도체 기판 3 : 소자 분리 영역 5 : 층간 절연막 7 : 하층 매립 배선 9,13 : SiN 막 11,15 : FSG 막 17 : SiON 막 21 : 접속 구멍 23 : 상층 배선 홈 25 : 배리어층 27 : 구리 시드층 27a : 제 1 구리층 27b : 제 2 구리층 29 : 구리 도금층
발명을 실시하기 위한 최선의 형태
1. 제 1 실시 형태
본 발명의 제 1 실시 형태의 반도체 장치는 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하며, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다.
1-1. 기판, 절연막
기판으로서는, 반도체 장치의 제조에 사용되는 여러 가지의 기판, 예를 들어, Si 또는 GaAs 기판 등을 이용할 수 있다.
기판 상의 절연막의 재료나 형성 방법은 특별히 한정되지 않는다. 절연막은, 예를 들어, 층간 절연막을 형성하기 위해서 일반적으로 사용되는 BPSG 또는 FSG 등으로 형성할 수 있다. 층간 절연막의 형성 방법은, 특별히 한정되지 않고 CVD 법이어도 도포법이어도 된다. 절연막의 홈 또는 구멍의 형성 방법은, 특별히 한정되지 않고, 예를 들어, 포토리소그래피 및 에칭 기술을 이용하여 형성할 수 있다. 홈 또는 구멍의 형상은 한정되지 않는다. 홈과 구멍의 어느 일방만을 형성해도 되고, 홈과 구멍의 양방을 형성해도 된다.
1-2. 배리어층
배리어층은 적어도 홈 또는 구멍 중의 절연막 상에 형성되고, 통상적으로는, 절연막이 형성된 기판 전체면에 형성된다. 배리어층은 구리 시드층 등을 구성하는 구리 원자가 기판 중에 확산하여 기판을 오염시키는 것을 방지하는 기능을 갖는다. 배리어층은, 이러한 기능이 실현 가능하다면, 그 재료나 형성 방법은 한정되지 않는다. 배리어층은, 예를 들어, 질화 탄탈 또는 탄탈 등의 고융점 금속으로 형성할 수 있다. 구체적으로, 예를 들어, 배리어층은, 예를 들어, 질화 탄탈 또는 탄탈의 단층, 또는 질화 탄탈과 탄탈의 적층 구조로 형성할 수 있다. 단층 또는 적층 구조의 배리어층의 각 층은, 예를 들어, 스퍼터링법에 의해 형성할 수 있다.
1-3. 구리 시드층
구리 시드층은, 통상적으로는, 다결정이며, 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어진다. 구리 시드층은 2 층일 수도 있고, 3 층 이상이어도 된다. 「소립층」이란 대립층보다 평균 입자 직경이 작은 층을 의미하고, 「대립층」이란 소립층보다 평균 입자 직경이 큰 층을 의미한다. 또한, 「입자 직경」이란 결정 입자의 외접원의 직경을 의미하고, 「평균의 결정 입자 직경」이란 소정 범위에 함유되는 결정 입자의 입자 직경의 평균을 의미한다. 「소립층」, 「대립층」에 함유되는 결정의 입자 직경은 특별히 한정되지 않지만, 예를 들어, 각각 0. 2 ∼ 1㎚ 정도, 0. 1 ∼ 10㎛ 정도이다. 또, 「복수층」이라는 용어에는 인접하는 2층간의 경계면이 명확한 경우뿐만 아니라, 서서히 결정 입자 직경이 변화하여 경계면이 명확하지 않은 경우도 포함된다. 따라서, 예를 들어, 구리 시드층의 하면 (배리어층에 가까운 쪽의 면) 근방에서의 결정 입자 직경이 매우 작고, 또한, 구리 시드층의 상면을 향해 결정 입자 직경이 서서히 커지는 경우도 본 발명의 범위에 포함된다. 소립층의 두께는 바람직하게는 0. 2 ∼ 1㎚ 이며, 더욱 바람직하게는 0. 2 ∼ 0. 6㎚ 이다. 이 범위의 경우, 소립층이 효과적으로 기능을 발휘하기 때문이다.
소립층 및 대립층은 화학 기상 성장법 (CVD 법) (예를 들어, 유기 금속 화학 기상 성장법 (MOCVD 법)) 또는 스퍼터링법 등으로 형성할 수 있다. 소립층 및 대립층은 서로 동일 또는 상이한 방법으로 형성할 수 있다. 상이한 방법으로 형성하는 경우의 예로서, 스퍼터링법으로 소립층을 형성하고, CVD 법으로 대립층을 형성하는 경우나 그 반대의 경우를 들 수 있다.
소립층 및 대립층의 양쪽 모두를 스퍼터링법으로 형성하는 경우, 예를 들어, 제 1 층 형성시에 가하는 에너지 (고주파 전력 등) 를 제 2 층 형성시에 가하는 에너지보다도 작게 했을 때에, 제 1 층이 소립층이 되고, 제 2 층이 대립층이 된다. 이 작용은, 작은 에너지로 스퍼터링을 실시했을 경우, 기판에 도달한 결정 입자가 갖는 에너지가 작아짐으로써 결정 입자의 응집이 일어나기 어려워지기 때문이라고 생각된다. 또, 다른 표현으로, 구리 시드층은 소 에너지 스퍼터링과 대 에너지 스퍼터링을 포함하는 복수의 스퍼터링으로 형성되어 스퍼터링의 개시 시에 소 에너지 스퍼터링을 실시한다. 「소 에너지 스퍼터링」이란 대 에너지 스퍼터링보다 스퍼터링시에 가하는 에너지가 작은 스퍼터링을 의미한다. 「대 에너지 스퍼터링」은 그 반대이다. 이 방법에 의하면, 배리어층에 접촉하여 소립층이 형성된다. 소 에너지 스퍼터링으로부터 대 에너지 스퍼터링으로의 변화는 가하는 에너지를 불연속적으로 변화시켜 행해도 되고, 가하는 에너지를 서서히 변화시켜 행해도 된다.
또한, 여기에서의 「구리」에는 순수한 구리에 부가적으로, 구리를 함유하는 합금도 포함된다.
1-4. 구리 도금층
구리 도금층은 상기 구리 시드층을 이용하여 공지된 전해 도금법에 의해 형성할 수 있다.
1-5. 표면의 구리 도금층 및 구리 시드층의 제거
구리 도금층 및 구리 시드층은, 통상적으로, 기판 전체면에 형성되므로, 홈 또는 구멍 이외의 부분 (표면의 구리 도금층 및 구리 시드층) 을 제거하여 배선층을 형성한다. 본 명세서에 있어서, 「배선층」이라는 용어는 배선과 접속 전극의 적어도 일방을 포함하는 층을 의미한다. 절연막에 홈을 형성한 경우, 배선층은 배선을 포함한다. 절연막에 구멍을 형성한 경우, 배선층은 접속 전극을 포함한다. 절연막에 홈 및 구멍을 형성한 경우, 배선층은 배선 및 접속 전극을 포함한다.
또, 이 공정으로, 바람직하게는 표면의 배리어층도 제거한다. 불필요한 구리층 및 표면의 배리어층의 제거는, 예를 들어, 화학 기계 연마법에 의해 행해진다.
2. 제 2 실시 형태
본 발명의 제 2 실시 형태의 반도체 장치는, 기판 상에 절연막, 배리어층, 구리 시드층, 구리 도금층을 이 순서대로 구비하고, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다.
제 1 실시 형태에 대한 설명은 그 취지에 반하지 않는 이상 제 2 실시 형태에 대해서도 적용된다. 이 실시 형태는 열처리시에 일렉트로마이그레이션이 일어나기 어려운 구리층을 갖는다. 본 발명은 본 실시 형태와 같이 배선층의 형성 이외에도 적용 가능하다.
실시예 1
이하, 도 1 ∼ 5 를 참조하여 본 발명의 실시예에 대해 설명한다. 도 1 ∼ 5 는 본 실시예의 반도체 장치의 제조 공정을 나타내는 단면도이다. 도면이나 이하의 기술 중에서 나타내는 형상, 막 두께, 온도, 재료 또는 방법 등은 예시이고, 본 발명의 범위는 도면이나 이하의 기술 중에서 나타내는 것으로 한정되지 않는다.
1. 절연막 형성 공정
도 1 에 나타내는 바와 같이, 소자 분리 영역 (3) 및 반도체 소자 (도시 생략) 가 형성된 실리콘 등의 반도체 기판 (1) 상에 형성된 층간 절연막 (5) 의 상층부의 일부에 하층 매립 배선 (7) 을 형성한다. 또한, 층간 절연막 (5) 상에 두께 50㎚의 SiN 막 (9) 을 CVD 법에 의해 퇴적시킨 후, 400㎚ 의 FSG 막 (11), 50㎚ 의 SiN 막 (13), 400㎚ 의 FSG 막 (15), 65㎚ 의 SiON 막 (17) 을 각각 CVD 법에 의해 순차 퇴적시킨다. SiN 막 (9) 은 하층 배선 (7) 을 구성하는 금속 원자가 FSG 막 (11) 으로 확산하는 것을 방지하고, SiN 막 (13) 은 다마신 홈 가공시의 드라이 에칭 스토퍼막으로서 기능한다.
2. 접속 구멍 및 배선 홈 형성 공정
다음으로, 도 2 에 나타나는 바와 같이, 적층된 FSG 막 (11), SiN 막 (13), FSG 막 (15), SiON 막 (17) 에 이미 알려진 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 배선간 접속 구멍 (21) 을 형성한다. 계속해서 접속 구멍 (21) 이 형성된 층간 절연 적층막에 대해서, 이미 알려진 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 상층 배선 홈 (23) 을 형성한 후, 이미 알려진 드라이 에칭 기술을 이용하여 접속 구멍 (21) 저부의 SiN 막 (9) 을 제거함으로써 상층 매립 배선용 홈 및 접속 구멍을 형성한다.
3. 배리어층 형성 공정
다음으로, 도 3 에 나타나는 바와 같이, 상층 배선 홈 (23) 및 구멍 (21) 내면을 포함하는 기판 표면에 TaN 으로 이루어지는 배리어층 (25) 을 퇴적시킨다. 배리어층 (25) 은, 예를 들어, Ta 타깃을 이용한 반응성 이온화 스퍼터링법에 의해, Ar 가스 유량 56sccm, N2 가스 유량 36sccm, 압력 4mTorr, 플라즈마 발생용의 고주파 전력 2500W, 기판 온도 100℃의 조건에서 25~35㎚의 막 두께로 형성한다.
4. 구리 시드층 형성 공정
다음으로, 도 4 에 나타나는 바와 같이, 배리어층 (25) 상에 구리 시드층 (27) 을 형성한다. 구리 시드층 (27) 은 2 단계의 공정으로 형성된다. 먼저, 구리 타깃을 이용한 셀프 이온화 스퍼터링법으로, Ar 가스 유량 48sccm, 압력 6mTorr, 플라즈마 발생용의 고주파 전력 1000W, 기판 온도 20℃ 에서 약 2 초간 구리층을 형성한다. 이로써, 제 1 구리층 (27a) 이 약 0.4㎚ 형성된다. 다음으로, 동일 진공 하에서 Ar가스 유량 48sccm, 압력 6mTorr, 플라즈마 발생용의 고주파 전력 2400W, AC Bias 50W 의 조건에서, 100 ∼ 150㎚ 의 막 두께로 제 2 구리층 (27b) 을 형성한다.
상기 조건에서 형성함으로써 얻어진 구리층의 TEM 사진 (배율 100 만배) 을 도 6 에 나타낸다. 도 6 을 보면, 제 2 구리층 (27b) 에서 입자계 (31) 가 관찰되고, 결정 입자의 입자 직경이 수 ㎛ 의 오더인 것을 알 수 있다. 한편, 제 1 구리층 (27a) 에서 입자계가 관찰되지 않는다. 제 1 구리층 (27a) 에서 입계가 관찰되지 않지만, 별도로 실시한 XRD 측정의 결과로부터 제 1 구리층 (27a) 은 결정 모양인 것이 확인되고 있다. 따라서, 제 1 구리층 (27a) 은 매우 입자 직경이 작은 결정 입자 (대체로 수 ㎚의 오더라고 생각되고 있다) 로 이루어진 것을 알 수 있다. 이와 같이, 제 1 구리층 (27a) 의 입자 직경이 제 2 구리층 (27b) 의 입자 직경 보다 작아진 것은 제 1 구리층 (27a) 형성시에 투입하는 고주파 전력이 작았기 때문에, 구리 원자의 응집이 진행되지 않아 결정이 그다지 성장하지 않았기 때문이라고 생각된다.
5. 구리 도금층 형성 공정
다음으로, 도 5 에 나타나는 바와 같이, 상기 공정으로 형성된 구리 시드층 (27) 을 전극으로서 이용하고, 전해 도금법에 의해 구멍 (21) 및 홈 (23) 에 구리를 충전함으로써 구리 도금층 (29) 을 형성한다. 그 후, 다음의 CMP 공정에서의 안정화를 목적으로 한 열처리를 압력 100Torr, H2 분위기에서 150℃ 에서 15 분의 조건에서 실시한다. 본 실시예에서는, 배리어층 (25) 상에 결정 입자 직경이 작은 제 1 구리층 (27a) 을 구비하고, 제 1 구리층 (27a) 은 열처리시에 응집하기 어렵기 때문에, 열처리 후에도 배리어층 (25) 과 제 1 구리층 (27a) 의 밀착성이 확보된다.
6. CMP 공정
그 후, CMP 법을 이용하여 표면의 구리 도금층 (29), 구리 시드층 (27), 및 배리어층 (25) 을 제거함으로써 구리 매립 배선 및 접속 전극을 포함하는 배선층의 형성을 완료한다.
또한, 이상의 공정을 필요 금속 배선층수 반복함으로써, 접속 전극으로 전기적으로 접속된 구리 매립 적층 배선을 형성할 수 있다.
상기 실시예에서는, 배리어층으로서 TaN 을 사용했을 경우를 설명했는데, 다른 고융점 금속 (예를 들어, Ta, TaSiN, Ti, TiN, TiSiN, W, WN, WSiN, Ru, RuO 등) 을 사용해도 된다. 또, 상기 실시예에서는 스퍼터링법에 의해 제 1 구리층 (27a) 을 형성하는 경우를 예를 들어 설명했는데, 유기 금속 화학 기상 성장법 (MOCVD) 등의 CVD 법에 의해, 배리어층과의 계면에 입자 직경이 작은 제 1 구리층 (27a) 을 형성하는 경우도 마찬가지로, 일렉트로마이그레이션 내성이 향상한다고 생각된다.
다음으로, 상기 실시예에서 나타나는 조건에서 제조한 반도체 장치와 종래 기술에 의해 제조한 반도체 장치를 이용하여, 온도 약 230℃ 및 전류 밀도 0.81㎃에서 약 1 MA/㎠의 전류 밀도를 발생시킨 조건에서 일렉트로마이그레이션 내성 실험을 실시했다. 그 결과를 도 7 에 나타낸다.
각각의 시료로부터 모아진 데이터를 사용하여, Log-Log 스케일로 곡선을 플롯했다. X 축은 고장나기까지 스트레스를 준 시간을 나타내고, Y 축은 누적 고장 비율을 나타내고 있다. X 축 상에서의 오른쪽으로의 이동은 일렉트로마이그레이션 내성이 높아지는 것을 의미한다. 종래 조건에서의 데이터는 동그라미로 플롯하여 곡선 (A) 을 따르고 있다. 본 발명에 의한 결과는 삼각형으로 플롯하여 곡선 (B) 을 따르고 있다.
도 7 을 보면, 곡선 (B) 은 곡선 (A) 의 우측으로 이동하고 있어, 고장까지의 시간이 연장되고 있는 것을 나타내고 있다. 이 증가는 누적 고장 비율의 전체 범위에 걸쳐 관찰된다. 이것은, 본 실시예의 프로세스의 결과로서, 일렉트로마이그레이션 내성이 높아진 것을 나타내고 있다.
또한, 이 출원은, 일본 출원 제 2005-58007 호 (출원일 : 2005년 3월 2일) 에 대한 우선권을 주장하고, 이 일본 출원의 내용은 본 명세서에 참조 문헌으로 인용된다.

Claims (15)

  1. 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서,
    구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있는, 반도체 장치.
  2. 기판 상에 절연막, 배리어층, 구리 시드층, 구리 도금층을 이 순서대로 구비하고, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    소립층은 그 두께가 0. 2 ∼ 1㎚ 인, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    소립층 및 대립층은 화학 기상 성장법 또는 스퍼터링법에 의해 형성되는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    소립층 및 대립층은 스퍼터링법에 의해 형성되고, 소립층 형성시에 가해지는 에너지는 대립층 형성시에 가해지는 에너지보다 작은, 반도체 장치.
  6. 제 1 항에 있어서,
    표면의 구리 도금층 및 구리 시드층의 제거는 화학 기계 연마법에 의해 실시되는, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    배리어층은 고융점 금속으로 이루어지는, 반도체 장치.
  8. 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 배선층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법으로서,
    구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있는, 반도체 장치의 제조 방법.
  9. 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 배선층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법으로서,
    구리 시드층은 소 에너지 스퍼터링과 이보다 가하는 에너지가 큰 대 에너지 스퍼터링을 포함하는 복수의 스퍼터링으로 형성되고, 스퍼터링의 개시 시에 소 에너지 스퍼터링을 실시하는, 반도체 장치의 제조 방법.
  10. 기판 상에 절연막, 배리어층, 구리 시드층, 구리 도금층을 이 순서대로 형성하고, 구리 시드층은 소 에너지 스퍼터링과 이보다 가하는 에너지가 큰 대 에너지 스퍼터링을 포함하는 복수의 스퍼터링으로 형성되고, 스퍼터링의 개시 시에 소 에너지 스퍼터링을 실시하는, 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    소립층은 그 두께가 0. 2 ∼ 1㎚ 인, 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    구리 시드층은 화학 기상 성장법 또는 스퍼터링법에 의해 형성되는, 반도체 장치의 제조 방법.
  13. 제 8 항에 있어서,
    소립층 및 대립층은 스퍼터링법에 의해 형성되고, 소립층 형성시에 가해지는 에너지는 대립층 형성시에 가해지는 에너지보다 작은, 반도체 장치의 제조 방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    표면의 구리 도금층 및 구리 시드층의 제거는 화학 기계 연마법에 의해 실시되는, 반도체 장치의 제조 방법.
  15. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    배리어층은 고융점 금속으로 이루어지는, 반도체 장치의 제조 방법.
KR1020077018145A 2005-03-02 2006-02-23 반도체 장치 및 그 제조 방법 Expired - Fee Related KR100896159B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00058007 2005-03-02
JP2005058007A JP3816091B1 (ja) 2005-03-02 2005-03-02 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20070108869A KR20070108869A (ko) 2007-11-13
KR100896159B1 true KR100896159B1 (ko) 2009-05-11

Family

ID=36941057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077018145A Expired - Fee Related KR100896159B1 (ko) 2005-03-02 2006-02-23 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
JP (1) JP3816091B1 (ko)
KR (1) KR100896159B1 (ko)
CN (1) CN100530565C (ko)
TW (1) TW200636916A (ko)
WO (1) WO2006093023A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815950B1 (ko) 2006-12-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN102054756A (zh) * 2009-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
ES2705199T3 (es) * 2013-01-17 2019-03-22 Atotech Deutschland Gmbh Contactos eléctricos galvanizados para módulos solares
KR102130673B1 (ko) * 2015-11-09 2020-07-06 삼성전기주식회사 코일 부품 및 그 제조 방법
JP7385469B2 (ja) * 2019-12-27 2023-11-22 太陽誘電株式会社 電子部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257979A (ja) 2001-12-25 2003-09-12 Nec Electronics Corp 銅配線構造およびその製造方法
JP2004056096A (ja) 2002-05-31 2004-02-19 Matsushita Electric Ind Co Ltd 配線構造の形成方法
JP2004169136A (ja) 2002-11-21 2004-06-17 Nikko Materials Co Ltd 銅合金スパッタリングターゲット及び半導体素子配線

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257979A (ja) 2001-12-25 2003-09-12 Nec Electronics Corp 銅配線構造およびその製造方法
JP2004056096A (ja) 2002-05-31 2004-02-19 Matsushita Electric Ind Co Ltd 配線構造の形成方法
JP2004169136A (ja) 2002-11-21 2004-06-17 Nikko Materials Co Ltd 銅合金スパッタリングターゲット及び半導体素子配線

Also Published As

Publication number Publication date
WO2006093023A1 (ja) 2006-09-08
TW200636916A (en) 2006-10-16
CN100530565C (zh) 2009-08-19
JP3816091B1 (ja) 2006-08-30
CN101133480A (zh) 2008-02-27
KR20070108869A (ko) 2007-11-13
JP2006245240A (ja) 2006-09-14
TWI295084B (ko) 2008-03-21

Similar Documents

Publication Publication Date Title
JP5444471B2 (ja) 相互接続構造およびこれを形成する方法（細い相互接続開口のための導電性構造）
US6242349B1 (en) Method of forming copper/copper alloy interconnection with reduced electromigration
US8508018B2 (en) Barrier layers
US7417321B2 (en) Via structure and process for forming the same
US20120161320A1 (en) Cobalt metal barrier layers
US20020024142A1 (en) Semiconductor device and manufacturing method of the same
US20060202345A1 (en) Barrier layers for conductive features
US7564133B2 (en) Semiconductor device and method for fabricating the same
KR100426904B1 (ko) 전극간의 접속 구조 및 그 제조 방법
US6998342B2 (en) Electronic device manufacturing method
CN1516276A (zh) 具有双覆盖层的半导体器件的互连及其制造方法
US20070111522A1 (en) Formation of metal silicide layer over copper interconnect for reliability enhancement
KR20100130551A (ko) 무정형 탄탈륨 이리듐 확산 장벽을 갖는 구리 인터커넥트 구조
KR100896159B1 (ko) 반도체 장치 및 그 제조 방법
KR100331906B1 (ko) 반도체 장치의 제조 방법
US8779589B2 (en) Liner layers for metal interconnects
KR20020094909A (ko) 반도체장치 및 그 제조방법
US20090236744A1 (en) Semiconductor device and method of producing the same
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US6724087B1 (en) Laminated conductive lines and methods of forming the same
KR101132700B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20100036008A (ko) 반도체 소자의 금속배선 형성방법
KR101029107B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20090126884A (ko) 반도체 소자의 금속배선 및 그 제조방법
JP2002141303A (ja) 向上した濡れ性、障壁効率、デバイス信頼性を有する拡散障壁材料におけるＳｉの現場同時堆積

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20070807

Patent event code: PA01051R01D

Comment text: International Patent Application

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20071015

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20081027

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20090220

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20090428

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20090428

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20120418

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20130404

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20140401

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20150422

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20150422

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170309