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KR100894784B1 - 플래시 메모리 소자의 프로그램 방법 - Google Patents

플래시 메모리 소자의 프로그램 방법 Download PDF

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KR100894784B1
KR100894784B1 KR1020070091541A KR20070091541A KR100894784B1 KR 100894784 B1 KR100894784 B1 KR 100894784B1 KR 1020070091541 A KR1020070091541 A KR 1020070091541A KR 20070091541 A KR20070091541 A KR 20070091541A KR 100894784 B1 KR100894784 B1 KR 100894784B1
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line
voltage
word line
program
memory cell
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전유남
심근수
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 프로그램 전압을 인가하기 전에 선택된 워드라인에 연결된 제1 메모리 셀을 기준으로 드레인 셀렉트 트랜지스터 쪽에 위치하는 프로그램된 제2 메모리 셀의 워드라인에 제2 메모리 셀을 턴온시키기 위한 턴온 전압을 인가함으로써, 스트링 내에서 모든 채널 영역이 동일한 레벨로 프리차지된 상태에서 프로그램 동작을 실시할 수 있다.
플래시, 프로그램, 채널 부스팅, 프리차지

Description

플래시 메모리 소자의 프로그램 방법{Programming method of flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 특히 하나의 메모리 셀에 2비트 이상의 데이터를 저장하기 위한 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
플래시 메모리 소자는 노아 타입과 난드 타입으로 나누어진다. 이 중에서 난드 플래시 메모리 소자는 노아 플래시 메모리 소자에 비해 집적도가 높은 장점이 있다. 이러한 난드 플래시 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하며 보다 구체적으로 설명하면 다음과 같다.
도 1은 난드 플래시 메모리 소자의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 메모리 셀 블록은 다수의 셀 스트링(ST)을 포함한다. 셀 스트링들은 비트라인(BL1 내지 BL3; 편의상 3개만 도시됨)들과 각각 연결된다.
각각의 셀 스트링은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(C0-1 내지 Cn) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인은 해당 비트라인과 연결되며, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 한편, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들의 게이트가 서로 연결되어 각각의 워드라인(WL0 내지 WLn)들이 된다.
상기의 구조로 이루어진 플래시 메모리 셀에 데이터를 저장하기 위해서 프로그램 동작을 실시한다. 프로그램 동작 시 선택된 워드라인(예를 들어, WL0)에 15V 이상의 높은 프로그램 전압이 인가되고, 나머지 워드라인에는 소거 상태나 프로그램 상태에 상관없이 메모리 셀이 턴온되도록 패스 전압이 인가된다. 그리고, 비트라인에는 접지 전압(0V)이 인가된다.
프로그램 동작 시, 워드라인(WL0)을 공유하는 다수의 메모리 셀들(C0-1 내지 C0-3) 중에는 소거 상태를 유지해야 하는 메모리 셀(이하, '프로그램 금지 셀(program inhibited cell'이라 함)도 존재한다. 이렇게 소거 상태를 유지해야 하는 프로그램 금지 셀(예를 들어, C0-2)이 포함된 스트링(ST)과 연결되는 비트라인(BL2)에는 프로그램 금지 전압(예를 들어, Vcc)이 인가된다. 프로그램 금지 전압에 의해 프로그램 금지 셀(C0-2)의 채널 영역이 프리차지되고, 워드라인에 프로그 램 전압이 인가되면 채널 영역의 전압이 채널 부스팅에 의해 상승하여 프로그램 동작이 이루어지지 않는다.
한편, 최근 들어 하나의 메모리 셀에 2비트의 데이터를 저장하는 프로그램 방법이 적용되고 있다. 프로그램 동작을 실시하기 전에 메모리 셀 블록의 소거 동작이 실시되어 모든 메모리 셀이 소거 상태가 되며, 통상적으로 11 데이터가 저장된 상태가 된다. 2비트의 데이터를 저장하기 위한 프로그램 방법은 여러 번의 프로그램 동작으로 진행되는데, 11로 이루어진 2비트의 데이터 중 하위 비트를 0으로 바꾸는 LSB 프로그램 동작과 상위 비트를 0으로 바꾸는 MSB 프로그램 동작을 포함한다.
일반적으로, 선택된 워드라인에 대하여 LSB 프로그램 동작과 MSB 프로그램 동작을 순차적으로 실시한 후, 다음 워드라인에 대하여 LSB 프로그램 동작과 MSB 프로그램 동작을 실시한다. 하지만, 프로그램 동작 시 메모리 셀들 사이에 발생하는 간섭 현상에 의해, 선택된 워드라인과 인접한 워드라인에 연결된 메모리 셀의 문턱전압이 변경될 수 있다. 이를 최소화하기 위하여, LSB 프로그램 동작과 MSB 프로그램 동작의 순서와 프로그램되는 워드라인의 순서를 변경할 수 있다.
이렇게 순서를 변경하면 프로그램 동작 시 선택된 워드라인에 연결된 메모리 셀(예를 들어, C1-2)을 기준으로 드레인 셀렉트 트랜지스터(DST) 쪽에 위치하는 메모리 셀(C2-2)이 먼저 프로그램되어 있을 수 있다. 이 경우, 선택된 워드라인에 연결된 메모리 셀(C1-2)을 기준으로 소오스 셀렉트 트랜지스터(SST) 쪽에 위치하는 메모리 셀(C0-2)의 채널 영역이 낮은 레벨로 프리차지되어 목표 전압까지 채널 전 압이 상승하지 못하게 된다. 이로 인해, 메모리 셀(C0-2)의 워드라인(WL0)과 채널 영역 사이의 전압차가 낮아져서 메모리 셀(C0-2)의 프로그램 동작이 아님에도 불구하고 메모리 셀(C0-2)의 프로그램 동작이 이루어져 문턱전압이 상승할 수 있다.
본 발명이 제시하는 플래시 메모리 소자의 프로그램 방법은 프로그램 전압을 인가하기 전에 선택된 워드라인에 연결된 제1 메모리 셀을 기준으로 드레인 셀렉트 트랜지스터 쪽에 위치하는 프로그램된 제2 메모리 셀의 워드라인에 제2 메모리 셀을 턴온시키기 위한 턴온 전압을 인가함으로써, 스트링 내에서 모든 채널 영역이 동일한 레벨로 프리차지된 상태에서 프로그램 동작을 실시할 수 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 비트라인에 프로그램 금지 전압을 인가하고 드레인 셀렉트 라인에 양전위의 제1 전압을 인가하는 단계와, 워드라인들 중 프로그램된 메모리 셀이 연결된 워드라인에 프로그램된 메모리 셀을 턴온시키기 위한 제2 전압을 인가하는 단계, 및 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단 계와, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지 전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하고 드레인 셀렉트 라인에 양전위의 제1 전압을 인가하는 단계와, 워드라인들 중 프로그램된 메모리 셀이 연결된 워드라인에 프로그램된 메모리 셀을 턴온시키기 위한 제2 전압을 인가하는 단계와, 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 제1 전압의 레벨이 프로그램 금지 전압의 레벨과 동일한 것이 바람직하다.
프로그램된 메모리 셀이 연결된 워드라인이 선택된 워드라인과 드레인 셀렉트 라인 사이에 위치하며, 프로그램된 메모리 셀이 연결된 워드라인이 드레인 셀렉트 라인 쪽으로 선택된 워드라인과 인접할 수 있다.
또는, 선택된 워드라인과 드레인 셀렉트 라인 사이에 위치하는 워드라인을 공유하는 프로그램된 메모리 셀이 제2 전압에 의해 턴온되며, 드레인 셀렉트 라인 쪽으로 선택된 워드라인과 인접하는 워드라인을 공유하는 프로그램된 메모리 셀이 제2 전압에 의해 턴온될 수 있다.
프로그램 동작을 실시하기 전에 제2 전압의 공급이 중단될 수 있다.
본 발명의 제3 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 스트 링에 대응하는 채널 영역을 프리차지시키는 단계와, 워드라인들 중 선택된 워드라인 하부의 채널 영역까지 프리차지 시키기 위하여, 프로그램된 메모리 셀을 턴온시키는 단계, 및 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계와, 워드라인들에 각각 연결된 메모리 셀들 중 프로그램될 메모리 셀을 포함하는 제1 스트링에 대응하는 채널 영역에 접지 전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링에 대응하는 채널 영역은 프리차지시키는 단계와, 제2 스트링에서 워드라인들 중 선택된 워드라인 하부의 채널 영역까지 프리차지 시키기 위하여, 프로그램된 메모리 셀들을 턴온시키는 단계, 및 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 채널 영역은 비트라인을 통해 인가되는 프로그램 금지 전압에 의해 프리차지된다.
프로그램된 메모리 셀이 선택된 워드라인에 연결된 메모리 셀과 드레인 셀렉트 라인에 연결된 드레인 셀렉트 트랜지스터 사이에 위치하며, 프로그램된 메모리 셀이 선택된 워드라인에 연결된 메모리 셀과 드레인 셀렉트 라인 쪽으로 인접할 수 있다. 또는, 선택된 워드라인과 드레인 셀렉트 라인 사이에 위치하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온되며, 드레인 셀렉트 라인 쪽으로 선택된 워드라인과 인접하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온될 수 있다.
프로그램 동작을 실시하기 전까지 프로그램된 메모리 셀이 턴온될 수 있다.
본 발명의 제5 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인과 소오스 셀렉트 라인 사이에 다수의 워드라인들이 위치하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 워드라인들 중 선택된 워드라인을 기준으로 드레인 셀렉트 라인 쪽의 제1 채널 영역을 프리차지 시키는 단계와, 선택된 워드라인을 기준으로 소오스 셀렉트 라인 쪽의 제2 채널 영역을 제1 채널 영역과 전기적으로 연결시켜 제2 채널 영역을 프리차지 시키는 단계, 및 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제6 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인과 소오스 셀렉트 라인 사이에 다수의 워드라인들이 위치하고 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계와, 워드라인들에 각각 연결된 메모리 셀들 중 프로그램될 메모리 셀을 포함하는 제1 스트링에 대응하는 채널 영역에 접지 전압을 인가하고, 제2 스트링에서 워드라인들 중 선택된 워드라인을 기준으로 드레인 셀렉트 라인 쪽의 제1 채널 영역을 프리차지 시키는 단계와, 제2 스트링에서 선택된 워드라인을 기준으로 소오스 셀렉트 라인 쪽의 제2 채널 영역을 제1 채널 영역과 전기적으로 연결시켜 제2 채널 영역을 프리차지 시키는 단계, 및 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 제1 및 제2 채널 영역은 비트라인을 통해 인가되는 프로그램 금지 전압에 의해 프리차지 된다.
메모리 셀들 중 프로그램된 메모리 셀들을 턴온시켜 제2 채널 영역을 제1 채널 영역과 전기적으로 연결시킬 수 있다. 프로그램된 메모리 셀이 선택된 워드라인과 드레인 셀렉트 라인 사이에 위치하며, 프로그램된 메모리 셀이 선택된 워드라인과 드레인 셀렉트 라인 쪽으로 인접하는 워드라인에 연결될 수 있다. 또는, 선택된 워드라인과 드레인 셀렉트 라인 사이에 위치하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온되며, 드레인 셀렉트 라인 쪽으로 선택된 워드라인과 인접하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온될 수 있다.
제1 및 제2 채널 영역은 프로그램 동작을 실시하기 전까지 전기적으로 연결될 수 있다.
프로그램 동작을 실시하는 단계에서 나머지 워드라인에 패스 전압을 먼저 인가한 후, 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 것이 바람직하다
본 발명은 LSB 프로그램 동작과 MSB 프로그램 동작의 순서와 프로그램되는 워드라인의 순서가 바뀌어도 스트링 내에서 모든 채널 영역이 동일한 레벨로 프리차지된 상태에서 프로그램 동작(특히, MSB 프로그램 동작)을 실시할 수 있다. 이에 따라, 동일한 스트링 내에서 프로그램 동작이 실시되는 제1 메모리 셀을 기준으로 소오스 셀렉트 트랜지스터 쪽에 위치하는 제3 메모리 셀들의 채널 영역이 낮게 프리챠지되는 현상을 방지할 수 있다. 그 결과, 제3 메모리 셀들의 워드라인과 채널 영역 사이의 전압차를 낮게 유지하여, 제3 메모리 셀들의 프로그램 동작이 아님에도 불구하고 제3 메모리 셀들이 프로그램되는 현상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 계략도이다. 사각형 안에 표시된 숫자는 LSB 프로그램 동작과 MSB 프로그램 동작 순서를 나타낸다.
도 2를 참조하면, 본 발명의 실시예에 따른 프로그램 방법은 하나의 메모리 셀에 2비트의 데이터를 저장하기 위하여 하나의 메모리 셀마다 LSB 프로그램 동작 과 MSB 프로그램 동작이 실시된다. 물론, 메모리 셀에 저장되는 데이터에 따라 LSB 프로그램 동작 및 MSB 프로그램 동작 중 하나의 동작만 실시될 수 있으며, 어떠한 프로그램 동작도 실시되지 않을 수 있다. 예를 들어, 메모리 셀에 11 데이터가 저장되는 경우(즉, 메모리 셀이 소거 상태를 유지해야 하는 경우)에는 어떠한 프로그램 동작도 실시되지 않는다. 반면, 메모리 셀에 10 데이터, 00 데이터 또는 01 데이터를 저장하기 위해서는 LSB 프로그램 동작 및 MSB 프로그램 동작 중 하나의 동작만 실시되거나 두 가지 프로그램 동작이 모두 실시될 수 있다. 이하, 설명의 편의상 LSB 프로그램 동작 및 MSB 프로그램 동작이 모두 실시되는 경우를 예로써 설명하기로 한다. 한편, 이하에서 설명되는 프로그램 동작은 메모리 셀이 프로그램될 때 간섭 현상에 의해 주변 메모리 셀의 문턱전압이 변하는 것을 최소화할 수 있는 프로그램 방법이다.
가장 먼저, 첫 번째 워드라인인 제1 워드라인(WL0)을 공유하면서 오드 비트라인(BLo)과 전기적으로 연결되는 메모리 셀들(C0o)의 LSB 프로그램 동작이 실시된다. 이어서, 제1 워드라인(WL0)을 공유하면서 이븐 비트라인(BLe)과 전기적으로 연결되는 메모리 셀들(C0e)의 LSB 프로그램 동작이 실시된다. 계속해서 제2 워드라인(WL1)을 공유하면서 오드 비트라인(BLo)과 전기적으로 연결되는 메모리 셀들(C1o)의 LSB 프로그램 동작이 실시된다. 이어서, 제2 워드라인(WL1)을 공유하면서 이븐 비트라인(BLe)과 전기적으로 연결되는 메모리 셀들(C1e)의 LSB 프로그램 동작이 실시된다.
이렇게 제1 및 제2 워드라인(WL0 및 WL1)을 공유하는 메모리 셀들의 LSB 프 로그램 동작이 실시된 후에는, 이하에서 설명하는 규칙에 따라 LSB 프로그램 동작과 MSB 프로그램 동작이 실시된다. 워드라인(WLk; k는 정수)을 공유하는 메모리 셀들의 LSB 프로그램 동작을 실시한 후 워드라인(WLk-1)을 공유하는 메모리 셀들의 MSB 프로그램 동작을 실시한다. 이어서, 워드라인(WLk+1)을 공유하는 메모리 셀들의 LSB 프로그램 동작을 실시한 후, 워드라인(WLk)을 공유하는 메모리 셀들의 MSB 프로그램 동작을 실시한다. 이로써, 워드라인(WLk)을 공유하는 메모리 셀들의 LSB 프로그램 동작 및 MSB 프로그램 동작이 완료된다. 상기의 방법으로 마지막 워드라인(WLn)까지 LSB 프로그램 동작 및 MSB 프로그램 동작을 완료한다.
상기의 방법으로 프로그램 동작을 실시하면, 프로그램 금지 셀을 포함하는 스트링에서 다음과 같은 현상이 발생될 수 있다.
도 3은 프로그램 동작 시 채널 부스팅 현상을 설명하기 위한 스트링 구조의 단면도이다. 도 4는 프로그램 동작 시 인가되는 동작 전압들을 설명하기 위한 그래프이다.
도 3을 참조하면, 반도체 기판(300)의 셀 영역에는 N웰(302)이 형성되고, N웰(302) 내에는 P웰(304)이 형성된다. P웰(304) 상에는 다수의 워드라인(WLk-1 내지 WLk+2; k는 정수)(편의상 4개만 도시됨)과 셀렉트 라인(DSL 및 SSL)이 소자 분리막(미도시)과 교차하는 방향으로 형성된다.
선택된 워드라인(예를 들어, WLk)을 공유하는 메모리 셀들을 프로그램 하는 경우 선택된 워드라인(WLk)에는 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인들(WLk-1, WLk+1 및 WLk+2; 편의상 3개만 도시됨)에는 패스 전압(Vpass)이 인가된 다. 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터를 턴온시키기 위한 전압(예를 들어, 3V)이 인가되고, 소오스 셀렉트 라인(SSL)에는 접지 전압(예를 들어, 0V)이 인가된다. 스트링의 소오스(306s)와 연결되는 공통 소오스 라인(CSL)에는 접지 전압 또는 양전압(예를 들어, 3V)이 인가된다. 한편, 스트링 내에서 선택된 워드라인(WLk)을 공유하는 메모리 셀이 프로그램되지 말아야 하는 프로그램 금지 셀(program inhibited cell)인 경우, 비트라인(BL)에는 프로그램 금지 전압(예를 들어, 3V)이 인가된다. 프로그램 금지 전압은 드레인(306d)을 통해 채널 영역(306d)으로 전달되어 스트링 내의 채널 영역(308b)이 프리차지된다. 채널 영역(308b)이 프리차지 되면서 드레인 셀렉트 트랜지스터의 게이트와 소오스 사이의 전압차에 의해 드레인 셀렉트 트랜지스터는 턴오프된다.
한편, 하나의 메모리 셀에 2비트의 데이터를 저장하기 위하여 LSB 프로그램 동작과 MSB 프로그램 동작을 실시하는 과정에서, 간섭 현상에 의해 인접한 메모리 셀의 문턱전압이 변하는 것을 최소화하기 위하여 LSB 프로그램 동작과 MSB 프로그램 동작의 순서와 프로그램되는 워드라인의 순서를 변경하게 된다(도 2 참조). 이로 인해, 선택된 워드라인(WLk)의 프로그램 동작이 실시되기 전에 드레인 셀렉트 라인(DSL) 쪽에 위치한 워드라인(예를 들어, WLk+1)을 공유하는 메모리 셀의 프로그램 동작이 먼저 실시될 수 있다. 이 경우, 프리차지 동작 시 인접한 워드라인(WLk+1)을 공유하는 메모리 셀이 턴오프되어 워드라인(WLk+1) 하부의 채널 영역(308c)에 채널이 형성되지 않기 때문에, 워드라인(WLk+1)을 기준으로 소오스 셀렉트 라인(SSL) 쪽의 제1 채널 영역(308a)과 드레인 셀렉트 라인(DSL) 쪽의 제2 채 널 영역(308b)이 격리된다. 즉, 선택된 워드라인(WLk)과 소오스 셀렉트 라인(SSL) 쪽에 위치한 워드라인들(WLk-1)을 공유하는 메모리 셀들의 제1 채널 영역(308a)까지 프리차지 전압이 전달되지 못한다.
선택된 워드라인(WLk)을 공유하는 프로그램 금지 셀이 프로그램되지 않도록 하기 위해서는 제1 채널 영역(308a)이 프리차지되고, 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)에 의해 제1 채널 영역(308a)의 전압이 부스팅 현상에 의해 높아져야 한다. 하지만, 프리차지 동작 시 제1 채널 영역(308a) 및 제2 채널 영역(308b)이 격리되어 있기 때문에, 제2 채널 영역(308b)만 프리차지되어 제1 및 제2 채널 영역(308a 및 308b)의 프리차지 레벨이 달라진다. 이로 인해, 제1 채널 영역(308a)에서 채널 부스팅이 낮게 발생하여 워드라인(WLk)과 채널 영역(308a) 사이의 전압차가 증가하고, 선택된 워드라인(WLk)을 공유하는 프로그램 금지 셀이 약하게 프로그램되어 문턱전압이 변하게 된다.
이를 방지하기 위한 방법을 설명하면 다음과 같다.
도 3 및 도 4를 참조하면, 프로그램 동작을 위해 비트라인(BL)에는 접지 전압이나 프리차지 전압(프로그램 금지 전압; Vbl)이 인가된다. 예를 들어, 어드레스 신호에 따라 하나의 워드라인(WLk)이 선택된다. 선택된 워드라인(WLk)에는 다수의 메모리 셀들이 연결되어 있으며, 메모리 셀들은 각각 서로 다른 스트링에 포함된다. 선택된 워드라인(WLk)을 공유하는 메모리 셀들은 저장될 데이터에 따라 프로그램 될 메모리 셀과 프로그램되지 말아야 할 메모리 셀(프로그램 금지 셀)로 구분할 수 있다. 프로그램될 메모리 셀을 포함하는 스트링과 연결되는 비트라인에는 접지 전압이 인가되고, 프로그램 금지 셀을 포함하는 스트링과 연결되는 비트라인에는 프리차지 전압(Vbl)이 인가된다. 이하, 프리차지 전압(Vbl)이 인가되는 스트링 구조 내에서의 프로그램 동작을 설명하기로 한다.
프리차지 구간(T1)에서 비트라인(BL)에 접지 전압이나 프리차지 전압(Vbl)이 인가된다. 비트라인(BL)에 양전위(예를 들어, 3V)의 프리차지 전압(Vbl)이 인가되고, 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터를 턴온시키기 위한 양전압(예를 들어, 3V; Vdsl)이 인가된다. 소오스 셀렉트 라인(SSL)과 모든 워드라인에는 접지 전압이 인가된다. 프로그램 동작 시 프로그램 전압(Vpgm)이 인가될 워드라인(WLk)과 드레인 셀렉트 라인(DSL) 쪽으로 인접한 워드라인(WLk+1)을 공유하는 메모리 셀이 프로그램된 상태이다. 따라서, 워드라인(WLk+1) 하부의 채널 영역(308c)에는 채널이 형성되기 않기 때문에 제1 및 제2 채널 영역(308a 및 308b)이 격리되어 제1 채널 영역(308a)은 프리차지되지 못한다. 워드라인(WLk+1)과 드레인 셀렉트 라인(DSL) 사이에 위치한 워드라인들(WLk+2)을 공유하는 메모리 셀들은 소거 상태이기 때문에 워드라인들(WLk+2) 하부에는 채널 영역이 형성되어 제2 채널 영역(308b)이 프리차지된다.
차지 전달 구간(T2)에서는 제1 채널 영역(308a)의 전압이 제2 채널 영역(308b)과 동일한 레벨이 되도록 제1 채널 영역(308a)을 프리차지 한다. 구체적으로설명하면, 프로그램 전압(Vpgm)이 인가될 워드라인(WLk)과 드레인 셀렉트 라인(DSL) 사이에 위치한 워드라인들 중 프로그램 동작이 실시된 워드라인(WLk+1)에 메모 셀을 턴온시킬 정도의 전압을 인가한다. 이때, 워드라인(WLk+1)뿐만 아니라 이미 프로그램 동작이 실시된 모든 워드라인에 메모리 셀을 턴온시킬 정도의 전압을 인가할 수도 있다. 그러면 워드라인(WLk+1) 하부의 채널 영역(308c)에 채널이 형성되면서 제1 채널 영역(308a)과 제2 채널 영역(308b)이 연결된다. 그 결과로, 비트라인(BL)을 통해 인가된 프리차지 전압(Vbl)이 제1 채널 영역(308a)까지 전달되어 제1 채널 영역(308a)도 제2 채널 영역(308b)과 동일한 레벨로 프리차지된다.
채널 전압 부스팅 구간(T3)에서는 선택된 워드라인(WLk)을 제외한 나머지 워드라인들에 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)은 드레인 셀렉트 라인(DSL)을 공유하는 드레인 셀렉트 트랜지스터의 Vgs가 문턱전압보다 낮아져 드레인 셀렉트 트랜지스터가 턴오프된 상태에서 인가된다. 드레인 셀렉트 트랜지스터가 턴오프되면 채널 영역들(308a 및 308b)이 플로팅 상태가 되기 때문에, 워드라인에 패스 전압(Vpass)이 인가되면 커패시터 커플링 현상에 의해 부스팅 현상이 발생하여 채널 영역들(308a 및 308b)의 전압이 상승한다. 이때, 제1 및 제2 채널 영역(308a 및 308b)이 동일한 레벨로 프리차지됐기 때문에, 동일한 레벨까지 전압이 상승한다.
프로그램 구간(T4)에서는 선택된 워드라인(WLk)에 프로그램 전압(Vpgm)이 인가된다. 프로그램 전압(Vpgm)은 제1 채널 영역(308a) 상부의 워드라인(WLk)에 인가되므로, 제1 채널 영역(308a)에서 부스팅 현상이 추가로 발생할 수 있다. 이 경우, 제1 채널 영역(308a)의 전압이 제2 채널 영역(308b)의 전압보다 더 높아진다. 그리고, 워드라인(WLk)과 제1 채널 영역(308a) 사이의 전압차는 보다 더 감소하게 된다. 따라서, 워드라인(WLk)을 공유하는 프로그램 금지 셀에서 프로그램 현상이 발 생되는 것을 보다 더 방지할 수 있다.
정해진 시간동안 프로그램 전압(Vpgm)을 인가한 후, 프로그램 전압(Vpgm)의 공급을 중단하고, 패스 전압(Vpass)의 공급을 중단한다. 그리고, 비트라인에 인가된 전압(Vbl)과 드레인 셀렉트 라인(DSL)에 인가된 전압(Vdsl)의 인가를 중단한다.이에 따라, 채널 영역들(308a 및 308b)의 전압들도 낮아진다.
상기의 방법으로 프로그램 동작을 실시하면 프로그램 디스터번스 현상이 발생되는 것을 방지할 수 있다.
상기의 방법으로 프로그램 동작을 실시한 후 프로그램 검증 동작을 실시한다. 프로그램 검증 동작 결과, 메모리 셀이 정상적으로 프로그램되지 않았으면 프로그램 전압의 레벨을 변경하여 프로그램 동작을 재실시한다. 이를 ISPP(Increasement Step Pulse Program) 방식의 프로그램 방법이라고 한다.
도 1은 난드 플래시 메모리 소자의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 계략도이다.
도 3은 프로그램 동작 시 채널 부스팅 현상을 설명하기 위한 스트링 구조의 단면도이다.
도 4는 프로그램 동작 시 인가되는 동작 전압들을 설명하기 위한 그래프이다.

Claims (26)

  1. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 제1 단계;
    상기 비트라인에 프로그램 금지 전압을 인가하고 상기 드레인 셀렉트 라인에 양전위의 제1 전압을 인가하는 제2 단계;
    상기 워드라인들 중 프로그램된 메모리 셀이 연결된 워드라인에만 상기 프로그램된 메모리 셀을 턴온시키기 위한 제2 전압을 인가하는 제3 단계; 및
    상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 상기 프로그램된 메모리 셀이 연결된 워드라인을 포함한 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 제4 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 제1 단계;
    프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지 전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하고 상기 드레인 셀렉트 라인에 양전위의 제1 전압을 인가하는 제2 단계;
    상기 워드라인들 중 프로그램된 메모리 셀이 연결된 워드라인에만 상기 프로그램된 메모리 셀을 턴온시키기 위한 제2 전압을 인가하는 제3 단계; 및
    상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하고 상기 프로그램된 메모리 셀이 연결된 워드라인을 포함한 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 제4 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 전압의 레벨이 상기 프로그램 금지 전압의 레벨과 동일한 플래시 메모리 소자의 프로그램 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 프로그램된 메모리 셀이 연결된 상기 워드라인이 상기 선택된 워드라인과 상기 드레인 셀렉트 라인 사이에 위치하는 플래시 메모리 소자의 프로그램 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 프로그램된 메모리 셀이 연결된 상기 워드라인이 상기 드레인 셀렉트 라인 쪽으로 상기 선택된 워드라인과 인접하는 플래시 메모리 소자의 프로그램 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 선택된 워드라인과 상기 드레인 셀렉트 라인 사이에 위치하는 워드라인을 공유하는 프로그램된 메모리 셀이 상기 제2 전압에 의해 턴온되는 플래시 메모리 소자의 프로그램 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 드레인 셀렉트 라인 쪽으로 상기 선택된 워드라인과 인접하는 워드라인을 공유하는 프로그램된 메모리 셀이 상기 제2 전압에 의해 턴온되는 플래시 메모리 소자의 프로그램 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 프로그램 동작을 실시하기 전에 상기 제2 전압의 공급이 중단되는 플래시 메모리 소자의 프로그램 방법.
  9. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 제1 단계;
    상기 스트링에 대응하는 채널 영역을 프리차지시키는 제2 단계;
    상기 워드라인들 중 선택된 워드라인 하부의 채널 영역까지 프리차지 시키기 위하여, 프로그램된 메모리 셀들만 턴온시키는 제3 단계; 및
    상기 워드라인들 중 상기 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 제4 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  10. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 제1 단계;
    상기 워드라인들에 각각 연결된 메모리 셀들 중 프로그램될 메모리 셀을 포함하는 제1 스트링에 대응하는 채널 영역에 접지 전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링에 대응하는 채널 영역을 프리차지시키는 제2 단계;
    상기 제2 스트링에서 상기 워드라인들 중 선택된 워드라인 하부의 채널 영역까지 프리차지 시키기 위하여, 프로그램된 메모리 셀들만 턴온시키는 제3 단계; 및
    상기 워드라인들 중 상기 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 제4 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 채널 영역을 프리차지시키는 제2 단계에서 상기 채널 영역은 상기 비트라인을 통해 인가되는 프로그램 금지 전압에 의해 프리차지되는 플래시 메모리 소자의 프로그램 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 프로그램된 메모리 셀이 상기 선택된 워드라인에 연결된 메모리 셀과 상기 드레인 셀렉트 라인에 연결된 드레인 셀렉트 트랜지스터 사이에 위치하는 플래시 메모리 소자의 프로그램 방법.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 프로그램된 메모리 셀이 상기 선택된 워드라인에 연결된 메모리 셀과 상기 드레인 셀렉트 라인 쪽으로 인접하는 플래시 메모리 소자의 프로그램 방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 선택된 워드라인과 상기 드레인 셀렉트 라인 사이에 위치하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온되는 플래시 메모리 소자의 프로그램 방법.
  15. 제 9 항 또는 제 10 항에 있어서,
    상기 드레인 셀렉트 라인 쪽으로 상기 선택된 워드라인과 인접하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온되는 플래시 메모리 소자의 프로그램 방법.
  16. 제 9 항 또는 제 10 항에 있어서,
    상기 프로그램 동작을 실시하기 전까지 상기 프로그램된 메모리 셀이 턴온되는 플래시 메모리 소자의 프로그램 방법.
  17. 드레인 셀렉트 라인과 소오스 셀렉트 라인 사이에 다수의 워드라인들이 위치하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 제1 단계;
    상기 워드라인들 중 선택된 워드라인을 기준으로 상기 드레인 셀렉트 라인 쪽의 제1 채널 영역을 프리차지 시키는 제2 단계;
    상기 선택된 워드라인을 기준으로 상기 소오스 셀렉트 라인 쪽의 제2 채널 영역이 상기 제1 채널 영역과 전기적으로 연결되도록 상기 메모리 셀들 중 프로그램된 메모리 셀들을 턴온시켜 상기 제2 채널 영역을 프리차지 시키는 제3 단계; 및
    상기 워드라인들 중 상기 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 제4 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  18. 드레인 셀렉트 라인과 소오스 셀렉트 라인 사이에 다수의 워드라인들이 위치하고 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 제1 단계;
    상기 워드라인들에 각각 연결된 메모리 셀들 중 프로그램될 메모리 셀을 포함하는 제1 스트링에 대응하는 채널 영역에 접지 전압을 인가하고, 제2 스트링에서 상기 워드라인들 중 선택된 워드라인을 기준으로 상기 드레인 셀렉트 라인 쪽의 제1 채널 영역을 프리차지 시키는 제2 단계;
    상기 제2 스트링에서 상기 선택된 워드라인을 기준으로 상기 소오스 셀렉트 라인 쪽의 제2 채널 영역이 상기 제1 채널 영역과 전기적으로 연결되도록 상기 메모리 셀들 중 프로그램된 메모리 셀들만을 턴온시켜 상기 제2 채널 영역을 프리차지 시키는 제3 단계; 및
    상기 워드라인들 중 상기 선택된 워드라인에 프로그램 전압을 인가하고 나머지 워드라인에 패스 전압을 인가하여 프로그램 동작을 실시하는 제4 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제1 및 제2 채널 영역은 상기 비트라인을 통해 인가되는 프로그램 금지 전압에 의해 프리차지되는 플래시 메모리 소자의 프로그램 방법.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 메모리 셀들 중 프로그램된 메모리 셀들을 턴온시켜 상기 제2 채널 영역을 상기 제1 채널 영역과 전기적으로 연결시키는 플래시 메모리 소자의 프로그램 방법.
  21. 제 20 항에 있어서,
    상기 프로그램된 메모리 셀이 상기 선택된 워드라인과 상기 드레인 셀렉트 라인 사이에 위치하는 워드라인에 연결되는 플래시 메모리 소자의 프로그램 방법.
  22. 제 20 항에 있어서,
    상기 프로그램된 메모리 셀이 상기 선택된 워드라인과 상기 드레인 셀렉트 라인 쪽으로 인접하는 워드라인에 연결되는 플래시 메모리 소자의 프로그램 방법.
  23. 제 20 항에 있어서,
    상기 선택된 워드라인과 상기 드레인 셀렉트 라인 사이에 위치하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온되는 플래시 메모리 소자의 프로그램 방법.
  24. 제 20 항에 있어서,
    상기 드레인 셀렉트 라인 쪽으로 상기 선택된 워드라인과 인접하는 워드라인을 공유하는 프로그램된 메모리 셀이 턴온되는 플래시 메모리 소자의 프로그램 방법.
  25. 제 17 항 또는 제 18 항에 있어서,
    상기 제1 및 제2 채널 영역은 상기 프로그램 동작을 실시하기 전까지 전기적으로 연결되는 플래시 메모리 소자의 프로그램 방법.
  26. 제 1 항, 제2 항, 제 9 항, 제 10 항, 제 17 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 프로그램 동작을 실시하는 제4 단계에서 상기 나머지 워드라인에 패스 전압을 먼저 인가한 후, 상기 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 플래시 메모리 소자의 프로그램 방법.
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