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KR100891824B1 - 적층 세라믹 패키지 - Google Patents

적층 세라믹 패키지 Download PDF

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KR100891824B1
KR100891824B1 KR1020070126443A KR20070126443A KR100891824B1 KR 100891824 B1 KR100891824 B1 KR 100891824B1 KR 1020070126443 A KR1020070126443 A KR 1020070126443A KR 20070126443 A KR20070126443 A KR 20070126443A KR 100891824 B1 KR100891824 B1 KR 100891824B1
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KR
South Korea
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ceramic
layer
cavity
laminated
package
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KR1020070126443A
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English (en)
Inventor
조범준
이종면
Original Assignee
삼성전기주식회사
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Publication date
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Abstract

본 발명의 일측면은, 내부에 도전패턴이 형성된 적층 세라믹 기판과, 상기 세라믹 기판상에 적층되며, 소성시 자체 평면 수축률이 1% 미만인 특성을 갖는 제1 세라믹층, 및 전자부품이 수납될 수 있는 캐비티를 갖도록 상기 제1 세라믹층 상에 적층되며, 상기 제1 세라믹층의 소성 수축률과 다른 소성 수축률을 갖는 제2 세라믹층을 포함하는 적층 세라믹 패키지를 제공할 수 있다.
적층(laminated), 세라믹(ceramic), 판상형(flake type)

Description

적층 세라믹 패키지{LAMINATED CERAMIC PACKAGE}
본 발명은 적층 세라믹 패키지에 관한 것으로서, 보다 상세하게는 전자부품이 실장되는 캐비티를 갖는 적층 세라믹 패키지에서 상기 캐비티 내부의 소성시 수축을 억제하여 정밀한 치수 제어가 가능한 적층 세라믹 패키지에 관한 것이다.
최근 들어, 휴대전화 등의 이동통신 분야에 있어서, 구성회로 부품의 소형화의 요구가 강해지고 있으며, 캐패시턴스(capacitance) 소자, 인덕턴스(inductance) 소자 등을 LTCC(low temperature co-fired ceramics) 기술에 의하여 세라믹체에 내장시킨 기술이 소개되고 있다.
이와 같은 세라믹 적층 기판을 이용하는 적층 세라믹 패키지는, 상기 세라믹 적층 기판상에 전자부품을 실장하기 위한 캐비티를 형성하고 상기 캐비티 내에 전자부품을 실장한 후 몰딩에 의해 상기 전자부품을 상기 기판상에 고정시키는 방법이 사용될 수 있다.
이때, 상기 세라믹 적층 기판상에 캐비티를 형성하는 경우에 상기 캐비티의 정밀도를 얻는데 제약이 따른다. 일반적으로 세라믹 패키지를 형성하는 방법으로 는, 복수개의 그린시트를 적층하여 적층체를 형성한 후, 펀칭, 레이저 가공 등에 의해 일부 영역을 제거하여 칩이 실장될 수 있는 캐비티를 형성하고, 상기 적층체를 구속층 사이에 위치시켜 무수축 소성 공정에 의해 제조될 수 있다. 상기 캐비티 내부는 전자부품이 실장되는 영역 및 와이어 본딩을 위한 영역으로 구분되어 계단 형태로 구현될 수 있다.
상기 무수축 공정은, 상기 적층된 복수개의 그린시트들이 소성시 수평(XY축) 방향으로 수축되는 것을 방지하고 수직(Z축) 방향으로만 수축되도록 하기 위해 상기 적층체의 상하면에 상기 적층체의 소성온도에서는 소성되는 않는 물질로 구속층을 형성하여 소성 공정 동안 상기 적층체를 가압하는 공정을 포함할 수 있다.
그러나, 전자부품을 실장하기 위한 캐비티를 갖는 세라믹 패키지를 구현하기 위해 상기 적층체 상에 캐비티를 형성하는 경우에는 상기 적층체를 가압하기 위한 구속층이 실질적으로 상기 캐비티의 내부 영역과 접하지 않을 수 있다. 따라서, 소성시 상기 구속층과 접하는 영역의 그린 시트는 상기 구속층에 의해 수평 방향의 수축이 억제되나, 상기 구속층에 접하지 않는 영역의 그린 시트는 수평 방향의 수축이 억제되지 않아 그 정밀도에 차이가 생기는 문제가 발생될 수 있다.
상기한 문제점을 해결하기 위해서, 본 발명은, 전자부품이 실장되는 캐비티를 갖는 적층 세라믹 패키지에서 상기 캐비티 내부의 소성시 수축을 억제하여 정밀한 치수 제어가 가능한 적층 세라믹 패키지를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 내부에 도전패턴이 형성된 적층 세라믹 기판과, 상기 세라믹 기판상에 적층되며, 소성시 자체 평면 수축률이 1% 미만인 특성을 갖는 제1 세라믹층, 및 전자부품이 수납될 수 있는 캐비티를 갖도록 상기 제1 세라믹층 상에 적층되며, 상기 제1 세라믹층의 소성 수축률과 다른 소성 수축률을 갖는 제2 세라믹층을 포함하는 적층 세라믹 패키지를 제공할 수 있다.
상기 제1 세라믹층은, 판상형 세라믹 충전제(filler), 및 글래스(glass)를 포할 수 있다.
상기 판상형 세라믹 충전제(filler)는 판상형 알루미나일 수 있다.
상기 제2 세라믹층은, 상기 제1 세라믹층 상에 전자부품이 실장되도록 상기 제1 세라믹층의 일부 영역을 노출시키는 캐비티를 갖는 하부층, 및 상기 하부층의 캐비티보다 큰 캐비티를 갖는 상부층을 포함할 수 있다.
본 발명의 다른 일측면은, 내부에 도전패턴이 형성된 적층 세라믹 기판, 및 전자부품이 수납될 수 있는 캐비티를 갖도록 상기 세라믹 기판상에 적층되며, 소성시 평면 수축률이 1% 미만인 세라믹층을 포함하는 적층 세라믹 패키지를 제공할 수 있다.
상기 세라믹층은, 판상형 세라믹 충전제(filler), 및 글래스(glass)를 포함할 수 있다.
상기 판상형 세라믹 충전제는 판상형 알루미나일 수 있다.
상기 세라믹층은, 상기 세라믹 기판상에 전자부품이 실장되도록 상기 세라믹 기판의 일부 영역을 노출시키는 캐비티를 갖는 하부층, 및 상기 하부층의 캐비티보다 큰 캐비티를 갖는 상부층을 포함할 수 있다.
본 발명에 따르면, 전자부품이 실장되는 캐비티를 갖는 적층 세라믹 패키지에서 상기 캐비티 내부의 소성시 수축을 억제하여 정밀한 치수 제어가 가능한 적층 세라믹 패키지를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 적층 세라믹 패키지의 단면도이다.
도 1을 참조하면, 본 실시형태에 따른 적층 세라믹 패키지는, 세라믹 기판(11), 상기 세라믹 기판상에 적층되는 제1세라믹층(12), 상기 제1 세라믹층 상에 적층되는 제2 세라믹층(13) 및 리드(14)를 포함할 수 있다.
상기 세라믹 기판(11)은, 복수 개의 그린 시트를 적층하여 소성된 것일 수 있다. 상기 세라믹 기판을 형성하는 복수 개의 그린 시트 상에는 도전 패턴이 형성되고 상기 적층되는 그린시트 사이의 전기적인 연결을 위해 상기 각각의 그린시트에는 도전성 비아가 형성될 수 있다.
상기 세라믹 기판(11) 상에는 제1 세라믹층(12)이 형성될 수 있다. 상기 제1 세라믹층(12)은 소성시 수평방향 수축률이 1% 미만인 특성을 가질 수 있다. 본 실시형태에서, 상기 제1 세라믹층(12)은, 판상형 세라믹 충전제 및 글래스를 포함할 수 있다. 상기 판상형 세라믹 충전제는 판상형 알루미나일 수 있다.
상기 제1 세라믹층(12) 상에는 전자부품(15)이 실장될 수 있다. 상기 전자부품과 상기 세라믹 기판(11) 사이의 전기적인 연결을 위해서 상기 제1 세라믹층(12)에는 도전성 비아가 형성될 수 있다.
상기 제1 세라믹층(12)은 판상형 세라믹 분말 및 글래스가 포함된 제1 세라 믹 슬러리로부터 제조된 제1 그린시트를 소성하여 형성할 수 있다. 본 실시형태에서는 상기 제1 그린시트에 포함된 세라믹 분말의 형태가 판상형이기 때문에 종래의 세라믹 분말을 사용한 그린시트에 비해 소성시 수평방향 수축률이 현저하게 작아질 수 있다.
상기 제1 세라믹층(12)의 상부에는 제2 세라믹층(13)이 형성될 수 있다. 상기 제2 세라믹층(13)에는, 상기 제1 세라믹층(12)상에 실장되는 전자부품(15)이 수납될 수 있는 캐비티(16)가 형성될 수 있다. 상기 제2 세라믹층(13)은 세라믹 충전제 및 글래스 성분을 포함할 수 있다. 상기 제2 세라믹층은 상기 제1 세라믹층의 소성시 수축율과는 다른 소성 수축율을 가질 수 있다.
본 실시형태에서, 상기 제2 세라믹층(13)은, 소정 크기의 캐비티를 갖는 하부층(13-1)과 상기 하부층에 형성된 캐비티보다 큰 캐비티를 갖는 상부층(13-2)을 포함할 수 있다. 상기 캐비티의 크기 차이에 의해 노출되는 하부층(13-1)에는 상기 캐비티에 배치되는 전자부품의 와이어 본딩을 위한 전극이 형성될 수 있다.
상기 제2 세라믹층(13)은 세라믹 분말 및 글래스 성분을 포함하는 제2 세라믹 슬러리로부터 제조된 제2 그린시트를 복수개 적층한 후 소성 공정에 의해 형성될 수 있다. 본 실시형태에서는 상기 제2 그린시트에 포함된 세라믹 분말은 상기 제1 그린시트에 포함된 판상형 세라믹 분말과는 다른 형태의 분말일 수 있다.
상기 제2 세라믹층(13)에 형성된 캐비티(16) 내부에 전자부품이 배치되고, 상기 캐비티를 덮는 리드(14)가 형성될 수 있다. 상기 리드(14)는 상기 캐비티 내부를 밀봉하여 실장된 전자부품을 외부의 영향으로부터 보호할 수 있다. 상기 리드로 밀봉하는 대신 상기 캐비티 내부를 몰딩용 수지로 채울 수 있다.
본 실시형태에서, 상기 제1 세라믹층(12)의 소성시 수축율은, 상기 제2 세라믹층(13)의 소성시 수축율보다는 작을 수 있다. 즉, 상기 제1 세라믹층(12)을 형성하기 위한 제1 그린시트는, 상기 제2 세라믹층(13)을 형성하기 이한 제2 그린시트와는 다른 소성 수축특성을 가질 수 있다.
이처럼, 본 실시형태에서는, 소성시 수축율이 서로 다른 제1 그린시트와 제2 그린시트를 접하도록 적층하여 적층체를 형성한 후 상기 적층체를 소성함으로써 수축율이 작은 제1 그린시트가 수축율이 큰 제2 그린시트에 대해 구속층으로 작용할 수 있도록 하였다.
적층 세라믹 패키지에서 캐비티를 갖도록 형성하는 경우, 상기 적층 세라믹 패키지를 구현하기 위한 적층체의 상면 및 하면에 각각 구속층을 접촉시키고 소성하더라도 상기 캐비티 내부에 노출되는 세라믹 그린시트에 대해서는 상기 구속층의 영향이 미치지 않아 평면 방향 수축이 크게 일어남으로 치수불량이 발생되는 경우가 많다.
본 실시형태에서는, 소성시 구속층의 영향이 미치지 않는 캐비티 내부에서 세라믹 그린시트가 수평방향으로 수축되는 것을 억제하기 위해서 세라믹 기판을 형성하는 적층체와 제2 세라믹층을 형성하는 제2 그린시트 사이에 상기 제1 그린시트 를 적층한 후 소성공정에 의해 상기 적층 세라믹 패키지를 형성할 수 있다.
이와같이 도 1은, 소성 공정이 끝난 이후의 세라믹 패키지를 나타내는 것이다. 상기 세라믹 패키지를 제조하는 공정을 살펴보겠다.
먼저, 상기 세라믹 기판(11)을 형성하는 적층체를 제조할 수 있다. 상기 세라믹 기판(11)을 형성하는 적층체는, 세라믹 분말 및 글래스 성분이 포함된 세라믹 슬러리로부터 제조된 그린시트를 복수개 형성하고, 상기 각각의 그린시트에 도전패턴 및 도전성 비아홀을 형성한 후 상기 복수개의 그린시트를 적층하여 형성할 수 있다.
상기 세라믹 기판을 형성하는 적층체 상에 상기 제1 세라믹층(12)을 이루는 제1 세라믹 그린시트를 적층할 수 있다. 상기 제1 그린시트는, 판상형 세라믹 분말 및 글래스 성분을 포함하는 슬러리로 제조될 수 있다.
그런 다음, 상기 제2 세라믹층(13)을 이루는 제2 그린시트를 적층할 수 있다. 상기 제2 그린시트는 세라믹 분말 및 글래스 성분을 포함하는 슬러리로 제조될 수 있다. 상기 제2 그린시트는 복수개의 층을 적층할 수 있다.
상기 적층된 제2 그린시트를 펀칭하여 전자부품이 배치될 수 있는 캐비티를 형성할 수 있다. 이 때, 상기 적층된 제2 그린시트의 캐비티 단면이 계단형태가 되도록 할 수 있다.
상기 세라믹 기판을 형성하는 적층체, 제1 그린시트, 캐비티가 형성된 제2 그린시트가 적층된 적층구조물의 상면 및 하면에 구속층을 형성하여 소성공정을 거 치면, 상기 세라믹 패키지가 형성될 수 있다. 소성공정에 의해 형성된 상기 세라믹 패키지에 전자부품을 실장하고 리드로 밀봉하여 세라믹 패키지를 완성할 수 있다.
본 실시형태에서는, 상기 세라믹 기판을 형성하는 적층체, 제1 그린시트 및 제2 그린시트를 적층한 후 동시에 소성하여 각각 세라믹 기판(11), 제1 세라믹층(12), 및 제2 세라믹층(13)을 형성하였으나, 상기 세라믹 기판을 형성하는 적층체를 먼저 소성하여 세라믹 기판을 형성한 후 상기 세라믹 기판 상에 제1 그린시트 및 제2 그린시트를 적층하고 이 후 소성공정을 진행할 수도 있다.
도 2는, 본 발명의 일실시 형태에 따른 세라믹 패키지에 사용되는 제1 세라믹층을 형성하기 위한 제1 그린시트의 조성을 나타내는 도면이다.
도 2를 참조하면, 본 실시형태에 따른 제1 그린시트는, 글래스(glass) 성분(a), 및 판상형 세라믹 분말(b)을 포함할 수 있다. 상기 판상형 세라믹 분말은 판상형 알루미나일 수 있다.
본 실시예에서, 상기 제1 세라믹층을 이루는 제1 그린시트를 제조하기 위해, 판상형 세라믹 분말과 글래스 분말 100%에 대하여 아크릴계 바인더를 15wt%, 분산제를 0.5wt% 첨가하고, 톨루엔과 에탄올의 혼합용매를 첨가한 슬러리를 제조할 수 있다. 여기서 판상형 세라믹 분말과 글래스 분말의 혼합체에서 글래스 분말의 비율은 약 20 내지 70%일 수 있으며, 바람직하게는 약 30 내지 50% 일 수 있다. 이렇게 얻은 슬러리를 필터로 거른 후 탈포하고, 닥터 블레이드법을 이용하여 50 ㎛ 두께의 제1 그린시트를 형성할 수 있다. 상기 제1 그린시트를 소성하면 제1 세라믹층이 형성될 수 있다.
본 실시예에서, 상기 글라스 분말의 지름은 약 0.5 내지 3㎛ 이고, 판상형 세라믹 분말은 약 10 ㎛의 지름, 약 0.2 ㎛의 두께를 갖도록 할 수 있다.
상기 판상형 세라믹 분말의 지름은, 글래스 분말의 지름부다는 큰 것이 바람직하며, 두께가 0.1 ㎛ 미만으로 너무 얇으면 밀링 과정에서 깨질 염려가 있다.
도 3은, 본 발명의 다른 실시형태에 따른 적층 세라믹 패키지의 단면도이다.
도 3을 참조하면, 본 실시형태에 따른 적층 세라믹 패키지는, 세라믹 기판(31), 상기 세라믹 기판상에 적층되는 세라믹층(32), 및 리드(34)를 포함할 수 있다.
상기 세라믹 기판(31)은, 복수개의 그린 시트를 적층하여 소성된 것일 수 있다. 상기 세라믹 기판을 형성하는 복수개의 그린 시트 상에는 도전 패턴이 형성되고 상기 도전 패턴은 도전성 비아홀에 의해 연결될 수 있다.
상기 세라믹 기판(31) 상에는 세라믹층(32)이 형성될 수 있다. 상기 세라믹층(32)은 소성시 수평방향 수축률이 1% 미만인 특성을 가질 수 있다. 본 실시형태에서는, 상기 세라믹층(32)은, 판상형 세라믹 충전제 및 글래스를 포함할 수 있다. 상기 판상형 세라믹 충전제는 판상형 알루미나일 수 있다.
본 실시형태에서, 상기 세라믹층(32)은, 상기 세라믹 기판(31)의 일부영역을 노출시키는 소정 크기의 캐비티를 갖는 하부층(32-1)과 상기 하부층에 형성된 캐비 티보다 큰 캐비티를 갖는 상부층(32-2)을 포함할 수 있다. 상기 세라믹층(32)에 형성된 캐비티(36) 내에는 전자부품(35)이 배치될 수 있다. 상기 캐비티의 크기 차이에 의해 노출되는 하부층(32-1)에는 상기 캐비티에 배치되는 전자부품의 와이어 본딩을 위한 전극이 형성될 수 있다.
상기 세라믹층(32)은 판상형 세라믹 분말 및 글래스가 포함된 세라믹 슬러리로부터 제조된 그린시트를 적층한 후 소성공정에 의해 형성될 수 있다.
상기 세라믹층(32)에 형성된 캐비티(36) 내부에 전자부품이 배치되고, 상기 캐비티를 덮는 리드(34)가 형성될 수 있다. 상기 리드(34)는 상기 캐비티 내부를 밀봉하여 실장된 전자부품을 외부의 영향으로부터 보호할 수 있다. 이 때, 상기 캐비티를 밀봉하기 위해 상기 리드 대신 상기 캐비티 내부를 몰딩용 수지로 채울 수 있다.
상기 도 1의 실시형태의 경우에는 종래의 세라믹 분말을 포함하는 제2 그린시트가 소성시 수평방향으로 수축되는 것을 억제하기 위해서, 판상형 세라믹 분말이 포함된 제1 그린시트를 사용하였다. 즉, 상기 제1 그린시트는 상기 제2 그린시트에 비해 소성시 수평방향 수축율이 작으므로 제1 그린시트와 접하고 있는 제2 그린시트는 소성시 수평방향의 수축이 억제될 수 있다.
이에 반해 도 3의 실시형태에서는, 종래의 세라믹 분말을 포함하는 제2 그린시트를 사용하지 않고, 판상형 세라믹 분말이 포함된 제1 그린시트를 사용하여 캐 비티를 갖는 세라믹층을 형성함으로써 상기 세라믹층 자체가 소성시 수축되는 것을 억제할 수 있다.
도 3은, 소성 공정이 끝난 이후의 적층 세라믹 패키지를 나타내는 것이다. 상기 적층 세라믹 패키지를 제조하는 공정을 살펴보겠다.
먼저 상기 세라믹 기판(31)을 형성하는 적층체를 제조할 수 있다. 상기 세라믹 기판(31)을 형성하는 적층체는, 세라믹 분말 및 글래스 성분이 포함된 세라믹 슬러리를 사용하여 제조된 그린시트를 복수개 형성하고, 상기 각각의 그린시트에 도전패턴 및 도전성 비아홀을 형성한 후 상기 복수개의 그린시트를 적층하여 형성할 수 있다.
상기 세라믹 기판을 형성하기 위한 그린시트의 적층체 상에 상기 세라믹층(32)을 이루는 그린시트를 적층할 수 있다. 상기 그린시트는, 판상형 세라믹 분말 및 글래스 성분을 포함하는 슬러리로부터 제조될 수 있다. 상기 그린시트는 복수개의 층으로 적층될 수 있다.
상기 적층된 그린시트를 펀칭하여 전자부품이 배치될 수 있는 캐비티를 형성할 수 있다. 이 때, 상기 적층된 그린시트의 캐비티 단면이 계단형태가 되도록 할 수 있다.
상기 세라믹 기판을 형성하는 적층체, 및 캐비티가 형성된 그린시트가 적층된 적층구조물의 상면 및 하면에 구속층을 형성하여 소성공정을 거치면, 상기 적층 세라믹 패키지가 형성될 수 있다. 소성공정에 의해 형성된 상기 적층 세라믹 패키 지에 전자부품을 실장하고 리드로 밀봉하여 세라믹 패키지를 완성할 수 있다.
본 실시형태에서는, 상기 세라믹 기판을 형성하는 적층체, 및 그린시트를 적층한 후 동시에 소성하여 각각 세라믹 기판(31), 및 세라믹층(32)을 형성하였으나, 상기 세라믹 기판을 형성하는 적층체를 먼저 소성하여 세라믹 기판을 형성한 후 상기 세라믹 기판 상에 그린시트를 적층하고 이 후 공정을 진행할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 본 발명의 일실시 형태에 따른 적층 세라믹 패키지의 단면도이다.
도 2는, 상기 도 1의 세라믹 패키지에 사용되는 제1 세라믹층을 형성하기 위한 제1 그린시트의 조성을 나타내는 도면이다.
도 3은, 본 발명의 다른 실시형태에 따른 적층 세라믹 패키지의 단면도이다.
<도면의 주요 부분에 대한 부호설명>
11 : 세라믹 기판 12 : 제1 세라믹층
13 : 제2 세라믹층 14 : 리드
15 : 전자부품 16 : 캐비티

Claims (8)

  1. 내부에 도전패턴이 형성된 적층 세라믹 기판;
    상기 세라믹 기판상에 적층되며, 소성시 자체 평면 수축률이 1% 미만인 특성을 갖는 제1 세라믹층; 및
    전자부품이 수납될 수 있는 캐비티를 갖도록 상기 제1 세라믹층 상에 적층되며, 상기 제1 세라믹층의 소성 수축률과 다른 소성 수축률을 갖는 제2 세라믹층
    을 포함하는 적층 세라믹 패키지.
  2. 제1항에 있어서,
    상기 제1 세라믹층은,
    판상형 세라믹 충전제(filler); 및
    글래스(glass)를 포함하는 것을 특징으로 하는 적층 세라믹 패키지.
  3. 제2항에 있어서,
    상기 판상형 세라믹 충전제(filler)는 판상형 알루미나인 것을 특징으로 하는 적층 세라믹 패키지.
  4. 제1항에 있어서,
    상기 제2 세라믹층은,
    상기 제1 세라믹층 상에 전자부품이 실장되도록 상기 제1 세라믹층의 일부 영역을 노출시키는 캐비티를 갖는 하부층; 및
    상기 하부층의 캐비티보다 큰 캐비티를 갖는 상부층
    을 포함하는 것을 특징으로 하는 적층 세라믹 패키지.
  5. 내부에 도전패턴이 형성된 적층 세라믹 기판; 및
    전자부품이 수납될 수 있는 캐비티를 갖도록 상기 세라믹 기판상에 적층되며, 소성시 평면 수축률이 1% 미만인 세라믹층
    을 포함하는 적층 세라믹 패키지.
  6. 제5항에 있어서,
    상기 세라믹층은,
    판상형 세라믹 충전제(filler); 및
    글래스(glass)를 포함하는 것을 특징으로 하는 적층 세라믹 패키지.
  7. 제6항에 있어서,
    상기 판상형 세라믹 충전제는 판상형 알루미나인 것을 특징으로 하는 적층 세라믹 패키지.
  8. 제5항에 있어서,
    상기 세라믹층은,
    상기 세라믹 기판상에 전자부품이 실장되도록 상기 세라믹 기판의 일부 영역을 노출시키는 캐비티를 갖는 하부층; 및
    상기 하부층의 캐비티보다 큰 캐비티를 갖는 상부층
    을 포함하는 것을 특징으로 하는 적층 세라믹 패키지.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103968332B (zh) * 2013-01-25 2015-10-07 深圳市光峰光电技术有限公司 一种波长转换装置、发光装置及投影系统
CN104566229B (zh) * 2013-10-15 2016-06-08 深圳市光峰光电技术有限公司 波长转换装置的制造方法
JP6962501B2 (ja) * 2019-03-29 2021-11-05 株式会社村田製作所 セラミック基板の製造方法及びセラミック基板
JP7140271B2 (ja) * 2019-03-29 2022-09-21 株式会社村田製作所 セラミック基板の製造方法及びセラミック基板
WO2020202941A1 (ja) 2019-03-29 2020-10-08 株式会社村田製作所 セラミック基板の製造方法及びセラミック基板
CN114743787B (zh) * 2022-03-29 2023-11-21 中国电子科技集团公司第四十三研究所 可拆分ltcc平面变压器的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354376A (ja) 1998-06-05 1999-12-24 Hitachi Metals Ltd セラミック積層体及びその製造方法
JP2000203948A (ja) 1999-01-11 2000-07-25 Sumitomo Metal Electronics Devices Inc セラミックパッケ―ジ集合体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0971472A (ja) 1995-08-31 1997-03-18 Sumitomo Metal Mining Co Ltd ガラスセラミック基板の製造方法
JP3656484B2 (ja) * 1999-03-03 2005-06-08 株式会社村田製作所 セラミック多層基板の製造方法
JP3666321B2 (ja) * 1999-10-21 2005-06-29 株式会社村田製作所 多層セラミック基板およびその製造方法
JP2002111210A (ja) * 2000-09-28 2002-04-12 Kyocera Corp 配線基板およびその製造方法
JP3757788B2 (ja) * 2000-11-27 2006-03-22 株式会社村田製作所 多層セラミック基板およびその製造方法
JP3709802B2 (ja) * 2001-03-28 2005-10-26 株式会社村田製作所 多層セラミック基板の製造方法
JP4426805B2 (ja) * 2002-11-11 2010-03-03 日本特殊陶業株式会社 配線基板およびその製造方法
JP2007067364A (ja) * 2004-09-03 2007-03-15 Murata Mfg Co Ltd チップ型電子部品を搭載したセラミック基板及びその製造方法
JP2006210675A (ja) * 2005-01-28 2006-08-10 Kyocera Corp 電子部品収納用パッケージ及びそれを用いた電子装置
KR100675223B1 (ko) 2005-04-07 2007-01-26 삼성전기주식회사 세라믹 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354376A (ja) 1998-06-05 1999-12-24 Hitachi Metals Ltd セラミック積層体及びその製造方法
JP2000203948A (ja) 1999-01-11 2000-07-25 Sumitomo Metal Electronics Devices Inc セラミックパッケ―ジ集合体

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